KR100194677B1 - 인버터 및 그 제조 방법 - Google Patents

인버터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 인버터 및 그제조 방법에 관한 것으로서, 더욱 상세하게는, 다결정 실리콘으로 형성된 N형과 P형 박막 트랜지스터를 조합한 CMOS 인버터 및 그 제조 방법에 관한 것이다. 기판의 상부에 제1 게이트를 형성하고 제1 게이트를 덮는 제1 절연막을 형성하고 제1 절연막 상부에 두 부분의 고농도 제 1 도전형 소스/드레인 다결정 실리콘층을 형성하고 고농도 제1 도전형 소스/드레인 다결정 실리콘층을 덮으며 중앙에 도핑되지 않은 제1 다결정 실리콘층을 형성하고 제 1 다결정 실리콘을 덮는 제2 절연막을 형성하고 그위에 도핑되지 않은 제2 다결정 실리콘층을 형성하고 제2 다결정 실리콘층의 상부에 두 부분의 고농도 제2 도전형 소스/드레인 다결정 실리콘층을 형성하고 제3 절연막을 형성하고 제3 절연막 중앙 상부에 제2 게이트를 형성한다. 따라서, 본 발명에 따른 인버터는 좁은 면적에 형성할수 있으므로 집적도를 높일수 있는 효과가 있다.

Description

인버터 및 그 제조 방법
제1도는 종래의 기술에 따른 인버터의 단면도.
제2도는 본 발명의 실시예에 따른 인버터의 단면도.
제3도는 일반적인 인버터의 등가회로이다.
본 발명은 인버터(inverter) 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 다결정 실리콘으로 형성된 N형과 P형 박막 트랜지스터를 조합한 CMOS 인버터 및 그 제조 방법에 관한 것이다.
일반적으로 다결정 실리콘은 비정질 실리콘에 비하여 전기적 특성이 좋기 때문에 액정 표시장치(liquid crystal display)의 스위칭 소자 및 구동 회로용 재료로서 주목을 받고 있다. 그리고 .액정 표시 장치에서 기판을 투명한 유리를 사용하기 위해서는 400~500℃이하의 낮은 온도에서 결정화하는 공정이 필수적이며, 이러한 저온 결정화 방법으로는 비정질 실리콘에 레이저를 조사하여 결정화 시키는 레이저 결정화방법, 고상 결정화 방법, 램프를 이용하여 표면의 온도를 급속히 올렸다가 식히는 급속 열처리 방법등이 제시되고 있다. 이러한 다결정 실리콘으로 형성된박막 트랜지스터는 전기적인 특성이 우수하기 때문에 액정표시 장치의 구동회로로서 사용이 가능하다. 이러한 구동회로의 기본단위는 N형 및 P형 박막 트랜지스터이며 이두박막 트랜지스터를 조합한 CMOS 인버터를 기본으로 하고 있다.
그러면, 첨부한 도면을 참고로 하여 종래의 인버터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 기술에 따른 인버터의 단면도이다.
제1도에 도시한 바와 같이, 종래의 인버터는 기판(1) 상부에 독립적으로 두 부분의 다결정 실리콘층(3,5)이 각각 형성되어 있고, 다결정 실리콘층(3)은 고농도 N형의 불순물로 채널이 형성될 부분을 제외한 양쪽 두 부분에 도핑되어 있으며 다결정 실리콘층(5)은 고농도 P형의 불순물로 채널이 형성될 부분을 제외한 양쪽 두 부분에 도핑되어 있다. 그리고 기판(1) 상부에 다결정 실리콘층(3,5)을 덮는 절연막(7)이 형성되어 있고, 절연막(7) 상부에는 다결정 실리콘(3,5)에서 도핑되지 않은 부분에 대응하는 부분에 각각 제1, 제2 게이트(9,11)가 형성되어 있다. 그리고 그 상부에 층간절연막(13)이 형성되어 있으며, 층간절연막(13)의 일부 위에는 외부의 전원과 접속되는 제1, 제2, 제3 전극(15,17,19)이 금속으로 이루어져 있다. 여기서, 제1 전극(15)은 다결정 실리콘(3)의 고농도 N형으로 도핑된 두 부분 중 한 부분과 접촉되어 있으며, 제 2전극(17)은 다결정 실리콘(3)의 고농도 N형으로 도핑된 두 부분중 나머지 다른 부분과 다결정 실리콘(5)의 고농도 P형으로 도핑된 두 부분 중 한 부분과 일체로 접촉되어 있으며, 제3 전극(19)은 다결정 실리콘(5)의 고농도 P형으로 도핑된 두 부분 나머지 다른 부분과 접촉되어 있다. 이러한 종래의 인버터에서는 제1 게이트(9)를 통하여 신호가 인가되면 다결정 실리콘(3)에서 도핑되지 않은 부분의 중앙 상부에 채널이 형성되어 제2전극(17)을 통하여 신호가 출력돤다. 제2 게이트(11)를 통하여 신호가 인가되면 다결정 실리콘(5)에서 도핑되지 않은 부분의 중앙 상부에 채널이 형성되어 제2 전극(17)을 통하여 신호가 출력된다. 그러나, 이러한 종래의 인버터의 제조 공정에서 제1, 제2 게이트를 수평으로 형성함에 따라 집적도가 높아질수록 소자가 차지하는 면적이 상대적으로 넓어지는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 직접회로에서 인버터가 차지하는 면적이 최소화되도록 하는데 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 인버터는, 기판 중앙에 형성되어 있는 제1 게이트, 상기 제1 게이트를 덮는 제1 절연막, 상기 제1 절연막 상부의 중앙에 두 부분으로 각각 형성되어 있는 고농도 제1 도전형 소스/드레인 다결정 실리콘층, 상기 제1 절연막 및 상기 고농도 제1 도전형 소스/드레인 다결정 실리콘층을 덮는 제1 다결정 실리콘층, 상기 고농도 제1 도전형 소스/드레인 다결정 실리콘층 및 상기 제1다결정 실리콘층을 덮는 제2 절연막, 상기 제 2 절연막의 중앙에 형성되어 있는 제2 다결정 실리콘층, 상기 제2 다결정 실리콘층 중앙부를 제외하고 상기 제2 절연막 위에 두 부분으로 형성되어 있는 고농도 제2 도전형 소스/드레인 다결정 실리콘층, 상기 고농도 제2 도전형 소스/드레인 다결정 실리콘층 및 상기 제2 다결정 실리콘층을 덮는 제3 절연막, 상기 제3 절연막 상부에 형성되어 있는 제2 게이트를 포함하고 있다.
그리고 이러한 목적을 달성하기 위한 본 발명에 따른 인버터의 제조 방법은, 기판의 상부에 제1 게이트를 형성하는 단계, 상기 제1 게이트를 덮는 제1 절연막을 형성하고 상기 제1 절연막 상부에 두 부분의 고농도 제1 도전형 소스/드레인 다결정 실리콘층을 형성하는 단계, 상기 고농도 제1 도전형 소스/드레인 다결정 실리콘층을 덮으며 중앙에 도핑되지 않은 제1 다결정 실리콘층을 형성하는단계, 상기 제 1 다결정 실리콘을 덮는 제2 절연막을 형성하고 그위에 도핑 되지 않은 제2 다결정 실리콘층을 형성하는 단계, 상기 제2 다결정 실리콘층의 상부의 두 부분에 고농도 제2 도전형 소스/드레인 다결정 실리콘층 을 형성하는 단계, 제3절연막을 형성하는 상기 제3 절연막 중앙 상부에 제2 게이트를 형성하는 단계를 포함하고 있다. 본 발명에 따른 이러한 인버터에서는,제1 박막 트랜지스터에 속하는 제1 게이트를 통하여 신호가 인가되면 제1 다결정 실리콘층의 하부에 제1 도전형 채널이 형성되고 제1 도전형의 채널을 통하여 제1 전극으로 입력되는 전류는 제3 전극으로 출력되고, 제2 박막 트랜지스터에 속하는 제2게이트를 통하여 신호가 인가되면 제2 다결정 실리콘층에 제2 도전형 채널이 형성되고 제2 도전형의 채널을 통하여 제2 전극으로 입력되는 전류는 제3 전극으로 출력된다. 여기서, 제2 박막 트랜지스터를 제1박막 트랜지스트의 상부에 형성된 제2 절연막 위에 형성함으로써 두박막 트랜지스터가 차지하는 면적이 줄어들게 된다. 그러면, 첨부된 도면을 참고로 하여 본 발명에 따른 인버터의 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할수 있을 정도로 상세히 설명한다.
제2도에 본 발명의 실시예에 따른 인버터의 단면도이고, 제3도는 일반적인 인버터의 등가회로이다.
제2도에 도시한 바와 같이 본발명의 실시예에 따른 인버터에는 기판(201)의 중앙 상부에 제1 게이트(209), 기판(201) 상부에 제1 게이트(209)를 덮는 제1절연막(202), 그위에 N형 불순물이 고농도로 도핑되어 있으며 다결정 실리콘으로 각각 이루어진 고농도 N형 소스/드레인 다결정 실리콘층(203,' 203") 및 고농도 N형 소스/드레인 다결정 실리콘층(203', 203")의 일부를 덮고 그사이에 형성되어 있으며 도핑되지 않은 다결정 실리콘으로 이루어진 제1 다결정 실리콘층(204)을 포함하는 제1 박막 트랜지스터가 형성되어 있다.
이어, 기판(201) 상부에 형성되어 있는 제2 절연막(206), 제1 박막 트랜지스터와 대응하는 제2 절연막(206) 상부에 도핑되지 않은 다결정 실리콘으로 이루어진 제2다결정 실리콘층(208), 그위에 양 끝단을 덮고 제2 절연막(206) 일부위에 두 부분으로 분리되어 형성되어 있으며 P형 불순물이 고농도로 도핑된 다결정 실리콘으로 이루어진 고농도 P형 소스/드레인 다결정 실리콘층(205', 205"), 그위를 덮고 기판(201)위에 형성되어 있는 제3절연막(212) 및 그 위 제1 게이트(209)에 대응하는 부분에 형성되어 있는 제2 게이트(211)를 포함하는 제2 박막 트랜지스터가 형성되어 있다. 그리고 제2 박막 트랜지스터 상부에서 소자를 보호하는 보호막(213)이 형성되어 있다.
그리고 보호막(213) 상부에는 제1 제2, 제3 전극(215,217,219)이 각각 분리되어 형성되어 있다, 여기서 제1 전극(215)은 제2, 제3 절연막(206,212) 및 보호막(213)의 한 쪽 콘택홀을 통하여 고농도 N형 소스 다결정 실리콘층(203')과 접촉하고 있고, 제3 전극(219)은 제3 절연막(212) 및 보호막(212)의 한 콘택홀을 통하여 고농도 P형 소스 다결정 실리콘층(205')과 접촉하고 있다 그리고 제2 전극(217)은 제2, 제3 절연막(206,212) 및 보호막(213)의 다른 콘택홀을 통하여 고농도 N형 드레인 다결정 실리콘층(203')과 접촉함과 동시에 일체로 제3 절연막(212) 및 보호막(212)의 다른 콘택홀을 통하여 고농도 P형 드레인 다결정 실리콘층(203')과 접촉하고 있다. 그리고 이러한 본 발명의 실시예에 따른 인버터의 제조 방법은 다음과 같이 이루어진다.
기판(201) 중앙에 도핑된 다결정 실리콘을 증착하고 패터닝하여 제1 게이트(209)를 형성하고 기판(201) 전면에 제1 절연막(202)을 형성한다. 이어, 그위에 N형 불순물이 고농도로 도핑된 다결정 실리콘을 증착하고 패티닝하여 고농도 N형 소스/드레인 다결정 실리콘층(203',203")을 각각 형성한다. 도핑되지 않은 다결정 실리콘을 증착하거나, 비정질 실리콘을 증착하고 결정화 공정을 실시한 다음, 고농도 N형 소스/드레인 다결정 실리콘층(203',203")의 일부와 그 사이를 덮도록 식각하여 제1 다결정 실리콘층(204)을 형성한다. 그리고 제2절연막(206)을 형성하여 제1 박막 트랜지스터 를 형성한다.
다음, 제2 절연막(206) 상부에 도핑되지 않은 다결정 실리콘을 증착하거나, 비정질 실리콘을 증착하고 결정화 공정을 실시하여 다결정 실리콘을 형성하고 중앙 부분만을 남기도록 식각하여 제2 다결정 실리콘층(208)을 형성한다. 그리고 고농도 P형 불순물이 도핑된 다결정 실리콘을 기판(201) 위에 증착하고 제2 다결정 실리콘층(208)의 중앙 부분이 드러나도록 식각하여 고농도 P형 소스/드레인 다결정 실리콘층(205', 205")을 각각 형서한다. 그리고 그 위에 제3 절연막(212)을 형성하고 제3절연막(212)의 상부에 도핑된 다결정 실리콘을 이용하여 제2 게이트(211)를 형성하여 제 2박막 트랜지스터를 형성한다.
마지막으로, 기판(201) 상부에 보호막(213)을 형성한후, 그위에 감광막을 형성하고 패터닝하고 식각을 통하여 고농도 N형 소스/드레인 다결정 실리콘층(203',203"), 고농도 P형 소스/드레인 다결정 실리콘층(205',205"), 의 상부 면이 드러나도록 식각한 후 감광막을 제거한다. 그 기판(201) 상부에 금속층을 형성하고 패터닝하여 제1, 제2, 제3 금속 전극(215,217,219)을 형성한다. 여기서, 제1 금속 전극(215)은 제1박막 트랜지스터의 고농도 N형 소스 다결정 실리콘층(203')과 접촉하도록, 제3 금속전극(219)은 제2 박막 트랜지스터의 고농도 P형소스 다결정 실리콘층(205')과 접촉하도록, 제2 금속 전극(217)은 제1 박막 트랜지스터의 고농도 N형 드레인 다결정 실리콘층(203") 및 제2 박막 트랜지스터의 고농도 P형 드레인 다결정 실리콘층(205")과 일체로 접촉하도록 각각 형성한다.
제3도는 일반적인 인버터의 등가 회로를 나타낸 것으로서, 제2도에서 제1 박막 트랜지스터의 제1 게이트(209)와 제2 박막 트랜지스터의 제2 게이트(211)는 서로 연결되고 신호가 인가되는 Vin에 해당되고, 제1, 제2 박막 트랜지스터의 전극이 서로 연결되어 있는 제2 금속 전극(217)은 Vout에 해당된다. 그리고 전극이 서로 연결되어 있지 않은 전극 중 제1 금속 전극(215)은 접지 전압과 연결되어 있고, 제3 금속 전극(219)은 전원 전압과 연결되어 있다. 따라서, 본발명에 따른 인버터는 좁은 면적에 형성할 수 있으므로 집적도를 높일수 있는 효과가 있다.

Claims (6)

  1. 기판 중앙에 형성되어 있는 제1 게이트, 상기 제1 게이트를 덮는 제1 절연막, 상기 제1 절연막 상부의 중앙에 두 부분으로 각각 형성되어 있는 고농도 제1 도전형 소스 /드레인 다결정 실리콘층, 상기 제1 절연막 및 상기 고농도 제1 도전형 소스/드레인 다결정 실리콘층을 덮는 제1 다결정 실리콘층, 상기 고농도 제1 도전형 소스/드레인 다결정 실리콘층 및 상기 제1다결정 실리콘층을 덮는 제2 절연막, 상기 제2 절연막의 중앙에 형성되어 있는 제2 다결정 실리콘층, 상기 제2 다결정 실리콘층 중앙부를 제외하고 상기 제2 절연막 위에 두 부분으로 형성되어 있는 고농도 제2 도전형 소스/드레인 다결정 실리콘층, 상기 고농도 제2 도전형 소스/드레인 다결정 실리콘층 및 상기 제2 다결정 실리콘층을 덮는 제3 절연막, 상기 제3 절연막 상부에 형성되어 있는 제2 게이트를 포함하는 인버터.
  2. 제1항에서, 상기 제2게이트를 덮는 보호막을 더 포함하는 인버터.
  3. 제2 항에서, 상기 보호막 일부 위에 형성되어 있으며 상기 고농도 제1 도전형 소스 다결정 실리콘층과 접촉하고 있는 제1전극, 상기 보호막 위에 형성되어 있으며 상기 고농도 제2 도전형 소스 다결정 실리콘층과 접촉하고 있는 제2 전극, 상기 보호막 위에 형성되어 있으며 상기 고농도 제1, 제2 도전형 드레인 다결정 실리콘층과 일체로 접촉하고 있는 제3 전극을 더 포함하는 인버터.
  4. 기판의 상부에 제1 게이트를 형성하는 단계, 상기 제1 게이트를 덮는 제1 절연막을 형성하고 상기 제1 절연막 상부의 두 부분에 고농도 제1 도전형소스/드레인 다결정 실리콘층을 형성하는 단계, 상기 고농도 제1 도전형 소스/드레인 다결정 실리콘층을 덮으며 중앙에 도핑되지 않은 제1 다결정 실리콘층을 형성하는 단계, 상기 제1 다결정 실리콘을 덮는 제2 절연막을 형성하고 그위에 도핑되지 않은 제2 다결정 실리콘층을 형성하는 단계, 상기 제2 다결정 실리콘층의 상부에 두 부분의 고농도 제2 도전형 소스/드레인 다결정 실리콘층을 형성하는 단계, 제3 절연막을 형성하고 상기 제3 절연막 중앙 상부에 제2 게이트를 형성하는 단계를 포함하는 인버터 제조 방법.
  5. 제 1항에서 상기 제2 게이트를 덮는 보호막을 형성하는 단계를 더 포함하는 인버터 제조 방법.
  6. 제5항에서, 상기 보호막 상부에 콘택홀을 통하여 상기 고농도 제1 도전형 소스 다결정 실리콘층과 접촉하는 제1 전극, 상기 고농도 제2 도전형 소스 다결정 실리콘층과 접촉하는 제2 전극 및 상기 고농도 제1, 제2 도전형 드레인 다결정 실리콘층과 접촉하는 제3 전극을 형성하는 단계를 더 포함하는 인버터 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100513654B1 (ko) * 1998-10-27 2006-05-25 비오이 하이디스 테크놀로지 주식회사 폴리실리콘-박막트랜지스터로 된 씨모스 인버터 구조
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