KR20040072826A - 박막트랜지스터 소자의 제조방법 - Google Patents
박막트랜지스터 소자의 제조방법 Download PDFInfo
- Publication number
- KR20040072826A KR20040072826A KR1020030008475A KR20030008475A KR20040072826A KR 20040072826 A KR20040072826 A KR 20040072826A KR 1020030008475 A KR1020030008475 A KR 1020030008475A KR 20030008475 A KR20030008475 A KR 20030008475A KR 20040072826 A KR20040072826 A KR 20040072826A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- semiconductor layer
- gate electrode
- thin film
- film transistor
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000010409 thin film Substances 0.000 title claims description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 claims abstract description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 15
- 239000007769 metal material Substances 0.000 claims description 7
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 56
- 239000011229 interlayer Substances 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명에서는, 절연 기판 상에 폴리실리콘 물질을 이용하여 반도체층을 형성하는 단계와; 상기 반도체층 상부에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상의 반도체층 중앙부를 덮는 영역에 위치하며, 역테이퍼(inversed taper) 형상을 가지는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 이용하여 노출된 영역을 n+도핑처리하는 단계를 포함하며, 상기 게이트 전극의 하부면과 대응된 반도체층 영역은 활성 영역을 이루고, 상기 게이트 전극의 상부면과 하부면 간의 이격구간인 역테이퍼진 영역과 대응된 반도체층 영역은 상기 n+보다 낮은 도핑농도를 가지는 LDD 영역을 이루며, 상기 LDD 영역 이외의 반도체층의 양측부는 소스 영역 및 드레인 영역을 이루는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 소자의 제조방법을 제공함으로써, 게이트 전극의 패턴 변경을 통해 별도의 추가공정없이도 LDD 영역을 형성할 수 있기 때문에 공정을 단순화시킬 수 있고, 공정 신뢰성 확보에 유리하다.
Description
본 발명은 반도체 관련기기에 관한 것이며, 특히 반도체 관련기기용 박막트랜지스터 소자 및 그 제조방법에 관한 것이다.
박막트랜지스터 소자용 반도체 재료로는 폴리실리콘이 주로 이용되고 있는데, 폴리실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 구동 IC 비용도 줄일 수 있고 실장도 간단해지는 잇점을 가진다.
그리고, 상기 폴리실리콘의 제조 공정은 공정온도에 따라 고온 공정 및 저온 공정으로 분류할 수 있는데, 고온 공정은 공정온도가 1000℃ 근처로 절연기판의 변형온도 이상의 온도조건이 요구되어 열저항력이 높은 고가의 석영기판을 써야 되는 단점이 있으므로, 저온 증착이 가능한 비정질 실리콘 물질을 이용한 저온 결정화 공정을 통해 형성하는 방법이 주로 이용되고 있다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도이다.
도시한 바와 같이, 동일 기판(2) 상에 구동회로부(3)와 화소부(4)가 구성되어 있다.
상기 화소부(4)는 기판(2)의 중앙부에 위치하고, 이 화소부(4)의 좌측 및 상부에는 각각 게이트 및 데이터 구동회로부(3a, 3b)가 위치하고 있다.
상기 화소부(4)에는 상기 게이트 구동회로부(3a)와 연결된 다수 개의 게이트 배선(6)과 상기 데이터 구동회로부(3b)와 연결된 다수 개의 데이터 배선(8)이 교차하는 영역으로 정의되는 화소 영역 상에 화소 전극(10)이 형성되어 있고, 상기 화소 전극(10)과 연결되어 박막트랜지스터(T)가 형성되어 있다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 각각 게이트 및 데이터 배선(6, 8)을 통해 화소 전극(10)에 주사 신호 및 데이터 신호를 공급하기 위한 장치이다.
그리고, 상기 게이트 및 데이터 구동회로부(3a, 3b)는 외부신호 입력단(12)과 연결되어 있어, 이 외부신호 입력단(12)을 통하여 들어온 외부신호를 조절하여 상기 화소 전극(10)에 출력하는 역할을 한다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막트랜지스터(미도시)를 채용하고 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체) 또는 양전기로 충전된 캐리어(p형 반도체)를 이용하여 하나의 전도체를 형성하여, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위해 상호 보완적인 방법으로 사용된다.
이하, 도 2는 상기 도 1의 박막트랜지스터 소자에 대한 단면도로서, n형 박막트랜지스터 소자를 일예로 하여 도시하였다.
도시한 바와 같이, 절연 기판(1) 상에 버퍼층(14)이 형성되어 있고, 버퍼층(14) 상부에는 반도체층(16)이 패터닝되어 있고, 반도체층(16) 상의 중앙부에는 게이트 절연막(18), 게이트 전극(20)이 차례대로 적층되어 있다.
상기 반도체층(16)은 게이트 전극(20)과 대응되게 위치하는 활성 영역(i)과, 상기 활성 영역(i)의 양측부에 위치하는 LDD 영역(ii ; Lightly Doped Drain)과, LDD 영역(ii)의 양측부에 위치하는 소스 영역(iii) 및 드레인 영역(iv)으로 이루어진다.
상기 LDD 영역(ii)은 핫캐리어(hot carrier)들을 분산시키기 위한 목적으로 낮은 농도로 도핑처리되어, 누설전류(leakage current)의 증가를 막고 온(on) 상태 전류의 손실을 막는 역할을 한다.
그리고, 상기 게이트 전극(20)을 덮는 영역에는, 상기 반도체층(16)의 소스 영역(iii) 및 드레인 영역(iv)을 노출시키는 제 1, 2 콘택홀(22a, 22b)을 가지는 층간절연막(24 ; interlayer)이 형성되어 있으며, 층간절연막(24) 상부에는 제 1 콘택홀(22a)을 통해 반도체층(16)의 소스 영역(iii)과 연결되는 소스 전극(26)과, 제 2 콘택홀(22b)을 통해 반도체층(16)의 드레인 영역(iv)과 연결되는 드레인 전극(28)이 서로 일정간격 이격되게 형성되어 있다.
상기 반도체층(16), 게이트 전극(20), 소스 전극(26) 및 드레인 전극(28)은 박막트랜지스터 소자(T)를 이루고, 박막트랜지스터 소자(T)를 덮는 영역에는 보호층(30)이 형성되어 있다.
이하, 도 3a, 3b는 종래의 폴리실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도로서, 반도체층의 도핑 공정을 중심으로 도시하였다.
도 3a에서는, 절연 기판(40) 상에 버퍼층(42)을 형성하는 단계와, 버퍼층(42) 상부에 폴리실리콘 물질을 이용하여 반도체층(44)을 패터닝하는 단계와, 반도체층(44)을 덮는 영역에 게이트 절연막(46)을 형성하는 단계와, 상기 게이트 절연막(46) 상부의 반도체층(44)의 중앙부와 대응된 영역에 게이트 전극(48)을 패터닝하는 단계와, 상기 게이트 전극(48)을 마스크로 이용하여 노출된 영역을 낮은 도핑농도로 LDD 도핑처리하는 단계이다.
상기 LDD 도핑 단계는, n형 이온을 이용한 n-도핑 공정에 해당된다.
이 단계를 거쳐, 상기 게이트 전극(48)과 대응된 위치의 반도체층(44) 영역은 활성 영역(v)을 이루고, 활성 영역(v) 이외의 LDD 도핑처리된 영역은 도핑 영역(vi)을 이룬다.
도 3b에서는, 상기 게이트 전극(48)을 덮는 영역에 PR패턴(50)을 형성하는 단계와, 상기 PR패턴(50)을 마스크로 이용하여 노출된 영역을 소스/드레인 도핑처리하는 단계이다.
상기 소스/드레인 도핑은, 상기 LDD 도핑 단계보다 높은 도핑농도를 가지는 n+도핑 단계에 해당된다.
상기 PR패턴(50)은, 상기 활성 영역(v)과 인접한 도핑 영역(vi)의 일부를 덮는 폭을 가진다.
상기 소스/드레인 도핑처리된 도핑 영역(vi)은 소스 영역(vii) 및 드레인 영역(viii)을 이루고, 그외 도핑 영역(vi)은 자동적으로 LDD 영역(ix)으로 정의된다.
이와 같이, 종래의 n형 반도체층은 LDD 도핑 및 소스/드레인 도핑으로 이루어지는 두 번의 도핑 공정을 거쳐 LDD 영역을 구성하기 때문에 공정이 복잡해지고, 이에 따라 공정 신뢰성 확보가 어려운 문제점이 있었다.
상기 문제점을 해결하기 위하여, 본 발명에서는 폴리실리콘 박막트랜지스터 소자 반도체층의 LDD 영역을 보다 단순화된 공정을 이용하여 형성하는 것을 목적으로 한다.
이를 위하여, 본 발명에서는 게이트 전극의 양측부를 역테이퍼(inversed taper) 형상으로 형성하여, 상기 게이트 전극의 역테이퍼진 부분과 대응된 반도체층 영역을 LDD 영역으로 형성하고자 한다.
상기 역테이퍼 형상으로 게이트 전극을 형성하면, 한 번의 소스/드레인 도핑 공정에서, 게이트 전극을 마스크로 이용하여 노출된 반도체층 영역은 소스 영역 및 드레인 영역으로 삼고, 상기 게이트 전극의 역테이퍼진 영역과 대응된 반도체층 영역은 소스 영역 및 드레인 영역보다 낮은 도핑농도로 도핑처리된 LDD 영역으로 삼고자 한다.
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2는 상기 도 1의 박막트랜지스터 소자에 대한 단면도.
도 3a, 3b는 종래의 폴리실리콘 박막트랜지스터 소자의 제조 공정을 단계별로 나타낸 단면도.
도 4a, 4b는 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스터 소자의 제조 공정에 대한 도면이며, 특히 n형 반도체층의 도핑 단계에 대한 도면으로서, 도 4a는 단면도이고, 도 4b는 상기 도 4a의 "V" 영역에 대한 확대도.
도 5는 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터 소자의 단면도.
<도면의 주요부분에 대한 부호의 설명>
110 : 절연 기판 112 : 버퍼층
114 : 반도체층 116 : 게이트 절연막
118 : 게이트 전극 I : 활성 영역
II : LDD 영역 III : 소스 영역
IV : 드레인 영역
상기 목적을 달성하기 위하여, 본 발명에서는 절연 기판 상에 폴리실리콘 물질을 이용하여 반도체층을 형성하는 단계와; 상기 반도체층 상부에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상의 반도체층 중앙부를 덮는 영역에 위치하며, 역테이퍼(inversed taper) 형상을 가지는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 마스크로 이용하여 노출된 영역을 n+도핑처리하는 단계를 포함하며, 상기 게이트 전극의 하부면과 대응된 반도체층 영역은 활성 영역을 이루고, 상기 게이트 전극의 상부면과 하부면 간의 이격구간인 역테이퍼진 영역과 대응된 반도체층 영역은 상기 n+보다 낮은 도핑농도를 가지는 LDD 영역을 이루며, 상기 LDD 영역 이외의 반도체층의 양측부는 소스 영역 및 드레인 영역을 이루는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 소자의 제조방법을 제공한다.
상기 게이트 전극을 이루는 금속물질의 증착두께는 1,500Å ~ 3,500Å이고, 상기 금속물질은 알루미늄(Al), 알루미늄 네오디뮴(AlNd), 몰리브덴(Mo) 중 어느 하나에서 선택되며, 상기 반도체층을 형성하는 단계 이전에는, 상기 절연기판 상에 버퍼층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 게이트 전극을 형성하는 단계에서, 상기 역테이퍼 형상은 200 Å/min ~ 250 Å/min의 식각 속도 조건에서 이루어지고, 상기 n+도핑처리하는 단계 이후에는, 상기 게이트 전극과 절연되어 상기 반도체층의 소스 영역 및 드레인 영역과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
-- 제 1 실시예 --
도 4a, 4b는 본 발명의 제 1 실시예에 따른 폴리실리콘 박막트랜지스터 소자의 제조 공정에 대한 도면이며, 특히 n형 반도체층의 도핑 단계에 대한 도면으로서, 도 4a는 단면도이고, 도 4b는 상기 도 4a의 "V" 영역에 대한 확대도이다.
도 4a는, 절연 기판(110) 상에 버퍼층(112)을 형성하는 단계와, 버퍼층(112) 상부에 폴리실리콘 물질을 이용하여 반도체층(114)을 패터닝하는 단계와, 반도체층(114)을 덮는 영역에 게이트 절연막(116)을 형성하는 단계와, 상기 게이트 절연막(116) 상부의 반도체층(114) 중앙부에 양측부가 역테이퍼진 것을 특징으로 하는 게이트 전극(118)을 패터닝하는 단계와, 상기 게이트 전극(118)을 마스크로 이용하여 노출된 영역을 n+도핑처리하는 단계를 포함하며, 한 번의 n+도핑 공정을 통해 상기 반도체층(114)에 활성 영역(I)을 중앙부로 하여, LDD 영역(II)과 소스 영역(III) 및 드레인 영역(IV)을 동시에 구성하는 것을 특징으로 한다.
한 예로, 상기 게이트 전극(118)을 이루는 금속물질의 증착두께는 1,500Å ~ 3,500Å 범위에서 선택되고, 기존의 습식식각 공정보다 식각속도를 빠르게 하는 공정 조건, 바람직하게는 200 Å/min ~ 250 Å/min 범위 조건에 의해, 상기 역테이퍼 형상을 형성할 수 있으며, 해당 금속물질로 알루미늄(Al), 알루미늄네오디뮴(AlNd), 몰리브덴(Mo) 중 어느 하나에서 선택하는 것이 바람직하다.
도 4b를 참조하여 역테이퍼 형상을 가지는 게이트 전극(118)을 이용한 도핑 공정에 대해서 좀 더 상세히 설명하면, 우선 n+도핑 공정에서는 게이트 전극(118)을 마스크로 이용하여 노출된 영역을 도핑처리하게 되는데, 이 단계에서 게이트 전극(118)의 양측부가 가지는 역테이퍼진 부분에서는 게이트 전극(118)의 두께치가 얇아짐에 따라 다른 노출된 영역보다 낮은 도핑 농도로 이와 대응된 반도체층(114)을 도핑처리하는 효과를 가지게 된다. 이에 따라, 상기 게이트 전극(118)의 하부면과 대응된 반도체층(114) 영역은 활성 영역(I)을 이루고, 게이트 전극(118)의 상부면과 하부면 간의 이격구간(VI) 즉, 게이트 전극(118)의 테이퍼진 부분과 대응된 반도체층(114) 영역은 LDD 영역(II)을 이루며, 상기 LDD 영역(II)의 양측부는 소스 영역(III) 및 드레인 영역(IV)을 이룬다.
도면에서, 상기 이격구간(VI)과 LDD 영역(II) 간의 거리차(d)는, 실질적으로 게이트 전극(118)의 증착두께보다 얇은 두께치를 가지는 부분과 대응된 영역에서 LDD 영역을 형성할 수 있다는 가정 하에서이다.
본 실시예에서, 상기 게이트 전극(118)의 양측부의 두께치를 얇게하는 방법으로, 정상 테이퍼 대신 역테이퍼 형상을 선택한 것은 금속물질의 습식식각 공정 특성 상 역테이퍼 형상을 제어하는 것이 용이하기 때문이다.
특히, 본 발명에서는 게이트 전극의 양측부에 기울기를 주는 방법으로 LDD 영역을 형성하는 것을 특징으로 하는데, LDD 영역의 렝쓰(length)는 박막트랜지스터 소자 특성을 결정짓게 되므로, 상기 게이트 전극의 테이퍼 제어가 용이한 방법을 선택하는 것이 중요하다.
도면으로 제시하지는 않았지만, 상기 n+ 도핑공정 후에는 게이트 전극을 마스크로하여 게이트 절연막을 패터닝하는 공정이 이어지거나, 또는 별도의 게이트 절연막 패터닝 공정없이 게이트 전극을 덮는 위치에 형성되는 층간절연막의 콘택홀 공정에서 게이트 절연막과 층간절연막에 동시에 콘택홀을 형성하는 공정이 이어질 수 있다.
-- 제 2 실시예 --
도 5는 본 발명의 제 2 실시예에 따른 폴리실리콘 박막트랜지스터 소자의 단면도로서, 상기 제 1 실시예에 따른 도핑 공정이 적용된 박막트랜지스터 소자인 것을 특징으로 한다.
도시한 바와 같이, 절연 기판(210) 상에 버퍼층(214)이 형성되어 있고, 버퍼층(214) 상부에는 반도체층(216)이 패터닝되어 있고, 반도체층(216) 상의 중앙부에는 게이트 절연막(218), 게이트 전극(220)이 차례대로 적층되어 있다.
상기 게이트 전극(220)의 양측부의 역테이퍼진 형상을 가지는 것을 특징으로 한다.
상기 반도체층(216)은 게이트 전극(220)의 하부면과 대응되게 위치하는 활성 영역(I)과, 상기 활성 영역(I)의 양측부에 위치하며, 상기 게이트 전극(220)의 상부면과 하부면 간의 이격구간과 대응되게 위치하는 LDD 영역(II)과, LDD 영역(II)의 양측부에 위치하는 소스 영역(III) 및 드레인 영역(IV)으로 이루어진다.
그리고, 상기 게이트 전극(220)을 덮는 영역에는, 상기 반도체층(216)의 소스 영역(III) 및 드레인 영역(IV)을 노출시키는 제 1, 2 콘택홀(222a, 222b)을 가지는 층간절연막(224)이 형성되어 있으며, 층간절연막(224) 상부에는 제 1 콘택홀(222a)을 통해 반도체층(216)의 소스 영역(III)과 연결되는 소스 전극(226)과, 제 2 콘택홀(222b)을 통해 반도체층(216)의 드레인 영역(IV)과 연결되는 드레인 전극(228)이 서로 일정간격 이격되게 형성되어 있다.
상기 반도체층(216), 게이트 전극(220), 소스 전극(226), 드레인 전극(228)은 박막트랜지스터 소자(T)를 이루고, 상기 박막트랜지스터 소자(T)를 덮는 영역에는 보호층(232)이 형성되어 있다.
그러나, 본 발명은 상기 실시예로 한정되지 않고 본 발명의 취지에 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
이와 같이, 본 발명에 따른 폴리실리콘 박막트랜지스터 소자 및 그 제조방법에 의하면, 게이트 전극의 패턴 변경을 통해 별도의 추가공정없이도 LDD 영역을 형성할 수 있기 때문에 공정을 단순화시킬 수 있고, 공정 신뢰성 확보에 유리하다.
Claims (6)
- 절연 기판 상에 폴리실리콘 물질을 이용하여 반도체층을 형성하는 단계와;상기 반도체층 상부에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상의 반도체층 중앙부를 덮는 영역에 위치하며, 역테이퍼(inversed taper) 형상을 가지는 게이트 전극을 형성하는 단계와;상기 게이트 전극을 마스크로 이용하여 노출된 영역을 n+도핑처리하는 단계를 포함하며, 상기 게이트 전극의 하부면과 대응된 반도체층 영역은 활성 영역을 이루고, 상기 게이트 전극의 상부면과 하부면 간의 이격구간인 역테이퍼진 영역과 대응된 반도체층 영역은 상기 n+보다 낮은 도핑농도를 가지는 LDD 영역을 이루며, 상기 LDD 영역 이외의 반도체층의 양측부는 소스 영역 및 드레인 영역을 이루는 것을 특징으로 하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극을 이루는 금속물질의 증착두께는 1,500Å ~ 3,500Å인 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 금속물질은 알루미늄(Al), 알루미늄 네오디뮴(AlNd), 몰리브덴(Mo) 중 어느 하나에서 선택되는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체층을 형성하는 단계 이전에는, 상기 절연기판 상에 버퍼층을 형성하는 단계를 추가로 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성하는 단계에서, 상기 역테이퍼 형상은 200 Å/min ~ 250 Å/min의 식각 속도 조건에서 이루어지는 폴리실리콘 박막트랜지스터 소자의 제조방법.
- 제 1 항에 있어서,상기 n+도핑처리하는 단계 이후에는, 상기 게이트 전극과 절연되어 상기 반도체층의 소스 영역 및 드레인 영역과 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 폴리실리콘 박막트랜지스터 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030008475A KR20040072826A (ko) | 2003-02-11 | 2003-02-11 | 박막트랜지스터 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030008475A KR20040072826A (ko) | 2003-02-11 | 2003-02-11 | 박막트랜지스터 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040072826A true KR20040072826A (ko) | 2004-08-19 |
Family
ID=37360187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030008475A KR20040072826A (ko) | 2003-02-11 | 2003-02-11 | 박막트랜지스터 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040072826A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104701175A (zh) * | 2013-12-10 | 2015-06-10 | 昆山国显光电有限公司 | 一种薄膜晶体管的制造方法 |
| CN104900712A (zh) * | 2015-06-09 | 2015-09-09 | 武汉华星光电技术有限公司 | Tft基板结构的制作方法及tft基板结构 |
| CN116544243A (zh) * | 2023-06-14 | 2023-08-04 | 深圳市华星光电半导体显示技术有限公司 | 驱动基板及显示面板 |
-
2003
- 2003-02-11 KR KR1020030008475A patent/KR20040072826A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104701175A (zh) * | 2013-12-10 | 2015-06-10 | 昆山国显光电有限公司 | 一种薄膜晶体管的制造方法 |
| CN104900712A (zh) * | 2015-06-09 | 2015-09-09 | 武汉华星光电技术有限公司 | Tft基板结构的制作方法及tft基板结构 |
| CN116544243A (zh) * | 2023-06-14 | 2023-08-04 | 深圳市华星光电半导体显示技术有限公司 | 驱动基板及显示面板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100373940B1 (ko) | 박막반도체장치 | |
| US20020182810A1 (en) | High power semiconductor device and fabrication method thereof | |
| KR100268007B1 (ko) | 액정표시소자 제조방법 | |
| WO2016175086A1 (ja) | 半導体装置及びその製造方法 | |
| WO2019134380A1 (zh) | 薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| KR100686337B1 (ko) | 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시장치 | |
| KR100542986B1 (ko) | 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치 | |
| KR100268895B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
| CN111584640B (zh) | 晶体管结构、goa电路及显示面板 | |
| JPH09186339A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH09162414A (ja) | 薄膜半導体装置 | |
| CN100373633C (zh) | 不对称的薄膜晶体管结构 | |
| KR20040072826A (ko) | 박막트랜지스터 소자의 제조방법 | |
| KR100308852B1 (ko) | 액정표시장치의트랜지스터제조방법 | |
| KR100218529B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| KR0142784B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR20040050768A (ko) | 구동회로 일체형 액정표시장치용 박막 트랜지스터 제조방법 | |
| KR100194677B1 (ko) | 인버터 및 그 제조 방법 | |
| JP2001185725A (ja) | 電界効果トランジスタ | |
| KR100212270B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| JP2701828B2 (ja) | 半導体装置及びその製造方法 | |
| KR20040077160A (ko) | 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법 | |
| KR20020081795A (ko) | 반도체 소자의 제조방법 | |
| JPH10326748A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP4090531B2 (ja) | 半導体装置およびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E601 | Decision to refuse application |