KR20020081795A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20020081795A KR20020081795A KR1020010021183A KR20010021183A KR20020081795A KR 20020081795 A KR20020081795 A KR 20020081795A KR 1020010021183 A KR1020010021183 A KR 1020010021183A KR 20010021183 A KR20010021183 A KR 20010021183A KR 20020081795 A KR20020081795 A KR 20020081795A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate electrode
- trench
- region
- mask
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005728 strengthening Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 DRAM 셀 사이즈가 작아지면서 좋은 스위칭(switching) 특성과 리플레쉬(refresh) 특성을 갖는 반도체 소자의 제조방법에 관한 것이다. 이를 위한 본 발명의 반도체 소자 제조방법은 제 1 도전형 반도체 기판에 활성영역과 필드영역을 정의한 후, 상기 필드영역에 소자 격리막을 형성하는 단계와, 상기 활성영역을 소정부분 식각하여 트랜치를 형성함과 동시에 상기 트랜치 하부에 문턱전압 조절용 불순물 영역을 형성하는 단계와, 상기 트랜치에 절연막을 형성하고, 상기 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측벽에 절연막 스페이서를 형성하는 단계와, 상기 게이트 전극 양측의 제 1 도전형 반도체 기판의 활성영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 DRAM 셀 사이즈가작아지면서 좋은 스위칭(switching) 특성과 리플레쉬(refresh) 특성을 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 트랜지스터 구조는 핫캐리어(hot carrier)에 의한 특성 열화를 억제하기 위하여 LDD(Lightly DopedDrain) 구조의 트랜지스터를 사용하였다.
상기 트랜지스터의 경우, 일반적으로 산화막 스페이서를 이용한 LDD 구조인데 상기 스페이서 물질의 스텝 커버리지(stepcoverage)가 좋지 않아 게이트전극 상호간의 거리가 좁은 경우에 게이트 전극 상부에 증착되는 두께에 비해 측벽 및 게이트전극 사이에 증착되는 두께가 얇다. 따라서, 스페이서 식각공정에서 일정두께로 산화막 식각을 진행할 경우 활성영역의 끝부분에 형성된 얇은 접합이 노출된다. 상기 얇은 접합은 역방향 접합 누설의 원인이 된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1a는 종래의 반도체 소자를 나타낸 단면도이고, 도 1b는 도 1a의 등가 회로도이다.
도 1a 및 도 1b에 도시한 바와 같이 반도체 기판(11)에 활성영역과 필드영역을 정의한 후, 상기 필드영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 반도체 기판(11)에 제 1 절연막을 형성한다.
이어, 상기 제 1 절연막이 상기 트랜치 내부에만 남도록 반도체 기판(11)의 전면에 에치백 또는 CMP 공정을 실시하여 PGI(Profile Grove Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
이어서, 상기 기판(11) 전면에 문턱전입 조절용 이온주입 공정을 이용하여 반도체 기판(11)의 활성영역에 문턱전압용 불순물 영역(13)을 형성하고, 상기 문턱전압용 불순물 영역(13)상에 게이트 절연막을 구비한 게이트 전극(14)을 형성한다.
그리고 상기 게이트 전극(14)을 포함한 기판(11) 전면에 제 2 절연막을 증착하고 에치백 공정을 이용하여 상기 게이트 전극(14) 양측벽에 제 2 절연막 스페이서(15)를 형성한다.
이어, 상기 게이트 전극(15)을 마스크로 이용하여 상기 게이트 전극(14) 양측의 반도체 기판(11)에 소오스/드레인 영역(16)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
DRAM 셀 사이즈가 작아지면서 리플레쉬(refresh) 문제가 부각되고 있으며, 이는 게이트 전극의 길이가 작아지면서 발생하는 문턱전압(saturation voltage)이 낮아져 생기는 문제와 맞물려 있다.
즉, 게이트 전극의 길이나 문턱전압 조절용 이온주입을 조절하여 스위칭 특성을 좋게 하려다보면 리플레쉬 특성이 나빠지고, 리플레쉬 특성을 좋게 하려다 보면 스위칭 특성이 저하되는 경향이 있다.
이는 문턱전압을 높이려고 게이트 전극의 길이를 늘이면 커패시터와 연결된 홀 사이즈 감소로 인해 저항이 증가하고, 문턱전압 조절용 이온주입의 양을 늘이면 전계강화로 인한 정션(junction) 누설전류가 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 트랜치 구조를 이용하여 셀 사이즈와 커패시터의 콘택홀 사이즈에 영향을 주지 않으면서 효과적으로 채널 길이를 늘이고, 셀 누설전류의 크기를 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다
도 1a는 종래의 반도체 소자를 나타낸 단면도
도 1b는 도 1a의 등가회로도
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도
도 3은 도 2c의 등가회로도
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 기판 22 : 소자 격리막
23 : 포토레지스트 패턴 24 : 제 2 트랜치
25 : 문턱전압 조절용 불순물 영역 26 : 제 2 절연막
27a : 게이트 전극 28 : 제 3 절연막 스페이서
29 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 활성영역과 필드영역을 정의한 후, 상기 필드영역에 소자 격리막을 형성하는 단계와, 상기 활성영역을 소정부분 식각하여 트랜치를 형성함과 동시에 상기 트랜치 하부에 문턱전압 조절용 불순물 영역을 형성하는 단계와, 상기 트랜치에 절연막을 형성하고, 상기 절연막상에 게이트 전극을 형성하는 단계와. 상기 게이트 전극 양측벽에 절연막 스페이서를 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판의 활성영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 제조방법은 상기 트랜치와 문턱전압 조절용 불순물 영역은 상기 활성영역에 마스크를 이용한 식각공정으로 기판을 소정부분 소정깊이로 제거하여 트랜치를 형성하는 단계와, 상기 마스크를 이용하여 불순물 이온주입 공정 통해 상기 트랜치 하부에 문턱전압 조절용 불순물 영역을 형성하는 것이 바람직하다.
또한, 상기 소자 격리막은 PGI(Profile Grove Isolation) 구조인 것이 바람직하다.
또한, 상기 게이트 전극은 상기 트랜치를 포함한 기판 전면에 도전층을 증착하는 단계와, 상기 도전층에 마스크 공정을 이용한 식각공정으로 게이트 전극을 형성하는 것이 바람직하다.
또한, 상기 트랜지스터는 게이트 전극을 마스크로 이용한 불순물 이온주입 공정으로 제 1 도전형 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정으로 제 1 도전형 불순물 영역상에 제 2 도전형 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정으로 제 2 도전형 불순물 영역상에 다른 제 1 도전형 불순물 영역을 형성하는 단계를 더 포함하여 형성하는 것이 바람직하다.
또한, 상기 트랜지스터는 가변저항인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이고, 도 3은 도 2c의 등가회로도이다.
도 2a에 도시한 바와 같이 p웰 반도체 기판(21)에 활성영역과 필드영역을 정의한 후, 상기 필드 영역을 선택적으로 제거하여 소정깊이를 갖는 제 1 트랜치를 형성하고, 상기 제 1 트랜치를 포함한 반도체 기판()에 제 1 절연막을 형성한다.
이어, 상기 제 1 절연막이 상기 제 1 트랜치 내부에만 남도록 반도체 기판(21)의 전면에 에치백 또는 CMP 공정을 실시하여 PGI(Profile Grove Isolation) 구조를 갖는 소자 격리막(22)을 형성한다.
이어서, 상기 반도체 기판(21)의 활성영역에 포토레지스트를 증착하고 노광 및 현상공정을 이용하여 포토레지스트 패턴(23)을 형성한 후, 상기 포토레지스트 패턴(23)을 마스크로 이용한 식각공정으로 상기 반도체 기판(21)의 활성영역을 소정깊이로 제거하여 제 2 트랜치(24)를 형성한다.
상기 포토레지스트 패턴(24)을 마스크로 이용한 불순물 이온주입 공정을 이용하여 상기 제 2 트랜치(24) 하부에 문턱전압 조절용 불순물 영역(25)을 형성한다.
도 2b에 도시한 바와 같이 상기 포토레지스트 패턴(25)을 제거한 후, 상기 제 2 트랜치(24) 내부에 제 2 절연막(26)을 형성한다.
그리고 상기 제 2 트랜치(24)를 포함한 기판(21) 전면에 폴리 실리콘층(27)을 증착한 후, 포토리소그래피 공정으로 상기 폴리 실리콘층(27)을 선택적으로 제거하여 게이트 전극(27a)을 형성한다. 이때, 상기 제 2 절연막(26)은 게이트 절연막이다.
이어, 상기 게이트 전극(27a)을 포함한 기판(21) 전면에 제 3 절연막을 증착하고, 에치백 공정을 이용하여 상기 게이트 전극(27a) 양측벽에 제 3 절연막 스페이서(28)를 형성한다.
도 2c 및 도 3에 도시한 바와 같이 상기 게이트 전극(27a)을 마스크로 이용한 n형 불순물 이온주입 공정을 통해 상기 제 2 트랜치(24) 양측벽에 제 1 n형 불순물 영역(29c)을 형성하고, 상기 게이트 전극(27a)을 마스크로 이용한 p형 불순물 이온주입 공정을 실시하여 상기 제 1 n형 불순물 영역(29c)상에 p형 불순물영역(29b)을 형성한다. 그리고 상기 게이트 전극(27a)을 마스크로 이용한 n형 불순물 이온주입 공정을 실시하여 상기 p형 불순물 영역(29b)상에 제 2 n형 불순물 영역(29a)을 형성하여 상기 게이트 전극 양측면의 반도체 기판(21)에 npn 구조를 갖는 소오스/드레인 영역(29)을 형성한다.
이때, 상기 제 1, 제 2 n형 불순물 영역(29a,29c)과 p형 불순물 영역(29b)은 트랜지스터 역할을 한다. 또한, 가변저항 역할을 한다.
즉, 상기 게이트 전극(27a)에 문턱전압 이상의 전압 인가되었을 경우, 전도층이 형성되어 저항값이 낮은 기생 트랜지스터로 동작한다. 그러나 상기 게이트 전극()에 전압이 인가되지 않았을 경우, 저항값이 큰 역방향으로 정션이 동작하여 셀 커패시터에 기판으로 새는 누설전류을 차단할 수 있다.
따라서, 상기 게이트 전극(27a)에 전압이 인가되어 형성된 채널은 정션과 떨어져 있으므로 문턱전압 조절용 불순물 영역(25)의 이온 증가에 의한 전계 강화가 정션 누설전류를 증가시키는 것을 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법에 의하면, 따라서, 상기 게이트 전극에 전압이 인가되어 형성된 채널은 정션과 떨어져 있으므로 문턱전압 조절용 불순물 영역의 이온 증가에 의한 전계 강화가 정션 누설전류를 증가시키는 것을 방지할 수 있다.
또한, 소오스/드레인 영역을 npn형으로 형성하므로 기판 p웰 간에 전압이 나뉘어서 걸린다. 즉, 정션의 개수가 늘어나므로 정션 누설전류를 감소시킬 수 있다.
그리고 문턱전압 조절용 불순물 영역이 정션과 분리되므로 전계강화가 리플레쉬 특성에 영향을 주지 않는다.
Claims (7)
- 제 1 도전형 반도체 기판에 활성영역과 필드영역을 정의한 후, 상기 필드영역에 소자 격리막을 형성하는 단계와;상기 활성영역을 소정부분 식각하여 트랜치를 형성함과 동시에 상기 트랜치 하부에 문턱전압 조절용 불순물 영역을 형성하는 단계와;상기 트랜치에 절연막을 형성하고, 상기 절연막상에 게이트 전극을 형성하는 단계와;상기 게이트 전극 양측벽에 절연막 스페이서를 형성하는 단계와;상기 게이트 전극 양측의 제 1 도전형 반도체 기판의 활성영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트랜치와 문턱전압 조절용 불순물 영역을 형성하는 단계는 상기 활성영역에 마스크를 이용한 식각공정으로 기판을 소정부분 소정깊이로 제거하여 트랜치를 형성하는 단계와;상기 마스크를 이용하여 불순물 이온주입 공정 통해 상기 트랜치 하부에 문턱전압 조절용 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소자 격리막은 PGI(Profile Grove Isolation) 구조인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극 형성단계는 상기 트랜치를 포함한 기판 전면에 도전층을 증착하는 단계와;상기 도전층에 마스크 공정을 이용한 식각공정하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트랜지스터 형성단계는 게이트 전극을 마스크로 이용한 불순물 이온주입 공정으로 제 2 도전형 불순물 영역을 형성하는 단계와;상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정으로 제 2 도전형 불순물 영역상에 제 1 도전형 불순물 영역을 형성하는 단계와;상기 게이트 전극을 마스크로 이용한 불순물 이온주입 공정으로 제 1 도전형 불순물 영역상에 다른 제 2 도전형 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트랜지스터는 가변저항인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 트랜지스터는 소오스/드레인 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0021183A KR100390907B1 (ko) | 2001-04-19 | 2001-04-19 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0021183A KR100390907B1 (ko) | 2001-04-19 | 2001-04-19 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020081795A true KR20020081795A (ko) | 2002-10-30 |
| KR100390907B1 KR100390907B1 (ko) | 2003-07-10 |
Family
ID=27701800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0021183A KR100390907B1 (ko) | 2001-04-19 | 2001-04-19 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100390907B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070390A (ko) * | 2002-02-25 | 2003-08-30 | 주식회사 하이닉스반도체 | 고전압용 반도체 트랜지스터 소자의 제조 방법 |
| KR100843712B1 (ko) * | 2007-02-26 | 2008-07-04 | 삼성전자주식회사 | 활성 영역 내 채널 불순물 확산 영역과 자기 정렬하는데적합한 게이트 패턴을 가지는 트랜지스터들 및 그의형성방법들 |
| KR100988776B1 (ko) * | 2007-12-27 | 2010-10-20 | 주식회사 동부하이텍 | 리세스드 게이트 트랜지스터의 제조 방법 |
| CN114127949A (zh) * | 2021-02-07 | 2022-03-01 | 深圳市汇顶科技股份有限公司 | 场效应管及其制造方法 |
-
2001
- 2001-04-19 KR KR10-2001-0021183A patent/KR100390907B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070390A (ko) * | 2002-02-25 | 2003-08-30 | 주식회사 하이닉스반도체 | 고전압용 반도체 트랜지스터 소자의 제조 방법 |
| KR100843712B1 (ko) * | 2007-02-26 | 2008-07-04 | 삼성전자주식회사 | 활성 영역 내 채널 불순물 확산 영역과 자기 정렬하는데적합한 게이트 패턴을 가지는 트랜지스터들 및 그의형성방법들 |
| KR100988776B1 (ko) * | 2007-12-27 | 2010-10-20 | 주식회사 동부하이텍 | 리세스드 게이트 트랜지스터의 제조 방법 |
| US7824985B2 (en) | 2007-12-27 | 2010-11-02 | Dongbu Hitek Co., Ltd. | Method for manufacturing a recessed gate transistor |
| CN114127949A (zh) * | 2021-02-07 | 2022-03-01 | 深圳市汇顶科技股份有限公司 | 场效应管及其制造方法 |
| WO2022165817A1 (zh) * | 2021-02-07 | 2022-08-11 | 深圳市汇顶科技股份有限公司 | 场效应管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100390907B1 (ko) | 2003-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100272527B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100315728B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR20010059185A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100390907B1 (ko) | 반도체 소자의 제조방법 | |
| KR100488099B1 (ko) | 쇼오트 채널 모오스 트랜지스터 및 그 제조 방법 | |
| KR20050045560A (ko) | 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법 | |
| KR100263475B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| KR100349351B1 (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR100265370B1 (ko) | 디램제조방법 | |
| KR20010066328A (ko) | 반도체소자의 트랜지스터 제조방법 | |
| KR20010061597A (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100225952B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| KR0142787B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPH0521789A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| KR100405450B1 (ko) | 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법 | |
| KR100602113B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100223916B1 (ko) | 반도체 소자의 구조 및 제조방법 | |
| KR100268924B1 (ko) | 반도체소자의제조방법 | |
| KR100214077B1 (ko) | 모스트랜지스터 및 그 제조방법 | |
| KR19990074932A (ko) | 반도체소자의 모스 트랜지스터 형성방법 | |
| KR100261171B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100501935B1 (ko) | 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법 | |
| KR100244264B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020019139A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20020071214A (ko) | 보더리스 콘택을 구비한 반도체 소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |