JPH07120782B2 - 半導体装置 - Google Patents
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- JPH07120782B2 JPH07120782B2 JP62155769A JP15576987A JPH07120782B2 JP H07120782 B2 JPH07120782 B2 JP H07120782B2 JP 62155769 A JP62155769 A JP 62155769A JP 15576987 A JP15576987 A JP 15576987A JP H07120782 B2 JPH07120782 B2 JP H07120782B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に複数個の機能を備えた
超高速電界効果トランジスタ装置に関する。
超高速電界効果トランジスタ装置に関する。
集積回路の高速化，小型化が進展するにつれてトランジ
スタ素子はますます微細化され、その伝播遅延時間は10
ピコ秒程度のものが作製されるに至り、素子の小型化に
よる基本遅延時間はいまや限界に近づきつつある。従っ
て、このような状況下では、配線による遅延の方が相対
的に大きくなる傾向を示すようになり、集積回路の高速
化を更に進めるうえの大きな障害となりつある。この配
線遅延の問題は配線幅，配線長をそれぞれ短縮すれば解
決し得るが、ブリンジング容量および多層化による配線
間容量の増大は避けることができず自づと限界があるの
で、回路を構成する基本素子に新しい機能を持たせて素
子数の低減をはかることによって、配線数量を減らし遅
延時間を総合的に縮小させる必要が生じている。
スタ素子はますます微細化され、その伝播遅延時間は10
ピコ秒程度のものが作製されるに至り、素子の小型化に
よる基本遅延時間はいまや限界に近づきつつある。従っ
て、このような状況下では、配線による遅延の方が相対
的に大きくなる傾向を示すようになり、集積回路の高速
化を更に進めるうえの大きな障害となりつある。この配
線遅延の問題は配線幅，配線長をそれぞれ短縮すれば解
決し得るが、ブリンジング容量および多層化による配線
間容量の増大は避けることができず自づと限界があるの
で、回路を構成する基本素子に新しい機能を持たせて素
子数の低減をはかることによって、配線数量を減らし遅
延時間を総合的に縮小させる必要が生じている。
第８図は従来の多機能素子の断面図で、ボンネフォイ
（Bonnefoi）等がアイ・トリプル・イー・エレクトロン
・デバイス・レターズ（IEEE Electoron Device Let
ters）誌第EDL−６巻，第12号，第636頁、1985年におい
て提案した共鳴トンネリング金属−半導体電界効果トラ
ンジスタ（MESFET）の一例を示すものである。ここで、
１は半絶縁性GaAs基板、2,2′はＮ−GaAs層、3,3′はノ
ンドープAlxGa1-xAs障壁層,4はノンドープGaAs量子井戸
層、5,5′はソース，ドレインの各オーミック電極、６
はショットキー電極をそれぞれ示す。
（Bonnefoi）等がアイ・トリプル・イー・エレクトロン
・デバイス・レターズ（IEEE Electoron Device Let
ters）誌第EDL−６巻，第12号，第636頁、1985年におい
て提案した共鳴トンネリング金属−半導体電界効果トラ
ンジスタ（MESFET）の一例を示すものである。ここで、
１は半絶縁性GaAs基板、2,2′はＮ−GaAs層、3,3′はノ
ンドープAlxGa1-xAs障壁層,4はノンドープGaAs量子井戸
層、5,5′はソース，ドレインの各オーミック電極、６
はショットキー電極をそれぞれ示す。
この共鳴トンネル金属−半導体電界効果トランジスタ
（MESFET）は、量子井戸層４に形成される量子準位を介
した共鳴トンネリングをソース注入源とすることによっ
て、ドレイン電流のソース・ドレイン電圧に対する微分
負性抵抗を実現したものである。この共鳴トンネル金属
−半導体電界効果トランジスタ（MESFET）は電流−電圧
特性が微分負性抵抗を示すことから、論理演算回路を構
成するのに有用である。
（MESFET）は、量子井戸層４に形成される量子準位を介
した共鳴トンネリングをソース注入源とすることによっ
て、ドレイン電流のソース・ドレイン電圧に対する微分
負性抵抗を実現したものである。この共鳴トンネル金属
−半導体電界効果トランジスタ（MESFET）は電流−電圧
特性が微分負性抵抗を示すことから、論理演算回路を構
成するのに有用である。
しかしながら、従来のこの新機能素子は、例えば双安定
バイブレータを構成する場合を考えると、２個の素子を
用いるか、または適当な外部回路を接続する必要が生じ
るので、スイッチング速度および集積度をそれぞれ低下
せしめるようになる。また、更に多機能化されるために
は微分負性抵抗が複数個得られることが望まれるが、こ
の構造は量子井戸内の励起準位に基く第２の微分負性抵
抗が期待できるものの、現実には第２の微分負性抵抗領
域は電圧が極めて高く、障壁を乗り越える熱電子の影響
が大きくなりピーク対バレー電流比が著しく悪化するの
で利用することができない。
バイブレータを構成する場合を考えると、２個の素子を
用いるか、または適当な外部回路を接続する必要が生じ
るので、スイッチング速度および集積度をそれぞれ低下
せしめるようになる。また、更に多機能化されるために
は微分負性抵抗が複数個得られることが望まれるが、こ
の構造は量子井戸内の励起準位に基く第２の微分負性抵
抗が期待できるものの、現実には第２の微分負性抵抗領
域は電圧が極めて高く、障壁を乗り越える熱電子の影響
が大きくなりピーク対バレー電流比が著しく悪化するの
で利用することができない。
本発明の目的は、上記の情況に鑑み、一つの素子で双安
定マルチバイブレータを含む複数個の回路装置を容易に
構成し得る多機能半導体装置を提供することである。
定マルチバイブレータを含む複数個の回路装置を容易に
構成し得る多機能半導体装置を提供することである。
〔問題点を解決するための手段〕 本発明の特徴は、半導体基板と前記半導体基板上に電子
の共鳴準位を形成し量子井戸として機能する量子井戸層
を挟んで積層される複数個の半導体層とを含んで成り、
前記複数個の半導体層は、前記量子井戸層にそれぞれ電
子がトンネル効果で通過できる膜厚で接して形成され前
記量子井戸層より小さな電子親和度をもつ２つの量子障
壁層と、前記半導体基板と前記量子障壁層の一方との間
に形成され前記量子障壁層より大きな電子親和度をもち
電流チャネル領域として機能するＮ型チャネル層とを含
み、前記Ｎ型チャネル層内を流れるキャリア数が残る他
方の量子障壁層上に設けられるソース，ドレインおよび
ショットキー電極を介しそれぞれ独立に制御される半導
体装置にある。
の共鳴準位を形成し量子井戸として機能する量子井戸層
を挟んで積層される複数個の半導体層とを含んで成り、
前記複数個の半導体層は、前記量子井戸層にそれぞれ電
子がトンネル効果で通過できる膜厚で接して形成され前
記量子井戸層より小さな電子親和度をもつ２つの量子障
壁層と、前記半導体基板と前記量子障壁層の一方との間
に形成され前記量子障壁層より大きな電子親和度をもち
電流チャネル領域として機能するＮ型チャネル層とを含
み、前記Ｎ型チャネル層内を流れるキャリア数が残る他
方の量子障壁層上に設けられるソース，ドレインおよび
ショットキー電極を介しそれぞれ独立に制御される半導
体装置にある。
本発明の他の特徴は、半導体基板と前記半導体基板上に
正孔の共鳴準位を形成し量子井戸として機能する量子井
戸層を挟んで積層される複数個の半導体層とを含んで成
り、前記複数個の半導体層は、前記量子井戸層にそれぞ
れ正孔がトンネル効果で通過できる膜厚で接して形成さ
れ電子親和度とバンドギャップとの和が前記量子井戸層
より大きな値をもつ２つの量子障壁層と、前記半導体基
板と前記量子障壁層の一方との間に形成され電子親和度
とバンドギャップとの和が前記量子障壁層より小さな値
をもち電流チャネル領域として機能するＰ型チャネル層
とを含み、前記Ｐ型チャネル層内を流れるキャリア数が
残る他方の量子障壁層上に設けられるソース，ドレイン
およびショットキー電極を介しそれぞれ独立に制御され
る半導体装置にある。
正孔の共鳴準位を形成し量子井戸として機能する量子井
戸層を挟んで積層される複数個の半導体層とを含んで成
り、前記複数個の半導体層は、前記量子井戸層にそれぞ
れ正孔がトンネル効果で通過できる膜厚で接して形成さ
れ電子親和度とバンドギャップとの和が前記量子井戸層
より大きな値をもつ２つの量子障壁層と、前記半導体基
板と前記量子障壁層の一方との間に形成され電子親和度
とバンドギャップとの和が前記量子障壁層より小さな値
をもち電流チャネル領域として機能するＰ型チャネル層
とを含み、前記Ｐ型チャネル層内を流れるキャリア数が
残る他方の量子障壁層上に設けられるソース，ドレイン
およびショットキー電極を介しそれぞれ独立に制御され
る半導体装置にある。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の半導体装置の一実施例を示す断面構造
図である。本実施例によれば、本発明の半導体装置は、
半絶縁性GaAs基板11と、この上面に順次積層されるＮ−
GaAsチャネル層12、ノンドープGaAsスペーサ層13,ノン
ドープAlxGa1-xAs量子障壁層14,ノンドープInxGa1-xAs
量子井戸層15,ノンドープAlxGa1-xAs量子障壁層14′，
ノンドープGaAsスペーサ層13′,N−GaAsコンタクト層16
の各半導体層と、ドレイン，ソースの各オーミック電極
17,17、ショットキー電極18およびチャネル電極19とを
含む。
図である。本実施例によれば、本発明の半導体装置は、
半絶縁性GaAs基板11と、この上面に順次積層されるＮ−
GaAsチャネル層12、ノンドープGaAsスペーサ層13,ノン
ドープAlxGa1-xAs量子障壁層14,ノンドープInxGa1-xAs
量子井戸層15,ノンドープAlxGa1-xAs量子障壁層14′，
ノンドープGaAsスペーサ層13′,N−GaAsコンタクト層16
の各半導体層と、ドレイン，ソースの各オーミック電極
17,17、ショットキー電極18およびチャネル電極19とを
含む。
いま、ショットキー電極18に電圧が加わらない場合を考
えると、この半導体装置は特性のほぼ等しい２個の共鳴
トンネリングダイオード（以下RD1,RD2という）が基板
電位にあるＮ−GaAsチャネル層12を介し直列に接続され
たものと等価とみなすことができる。
えると、この半導体装置は特性のほぼ等しい２個の共鳴
トンネリングダイオード（以下RD1,RD2という）が基板
電位にあるＮ−GaAsチャネル層12を介し直列に接続され
たものと等価とみなすことができる。
このような共鳴トンネルダイオードの直列接続における
動作特性を説明するためには、一方の共鳴トンネルダイ
オード（RD2）を非線形な負荷抵抗とみなして、この共
鳴トンネルダイオードRD2の特性を示す負荷曲線と、他
方の共鳴トンネルダイオードRD1の電流−電圧曲線との
交点を調べればよい。
動作特性を説明するためには、一方の共鳴トンネルダイ
オード（RD2）を非線形な負荷抵抗とみなして、この共
鳴トンネルダイオードRD2の特性を示す負荷曲線と、他
方の共鳴トンネルダイオードRD1の電流−電圧曲線との
交点を調べればよい。
第２図（ａ），（ｂ）および（ｃ）は、上記実施例のシ
ョットキー電極に電圧を加えない場合の動作特性図をそ
れぞれ示すもので、２個の共鳴トンネルダイオードRD1
およびRD2の負性抵抗しきい値電圧Vthが互いに等しいも
のとして説明したものである。ここで、２本の電流−電
圧曲線の交点において、縦軸がドレイン電流を表し、横
軸が２つの共鳴トンネルダイオードRD1,RD2の結節部す
なわちチャネル層の電位がソース・ドレイン間の中間電
圧よりどれだけずらしているかを表わしている。すなわ
ち、ソース・ドレイン間電圧（VDS）が第３図（ａ）に
示すように負性抵抗しきい値電圧Vthの２倍より小さい
場合は共鳴トンネルダイオードRD1,RD2は共に低電圧状
態にあり、ソース・ドレイン間電圧（VDS）の増大に伴
ってドレイン電流（ID）は増大して行きＡ点でクロスす
る。ただし、共鳴トンネルダイオードが低電圧状態であ
るとは、共鳴トンネルダイオードの両端に加わる電圧が
負性抵抗しきい値電圧Vthより低い状態のことを指し、
一方、共鳴トンネルダイオードが高電圧状態であると
は、両端に加わる電圧がVthより高い状態のことを指
す。ここで、ソース・ドレイン間電圧（VDS）が負性抵
抗しきい電圧Vthの２倍に等しくなると、共鳴トンネル
ダイオードRD1,RD2の内一方は高電圧状態また他方は低
電圧状態となり２つの安定点B,B′をもつ双安定状態へ
と遷移するのでドレイン電流（ID）は一旦流れなくな
り、更にソース・ドレイン間電圧（VDS）を高くする
と、第２図（ｂ）に示すように再びドレイン電流（ID）
は増加する特性を示す。
ョットキー電極に電圧を加えない場合の動作特性図をそ
れぞれ示すもので、２個の共鳴トンネルダイオードRD1
およびRD2の負性抵抗しきい値電圧Vthが互いに等しいも
のとして説明したものである。ここで、２本の電流−電
圧曲線の交点において、縦軸がドレイン電流を表し、横
軸が２つの共鳴トンネルダイオードRD1,RD2の結節部す
なわちチャネル層の電位がソース・ドレイン間の中間電
圧よりどれだけずらしているかを表わしている。すなわ
ち、ソース・ドレイン間電圧（VDS）が第３図（ａ）に
示すように負性抵抗しきい値電圧Vthの２倍より小さい
場合は共鳴トンネルダイオードRD1,RD2は共に低電圧状
態にあり、ソース・ドレイン間電圧（VDS）の増大に伴
ってドレイン電流（ID）は増大して行きＡ点でクロスす
る。ただし、共鳴トンネルダイオードが低電圧状態であ
るとは、共鳴トンネルダイオードの両端に加わる電圧が
負性抵抗しきい値電圧Vthより低い状態のことを指し、
一方、共鳴トンネルダイオードが高電圧状態であると
は、両端に加わる電圧がVthより高い状態のことを指
す。ここで、ソース・ドレイン間電圧（VDS）が負性抵
抗しきい電圧Vthの２倍に等しくなると、共鳴トンネル
ダイオードRD1,RD2の内一方は高電圧状態また他方は低
電圧状態となり２つの安定点B,B′をもつ双安定状態へ
と遷移するのでドレイン電流（ID）は一旦流れなくな
り、更にソース・ドレイン間電圧（VDS）を高くする
と、第２図（ｂ）に示すように再びドレイン電流（ID）
は増加する特性を示す。
ここで、更にソース・ドレイン間電圧（VDS）が増大し
てドレイン電流が負性抵抗のピーク電流値に一致する
と、２つの共鳴トンネルダイオードRD1,RD2は共に高電
圧状態に遷移する（動作点Ｃ）のでドレイン電流（ID）
は再度流れなくなり、更に増大させると、第２図（ｃ）
に示すようにドレイン電流（ID）は再度増大するように
なる。すなわち、ドレイン電流（ID）対ソース・ドレイ
ン間電圧（VDS）特性は２つの負性抵抗を示す。
てドレイン電流が負性抵抗のピーク電流値に一致する
と、２つの共鳴トンネルダイオードRD1,RD2は共に高電
圧状態に遷移する（動作点Ｃ）のでドレイン電流（ID）
は再度流れなくなり、更に増大させると、第２図（ｃ）
に示すようにドレイン電流（ID）は再度増大するように
なる。すなわち、ドレイン電流（ID）対ソース・ドレイ
ン間電圧（VDS）特性は２つの負性抵抗を示す。
第３図は、上記実施例において、双安定状態（B,B′）
から安定状態Ｃに遷移するソース・ドレイン間電圧をVt
hの約４倍と仮定した場合のドレイン電流（I0）対ソー
ス・ドレイン間電圧（VDS）特性曲線図を表すもので、
この２つの負性抵抗の存在を示したものである。ここ
で、点A,BおよびＣは第２図（ａ），（ｂ）および
（ｃ）に対応する動作点をそれぞれ示している。
から安定状態Ｃに遷移するソース・ドレイン間電圧をVt
hの約４倍と仮定した場合のドレイン電流（I0）対ソー
ス・ドレイン間電圧（VDS）特性曲線図を表すもので、
この２つの負性抵抗の存在を示したものである。ここ
で、点A,BおよびＣは第２図（ａ），（ｂ）および
（ｃ）に対応する動作点をそれぞれ示している。
つぎに、ショットキー電極18に負電位を加えていくと、
Ｎ−GaAsチャネル層12は空乏化するのでドレイン電流
（ID）を減少せしめる。したがって、ゲート電圧（VG）
をパラメータとしたときの上記ID−VDS特性を調べる
と、ゲート電圧（VG）によってドレイン電流（ID）は制
御され、２つの負性抵抗を示すようになる。すなわち、
ゲート電圧（VG）によって電流値を制御できる新しい機
能が付加される。
Ｎ−GaAsチャネル層12は空乏化するのでドレイン電流
（ID）を減少せしめる。したがって、ゲート電圧（VG）
をパラメータとしたときの上記ID−VDS特性を調べる
と、ゲート電圧（VG）によってドレイン電流（ID）は制
御され、２つの負性抵抗を示すようになる。すなわち、
ゲート電圧（VG）によって電流値を制御できる新しい機
能が付加される。
第４図は上記実施例におけるゲート電圧（VG）パラメー
タに対するドレイン電流（ID）対ソース・ドレイン間電
圧（VDS）特性曲線図で、ゲートによる新しい負性抵抗
制御機能の存在をより良く理解し得るように示したもの
である。
タに対するドレイン電流（ID）対ソース・ドレイン間電
圧（VDS）特性曲線図で、ゲートによる新しい負性抵抗
制御機能の存在をより良く理解し得るように示したもの
である。
ここで本実施例半導体装置の製造方法を簡単に説明す
る。まず、半絶縁性GaAs基板11上に例えば分子線エピタ
キシー（MBE）法により、不純物濃度５×1017cm-3のＮ
型GaAsチャネル12,ノンドープGaAsスペーサ層13,ノンド
ープAl0.3Ga0.7As障壁層14,ノンドープIn0.1Ga0.9As量
子井戸層15,ノンドープAl0.3Ga0.7As障壁層14′，ノン
ドープGaAsスペーサ層13′および不純物濃度５×1017cm
-3のＮ型GaAs層をそれぞれ膜厚100Å,50Å,30Å,50Å,3
0Å,50Åおよび200Åに選択して順次成長する。次に、
ソース，ゲード，ドレイン領域以外の表面のＮ型GaAs層
をノンドープGaAsスペーサ層13′の表面が露出するまで
エッチング除去してＮ型GaAsコンタクト層16を形成し、
更に、トランジスタ領域以外の成長層をＮ型GaAsチャネ
ル層12表面が露出するまでエッチング除去する。最後
に、通常の方法で、ソースおよびドレイン領域上にオー
ミック電極17,17′を、また、ゲート領域上にショット
キー電極18をそれぞれ形成すれば第１図に示した半導体
装置を得ることができる。
る。まず、半絶縁性GaAs基板11上に例えば分子線エピタ
キシー（MBE）法により、不純物濃度５×1017cm-3のＮ
型GaAsチャネル12,ノンドープGaAsスペーサ層13,ノンド
ープAl0.3Ga0.7As障壁層14,ノンドープIn0.1Ga0.9As量
子井戸層15,ノンドープAl0.3Ga0.7As障壁層14′，ノン
ドープGaAsスペーサ層13′および不純物濃度５×1017cm
-3のＮ型GaAs層をそれぞれ膜厚100Å,50Å,30Å,50Å,3
0Å,50Åおよび200Åに選択して順次成長する。次に、
ソース，ゲード，ドレイン領域以外の表面のＮ型GaAs層
をノンドープGaAsスペーサ層13′の表面が露出するまで
エッチング除去してＮ型GaAsコンタクト層16を形成し、
更に、トランジスタ領域以外の成長層をＮ型GaAsチャネ
ル層12表面が露出するまでエッチング除去する。最後
に、通常の方法で、ソースおよびドレイン領域上にオー
ミック電極17,17′を、また、ゲート領域上にショット
キー電極18をそれぞれ形成すれば第１図に示した半導体
装置を得ることができる。
以上説明したように本発明半導体装置は、ソース・ドレ
イン間電圧（VDS）またはゲート電圧（VG）制御によっ
て２つの負性抵抗領域を実現する機能を備えているの
で、一つの素子で種々の回路装置を構成することが可能
である。
イン間電圧（VDS）またはゲート電圧（VG）制御によっ
て２つの負性抵抗領域を実現する機能を備えているの
で、一つの素子で種々の回路装置を構成することが可能
である。
第５図（ａ）および（ｂ）はそれぞれ本発明半導体装置
を記憶装置として用いる場合の回路結線図および動作特
性図である。この回路装置ではソースは接地されドレイ
ン・ソース間には電圧Ｅが加えられる。この電圧Ｅは負
性抵抗しきい値電圧Vthに対して２・Vth＜Ｅ＜４・Vth
の関係にあり、回路装置の動作点は第２図（ｂ）で与え
られるＢまたはＢ′の双安定である。従って、入力とし
てゲートＧに正のパルス電圧が加わると動作点はＢ′か
らＢへ遷移し、また、負のパルス電圧が加わると動作点
はＢからＢ′へと遷移する。このチャネル電位の変化を
基板電位（Vsub）で読み出せば、第５図（ｂ）に示すよ
うに双安定マルチバイブレータ動作が実現し記憶装置と
して動作する。
を記憶装置として用いる場合の回路結線図および動作特
性図である。この回路装置ではソースは接地されドレイ
ン・ソース間には電圧Ｅが加えられる。この電圧Ｅは負
性抵抗しきい値電圧Vthに対して２・Vth＜Ｅ＜４・Vth
の関係にあり、回路装置の動作点は第２図（ｂ）で与え
られるＢまたはＢ′の双安定である。従って、入力とし
てゲートＧに正のパルス電圧が加わると動作点はＢ′か
らＢへ遷移し、また、負のパルス電圧が加わると動作点
はＢからＢ′へと遷移する。このチャネル電位の変化を
基板電位（Vsub）で読み出せば、第５図（ｂ）に示すよ
うに双安定マルチバイブレータ動作が実現し記憶装置と
して動作する。
第６図（ａ）および（ｂ）はそれぞれ本発明半導体装置
を周波数逓倍装置として用いる場合の回路結線図および
動作特性図である。この回路装置の場合ではドレインＤ
に交流信号が入力され出力VoutはソースＳから抵抗R3を
介して読み出される。既に第３図を用いて説明したよう
に、ドレイン・ソース間電圧（VDS）が2Vthから6Vthま
で遷移すると、ドレイン電流（ID）はハイ（High）→ロ
ー（Low）→ハイ（High）→ロー（Low）→ハイ（High）
の順序で遷移する。従って、第６図（ｂ）に示すように
１周期の信号を入力すると４周期の信号が出力されるこ
とになる。すなわち、この回路装置は４逓倍の周波数逓
倍装置として動作する。
を周波数逓倍装置として用いる場合の回路結線図および
動作特性図である。この回路装置の場合ではドレインＤ
に交流信号が入力され出力VoutはソースＳから抵抗R3を
介して読み出される。既に第３図を用いて説明したよう
に、ドレイン・ソース間電圧（VDS）が2Vthから6Vthま
で遷移すると、ドレイン電流（ID）はハイ（High）→ロ
ー（Low）→ハイ（High）→ロー（Low）→ハイ（High）
の順序で遷移する。従って、第６図（ｂ）に示すように
１周期の信号を入力すると４周期の信号が出力されるこ
とになる。すなわち、この回路装置は４逓倍の周波数逓
倍装置として動作する。
以上は電子のトンネル効果を利用した場合を説明した
が、正孔のトンネル効果を利用することも可能である。
が、正孔のトンネル効果を利用することも可能である。
第７図は本発明半導体装置の他の実施例を示す断面構造
図で、正孔のトンネル効果を利用したものである。本実
施例によれば、本発明の半導体装置は、半絶縁性GaAs基
板21と、この上面に順次積層されるＰ−GaAsチャネル層
22,ノンドープGaAsスペーサ層23,ノンドープAlxGa1-xAs
障壁層24,ノンドープGaAs量子井戸層25,ノンドープAlxG
a1-xAs障壁層24′，ノンドープGaAsスペーサ層23′,P−
GaAsコンタクト層26の各半導体層と、ドレイン，ソース
の各オーミック電極27,27′，ショットキー電極28およ
びチャネル電極29を含んで構成され、電子のトンネル効
果を利用した場合と全て同様に動作する。すなわち、ド
レイン電流に２つの負性抵抗領域が現れ、また、ゲート
電圧によってドレイン電流を制御し得るよう動作する。
図で、正孔のトンネル効果を利用したものである。本実
施例によれば、本発明の半導体装置は、半絶縁性GaAs基
板21と、この上面に順次積層されるＰ−GaAsチャネル層
22,ノンドープGaAsスペーサ層23,ノンドープAlxGa1-xAs
障壁層24,ノンドープGaAs量子井戸層25,ノンドープAlxG
a1-xAs障壁層24′，ノンドープGaAsスペーサ層23′,P−
GaAsコンタクト層26の各半導体層と、ドレイン，ソース
の各オーミック電極27,27′，ショットキー電極28およ
びチャネル電極29を含んで構成され、電子のトンネル効
果を利用した場合と全て同様に動作する。すなわち、ド
レイン電流に２つの負性抵抗領域が現れ、また、ゲート
電圧によってドレイン電流を制御し得るよう動作する。
本実施例の半導体装置はつぎの工程順序で容易に製造し
得る。まず、半絶縁性GaAs基板21上に例えば電子線エピ
タキシー（MEB）法により不純物濃度１×1018cm-3のＰ
型GaAsチャネル層22,ノンドープGaAsスペーサ層23,ノン
ドープAl0.5Ga0.5As障壁層24,ノンドープGaAs量子井戸
層25,ノンドープAl0.5Ga0.5As障壁層24′，ノンドープG
aAsスペーサ層23′および不純物濃度１×1018cm-3のＰ
型GaAsを、それぞれ膜厚100Å,50Å,30Å,50Å,30Å,50
Åおよび200Åに選択して順次成長する。次にソース・
ゲート・ドレイン領域以外の表面のＰ型GaAs層をノンド
ープGaAsスペーサ層23′の表面が露出するまでエッチン
グ除去してＰ型GaAsコンタクト層26を形成し、更に、ト
ランジスタ領域以外の成長層をＰ形チャネル層22の表面
が露出するまでエッチング除去する。最後に通常の方法
で、ソースおよびドレイン領域上にオーミック電極27,2
7′を、また、ゲート領域上にショットキー電極28を形
成すれば第７図に示した半導体装置を得ることができ
る。
得る。まず、半絶縁性GaAs基板21上に例えば電子線エピ
タキシー（MEB）法により不純物濃度１×1018cm-3のＰ
型GaAsチャネル層22,ノンドープGaAsスペーサ層23,ノン
ドープAl0.5Ga0.5As障壁層24,ノンドープGaAs量子井戸
層25,ノンドープAl0.5Ga0.5As障壁層24′，ノンドープG
aAsスペーサ層23′および不純物濃度１×1018cm-3のＰ
型GaAsを、それぞれ膜厚100Å,50Å,30Å,50Å,30Å,50
Åおよび200Åに選択して順次成長する。次にソース・
ゲート・ドレイン領域以外の表面のＰ型GaAs層をノンド
ープGaAsスペーサ層23′の表面が露出するまでエッチン
グ除去してＰ型GaAsコンタクト層26を形成し、更に、ト
ランジスタ領域以外の成長層をＰ形チャネル層22の表面
が露出するまでエッチング除去する。最後に通常の方法
で、ソースおよびドレイン領域上にオーミック電極27,2
7′を、また、ゲート領域上にショットキー電極28を形
成すれば第７図に示した半導体装置を得ることができ
る。
以上はInxGa1-xAs/AlyGa1-yAs系の半導体材料を用いた
場合について説明したが、本発明の実施は勿論これらの
材料系のみに限られるものではなく、他の組合せ材料に
対してもきわめて容易に実施し得るものである。
場合について説明したが、本発明の実施は勿論これらの
材料系のみに限られるものではなく、他の組合せ材料に
対してもきわめて容易に実施し得るものである。
以上詳細に説明したように、本発明によれば、ドレイン
・ソース間電圧とドレイン電流間にきわめて良好な２個
の負性抵抗領域を形成すると共にゲート電圧を変えるこ
とによってドレイン電流を制御できる多機能電界効果ト
ランジスタをきわめて容易に実現することができる。す
なわち、半導体装置に記憶，論理演算，周波数変換など
の諸機能をもたせ得ることができるのみならず、これら
のスイッチング動作を超高速を以って行なわせ得るので
今後の通信・情報技術の分野に実施すれば質的向上に顕
著なる効果を奏することができるので、その寄与すると
ころ極めて大である。
・ソース間電圧とドレイン電流間にきわめて良好な２個
の負性抵抗領域を形成すると共にゲート電圧を変えるこ
とによってドレイン電流を制御できる多機能電界効果ト
ランジスタをきわめて容易に実現することができる。す
なわち、半導体装置に記憶，論理演算，周波数変換など
の諸機能をもたせ得ることができるのみならず、これら
のスイッチング動作を超高速を以って行なわせ得るので
今後の通信・情報技術の分野に実施すれば質的向上に顕
著なる効果を奏することができるので、その寄与すると
ころ極めて大である。
第１図は本発明半導体装置の一実施例を示す断面構造
図、第２図（ａ），（ｂ），（ｃ）は上記実施例のショ
ットキーゲート電極に電圧を印加しない場合の動作特性
図、第３図は上記実施例におけるドレイン電流（ID）対
ソース・ドレイン間電圧（VDS）特性曲線図、第４図は
上記実施例におけるゲート電極（VG）パラメータに対す
るドレイン電流（ID）対ソース・ドレイン間電圧
（VDS）特性曲線図、第５図（ａ）および（ｂ）はそれ
ぞれ本発明半導体装置を記憶装置として用いる場合の回
路結線図および動作特性図、第６図（ａ）および（ｂ）
は本発明半導体装置を周波数逓倍装置として用いる場合
の回路結線図および動作特性図、第７図は本発明の半導
体装置の他の実施例を示す断面構造図、第８図は従来の
多機能素子の断面図である。 11,21……半絶縁性GaAs基板、12……Ｎ−GaAsチャネル
層、13,13′,23,23′……GaAsスペーサ層、14,14′,24,
24′……AlxGa1-xAs量子障壁層、17,17′,27,27′……
オーミック電極、15……InxGa1-xAs量子井戸層、25……
GaAs量子井戸層、16……Ｎ−GaAsコンタクト層、26……
Ｐ−GaAsコンタクト層、22……Ｐ−GaAsチャネル層、1
8,28……ショットキー電極、Ｓ……ソース電極、Ｄ……
ドレイン電極、19,29……チャネル電極。
図、第２図（ａ），（ｂ），（ｃ）は上記実施例のショ
ットキーゲート電極に電圧を印加しない場合の動作特性
図、第３図は上記実施例におけるドレイン電流（ID）対
ソース・ドレイン間電圧（VDS）特性曲線図、第４図は
上記実施例におけるゲート電極（VG）パラメータに対す
るドレイン電流（ID）対ソース・ドレイン間電圧
（VDS）特性曲線図、第５図（ａ）および（ｂ）はそれ
ぞれ本発明半導体装置を記憶装置として用いる場合の回
路結線図および動作特性図、第６図（ａ）および（ｂ）
は本発明半導体装置を周波数逓倍装置として用いる場合
の回路結線図および動作特性図、第７図は本発明の半導
体装置の他の実施例を示す断面構造図、第８図は従来の
多機能素子の断面図である。 11,21……半絶縁性GaAs基板、12……Ｎ−GaAsチャネル
層、13,13′,23,23′……GaAsスペーサ層、14,14′,24,
24′……AlxGa1-xAs量子障壁層、17,17′,27,27′……
オーミック電極、15……InxGa1-xAs量子井戸層、25……
GaAs量子井戸層、16……Ｎ−GaAsコンタクト層、26……
Ｐ−GaAsコンタクト層、22……Ｐ−GaAsチャネル層、1
8,28……ショットキー電極、Ｓ……ソース電極、Ｄ……
ドレイン電極、19,29……チャネル電極。
Claims (2)
- 【請求項１】半導体基板と前記半導体基板上に電子の共
鳴準位を形成し量子井戸として機能する量子井戸層を挟
んで積層される複数個の半導体層とを含んで成り、前記
複数個の半導体層は、前記量子井戸層にそれぞれ電子が
トンネル効果で通過できる膜厚で接して形成され前記量
子井戸層より小さな電子親和度をもつ２つの量子障壁層
と、前記半導体基板と前記量子障壁層の一方との間に形
成され前記量子障壁層より大きな電子親和度をもち電流
チャネル領域として機能するＮ型チャネル層とを含み、
前記Ｎ型チャネル層内を流れるキャリア数が残る他方の
量子障壁層上に設けられるソース，ドレインおよびショ
ットキー電極を介しそれぞれ独立に制御されることを特
徴とする半導体装置。 - 【請求項２】半導体基板と前記半導体基板上に正孔の共
鳴準位を形成し量子井戸として機能する量子井戸層を挟
んで積層される複数個の半導体層とを含んで成り、前記
複数個の半導体層は、前記量子井戸層にそれぞれ正孔が
トンネル効果で通過できる膜厚で接して形成され電子親
和度とバンドギャップとの和が前記量子井戸層より大き
な値をもつ２つの量子障壁層と、前記半導体基板と前記
量子障壁層の一方との間に形成され電子親和度とバンド
ギャップとの和が前記量子障壁層より小さな値をもち電
流チャネル領域として機能するＰ型チャネル層とを含
み、前記Ｐ型チャネル層内を流れるキャリア数が残る他
方の量子障壁層上に設けられるソース，ドレインおよび
ショットキー電極を介しそれぞれ独立に制御されること
を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155769A JPH07120782B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置 |
| US07/209,718 US4907045A (en) | 1987-06-22 | 1988-06-22 | Resonant-tunneling functional device using multiple negative differential resistances |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155769A JPH07120782B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318782A JPS63318782A (ja) | 1988-12-27 |
| JPH07120782B2 true JPH07120782B2 (ja) | 1995-12-20 |
Family
ID=15613006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155769A Expired - Fee Related JPH07120782B2 (ja) | 1987-06-22 | 1987-06-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4907045A (ja) |
| JP (1) | JPH07120782B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093699A (en) * | 1990-03-12 | 1992-03-03 | Texas A & M University System | Gate adjusted resonant tunnel diode device and method of manufacture |
| US5111255A (en) * | 1990-06-05 | 1992-05-05 | At&T Bell Laboratories | Buried channel heterojunction field effect transistor |
| US5128894A (en) * | 1990-09-28 | 1992-07-07 | University Of Maryland | Multi-value memory cell using resonant tunnelling diodes |
| US5206527A (en) * | 1990-11-09 | 1993-04-27 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| JP2722885B2 (ja) * | 1991-09-05 | 1998-03-09 | 三菱電機株式会社 | 電界効果トランジスタ |
| US5237596A (en) * | 1991-10-08 | 1993-08-17 | University Of Maryland | Stepping counter using resonant tunneling diodes |
| US5241190A (en) * | 1991-10-17 | 1993-08-31 | At&T Bell Laboratories | Apparatus for contacting closely spaced quantum wells and resulting devices |
| US5489785A (en) * | 1994-03-11 | 1996-02-06 | Motorola | Band-to-band resonant tunneling transistor |
| SE516904C2 (sv) * | 1996-10-21 | 2002-03-19 | Ericsson Telefon Ab L M | Anordning och förfarande för frekvensomvandling |
| US6594193B2 (en) * | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US7531849B2 (en) * | 2005-01-25 | 2009-05-12 | Moxtronics, Inc. | High performance FET devices |
| US9337255B1 (en) * | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
| US10958216B2 (en) | 2019-08-22 | 2021-03-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and operation method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6251268A (ja) * | 1985-08-30 | 1987-03-05 | Hitachi Ltd | 半導体装置 |
| JPH0821708B2 (ja) * | 1985-11-14 | 1996-03-04 | 株式会社豊田中央研究所 | 半導体素子 |
| US4721983A (en) * | 1986-01-31 | 1988-01-26 | Texas Instruments Incorporated | Three terminal tunneling device |
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
-
1987
- 1987-06-22 JP JP62155769A patent/JPH07120782B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-22 US US07/209,718 patent/US4907045A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4907045A (en) | 1990-03-06 |
| JPS63318782A (ja) | 1988-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |