JP3188932B2 - 半導体装置およびその利用方法 - Google Patents
半導体装置およびその利用方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、高速で多機能な動作を
行う半導体装置およびその利用方法に関するものであ
る。
行う半導体装置およびその利用方法に関するものであ
る。
【０００２】
【従来の技術】図１８は、従来のこの種の半導体装置と
して負性抵抗素子の構造を説明する図であり、図１８
（ａ）は共鳴トンネルダイオードと呼ばれるＧａＡｓと
ＡｌＧａＡｓとを用いた負性抵抗素子の断面図，図１８
（ｂ）はその伝導帯を示す図である。図１８（ａ）にお
いて、１はｎ+ −ＧａＡｓ基板、２はｎ−ＧａＡｓエミ
ッタ層、３はｉ−ＡｌＧａＡｓバリア層、４はｉ−Ｇａ
Ａｓ井戸層、５はｉ−ＡｌＧａＡｓバリア層、６はｎ−
ＧａＡｓコレクタ層である。
して負性抵抗素子の構造を説明する図であり、図１８
（ａ）は共鳴トンネルダイオードと呼ばれるＧａＡｓと
ＡｌＧａＡｓとを用いた負性抵抗素子の断面図，図１８
（ｂ）はその伝導帯を示す図である。図１８（ａ）にお
いて、１はｎ+ −ＧａＡｓ基板、２はｎ−ＧａＡｓエミ
ッタ層、３はｉ−ＡｌＧａＡｓバリア層、４はｉ−Ｇａ
Ａｓ井戸層、５はｉ−ＡｌＧａＡｓバリア層、６はｎ−
ＧａＡｓコレクタ層である。
【０００３】このような構成において、２つのＡｌＧａ
Ａｓ層３，５は、バリア層として働き、中間のＧａＡｓ
量子井戸層４に図１８（ｂ）に示すように量子準位を形
成する。この構造において、ｎ−ＧａＡｓコレクタ層６
に印加する電圧を変えると、それに応じてｉ−ＧａＡｓ
井戸層４中の量子準位が変化し、ｎ−ＧａＡｓエミッタ
層２側のフェルミ準位と量子準位とが一致したとき、大
きな電流が流れる。したがって電流−電圧特性には図１
９に示すような微分負性抵抗が現れることとなる。この
微分負性抵抗を利用してマイクロ波からミリ波に達する
超高周波発振やトランジスタと組み合わせた機能論理素
子等が提案されている。
Ａｓ層３，５は、バリア層として働き、中間のＧａＡｓ
量子井戸層４に図１８（ｂ）に示すように量子準位を形
成する。この構造において、ｎ−ＧａＡｓコレクタ層６
に印加する電圧を変えると、それに応じてｉ−ＧａＡｓ
井戸層４中の量子準位が変化し、ｎ−ＧａＡｓエミッタ
層２側のフェルミ準位と量子準位とが一致したとき、大
きな電流が流れる。したがって電流−電圧特性には図１
９に示すような微分負性抵抗が現れることとなる。この
微分負性抵抗を利用してマイクロ波からミリ波に達する
超高周波発振やトランジスタと組み合わせた機能論理素
子等が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うに共鳴トンネルを用いた負性抵抗素子が多く研究され
ているが、その多くは、２端子素子であり、その論理素
子への応用には困難があった。また、トランジスタと組
み合わせた例でも入力は基本的に１つであり、多入力が
基本条件である。セルオートマトンやニューラルネット
への応用は難しかった。さらにこれらの素子は、ファン
アウトが増えると、素子の動作スピードが遅くなるた
め、多出力の点でも問題があった。
うに共鳴トンネルを用いた負性抵抗素子が多く研究され
ているが、その多くは、２端子素子であり、その論理素
子への応用には困難があった。また、トランジスタと組
み合わせた例でも入力は基本的に１つであり、多入力が
基本条件である。セルオートマトンやニューラルネット
への応用は難しかった。さらにこれらの素子は、ファン
アウトが増えると、素子の動作スピードが遅くなるた
め、多出力の点でも問題があった。
【０００５】したがって本発明は、前述した従来の問題
を解決するためになされたものであり、その目的は、高
周波動作が可能でかつ多入力，多出力を可能とした半導
体装置およびその利用方法を提供することにある。
を解決するためになされたものであり、その目的は、高
周波動作が可能でかつ多入力，多出力を可能とした半導
体装置およびその利用方法を提供することにある。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明による半導体装置は、Ｎ型微分負性抵抗
特性を有する負性抵抗素子を第１の電極と第２の電極と
の間に２個直列に接続し、前記２個直列接続された負性
抵抗素子の接続点を出力端子とし、前記負性抵抗素子の
少なくとも一つは負性抵抗特性を電圧が印加されること
により変化させる制御電極を有し、前記制御電極を入力
端子とし、前記第１の電極および第２の電極を周期性の
駆動電圧が供給される駆動電圧端子としたものである。
本発明による半導体装置の利用方法は、この半導体装置
を複数利用し、半導体装置の駆動電圧として０Ｖから負
性抵抗特性を示す電圧の２倍より大きい電圧まで周期的
に変化する電圧を用い、第１の半導体装置の出力を第２
の半導体装置の入力に接続し、第２の半導体装置の駆動
電圧端子には第１の半導体装置の駆動電圧端子に印加す
る駆動電圧より位相の遅れた駆動電圧を印加するように
したものである。
るために本発明による半導体装置は、Ｎ型微分負性抵抗
特性を有する負性抵抗素子を第１の電極と第２の電極と
の間に２個直列に接続し、前記２個直列接続された負性
抵抗素子の接続点を出力端子とし、前記負性抵抗素子の
少なくとも一つは負性抵抗特性を電圧が印加されること
により変化させる制御電極を有し、前記制御電極を入力
端子とし、前記第１の電極および第２の電極を周期性の
駆動電圧が供給される駆動電圧端子としたものである。
本発明による半導体装置の利用方法は、この半導体装置
を複数利用し、半導体装置の駆動電圧として０Ｖから負
性抵抗特性を示す電圧の２倍より大きい電圧まで周期的
に変化する電圧を用い、第１の半導体装置の出力を第２
の半導体装置の入力に接続し、第２の半導体装置の駆動
電圧端子には第１の半導体装置の駆動電圧端子に印加す
る駆動電圧より位相の遅れた駆動電圧を印加するように
したものである。
【０００７】
【作用】本発明においては、少なくとも一方に制御電極
を有する微分負性抵抗素子を２個直列に接続しているの
で、入力信号による電流変化が極めて小さくてもスイッ
チングが可能となる。また、多数の入力端子が接続で
き、かつファンアウトを大きくしても、動作スピードが
制限されない。
を有する微分負性抵抗素子を２個直列に接続しているの
で、入力信号による電流変化が極めて小さくてもスイッ
チングが可能となる。また、多数の入力端子が接続で
き、かつファンアウトを大きくしても、動作スピードが
制限されない。
【０００８】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明による半導体装置の第１の実
施例による構成を示す断面図である。同図において、１
１は半絶縁性ＧａＡｓ基板、１２ａ，１２ｂは２×１０
18ｃｍ-3のＳｉをドープした厚さ６０００Åのｎ+ −Ｇ
ａＡｓバッファー層、１３ａ，１３ｂは例えば５×１０
17ｃｍ-3のＳｉをドープしたｎ−ＧａＡｓの厚さ５００
Åからなるエミッタ層、１４ａ，１４ｂは例えば厚さ５
０ÅのアンドープＡｌＡｓからなる第１のバリア層、１
５ａ，１５ｂは例えば厚さ５０ÅのアンドープＧａＡｓ
からなる井戸層、１６ａ，１６ｂは同様に例えば厚さ５
０ÅのアンドープＡｌＡｓからなる第２のバリア層、１
７ａ，１７ｂは例えば５×１０17ｃｍ-3のＳｉをドープ
したｎ−ＧａＡｓの厚さ５００Åからなるコレクタ層、
１８ａ，１８ｂは２×１０18ｃｍ-3のＳｉをドープした
厚さ３０００Åのｎ+ −ＧａＡｓコレクタコンタクト層
である。結晶成長は、例えば分子線エピタキシー法で行
い、成長後、メサエッチングを行い、図のような共鳴ト
ンネルダイオードを形成する。１９ａ，１９ｂはコレク
タ電極、２０ａ，２０ｂはエミッタ電極で例えばＡｕＧ
ｅ／Ｎｉの蒸着および合金化によって形成する。２１
ａ，２１ｂは例えばＳｉＯ2 よりなる絶縁体層、２２
ａ，２２ｂは例えばＴｉ／Ａｕよりなる制御電極であ
り、これらの制御電極２２ａ，２２ｂは、各エミッタ層
からコレクタ層までの各側面に接触してショットキー接
合を形成している。なお、制御電極は１つだけでなく、
複数個設けることができる。また、ダイオードとの接触
部の大きさは各々の電極で変えることも可能である。こ
のような負性抵抗素子２つを図に示すように直列に接続
し、出力端子を２３とする。
説明する。図１は、本発明による半導体装置の第１の実
施例による構成を示す断面図である。同図において、１
１は半絶縁性ＧａＡｓ基板、１２ａ，１２ｂは２×１０
18ｃｍ-3のＳｉをドープした厚さ６０００Åのｎ+ −Ｇ
ａＡｓバッファー層、１３ａ，１３ｂは例えば５×１０
17ｃｍ-3のＳｉをドープしたｎ−ＧａＡｓの厚さ５００
Åからなるエミッタ層、１４ａ，１４ｂは例えば厚さ５
０ÅのアンドープＡｌＡｓからなる第１のバリア層、１
５ａ，１５ｂは例えば厚さ５０ÅのアンドープＧａＡｓ
からなる井戸層、１６ａ，１６ｂは同様に例えば厚さ５
０ÅのアンドープＡｌＡｓからなる第２のバリア層、１
７ａ，１７ｂは例えば５×１０17ｃｍ-3のＳｉをドープ
したｎ−ＧａＡｓの厚さ５００Åからなるコレクタ層、
１８ａ，１８ｂは２×１０18ｃｍ-3のＳｉをドープした
厚さ３０００Åのｎ+ −ＧａＡｓコレクタコンタクト層
である。結晶成長は、例えば分子線エピタキシー法で行
い、成長後、メサエッチングを行い、図のような共鳴ト
ンネルダイオードを形成する。１９ａ，１９ｂはコレク
タ電極、２０ａ，２０ｂはエミッタ電極で例えばＡｕＧ
ｅ／Ｎｉの蒸着および合金化によって形成する。２１
ａ，２１ｂは例えばＳｉＯ2 よりなる絶縁体層、２２
ａ，２２ｂは例えばＴｉ／Ａｕよりなる制御電極であ
り、これらの制御電極２２ａ，２２ｂは、各エミッタ層
からコレクタ層までの各側面に接触してショットキー接
合を形成している。なお、制御電極は１つだけでなく、
複数個設けることができる。また、ダイオードとの接触
部の大きさは各々の電極で変えることも可能である。こ
のような負性抵抗素子２つを図に示すように直列に接続
し、出力端子を２３とする。
【０００９】次にこのように構成される半導体素子の動
作について図２，図３を用いて説明する。まず、１つの
負性抵抗素子単体の電流−電圧特性を図２に示す。２つ
の負性抵抗素子を直列に接続した場合の系の安定点は、
電源電圧Ｖexに応じて図３のように変化する。まず、電
源電圧Ｖexがピーク電圧ＶP の２倍より小さいときは、
点Ｓが安定点であり、出力電圧はＶex／２である。電源
電圧Ｖexを大きくして２ＶP を超えると、図３（ｂ）に
示すように系の安定点は点Ｓ1と点Ｓ2との２点になり、
出力電圧は安定点に応じて電圧ＶBか電圧ＶCとなる。こ
こで点Ｓ1と点Ｓ2とのどちらの安定点に落ち着くかは、
２つの負性抵抗素子の特性の微妙な違いによる。
作について図２，図３を用いて説明する。まず、１つの
負性抵抗素子単体の電流−電圧特性を図２に示す。２つ
の負性抵抗素子を直列に接続した場合の系の安定点は、
電源電圧Ｖexに応じて図３のように変化する。まず、電
源電圧Ｖexがピーク電圧ＶP の２倍より小さいときは、
点Ｓが安定点であり、出力電圧はＶex／２である。電源
電圧Ｖexを大きくして２ＶP を超えると、図３（ｂ）に
示すように系の安定点は点Ｓ1と点Ｓ2との２点になり、
出力電圧は安定点に応じて電圧ＶBか電圧ＶCとなる。こ
こで点Ｓ1と点Ｓ2とのどちらの安定点に落ち着くかは、
２つの負性抵抗素子の特性の微妙な違いによる。
【００１０】さて、この微妙な特性の変化を入力端子へ
印加する電圧によって生じさせることがででる。つまり
制御電極２２ａ，２２ｂに正の電圧を印加すると、ＭＥ
ＳＦＥＴと同様に空乏層が縮み、素子面積が実効的に大
きくなり、電流も増加することになる。この結果、電流
量が相対的に小さい素子に大きな電圧がかかる方がエネ
ルギー的に安定になる。したがって出力電圧を決めるこ
とができる。負の電圧の時はこの反対である。ここで注
意すべきことは、電流の変化は極めて小さくて良いとい
うことである。２つの負性抵抗素子が完全に等価である
とすれば、０．００１％程度の小さな電流変化でも室温
の熱エネルギーに打ち勝って安定にスイッチングするこ
とが可能である。したがって実際には負性抵抗素子のば
らつきがスイッチングに要する最小の電流の変化を決め
ることになる。いずれにせよ電流の変化は極めて小さい
ので、制御電極２２ａ，２２ｂによる相互コンダクタン
スは小さくて良く、入力容量も極めて小さくできる。し
たがってファンアウトが増えても出力側の容量はほとん
ど増えず、動作スピードの劣化は起こらない。
印加する電圧によって生じさせることがででる。つまり
制御電極２２ａ，２２ｂに正の電圧を印加すると、ＭＥ
ＳＦＥＴと同様に空乏層が縮み、素子面積が実効的に大
きくなり、電流も増加することになる。この結果、電流
量が相対的に小さい素子に大きな電圧がかかる方がエネ
ルギー的に安定になる。したがって出力電圧を決めるこ
とができる。負の電圧の時はこの反対である。ここで注
意すべきことは、電流の変化は極めて小さくて良いとい
うことである。２つの負性抵抗素子が完全に等価である
とすれば、０．００１％程度の小さな電流変化でも室温
の熱エネルギーに打ち勝って安定にスイッチングするこ
とが可能である。したがって実際には負性抵抗素子のば
らつきがスイッチングに要する最小の電流の変化を決め
ることになる。いずれにせよ電流の変化は極めて小さい
ので、制御電極２２ａ，２２ｂによる相互コンダクタン
スは小さくて良く、入力容量も極めて小さくできる。し
たがってファンアウトが増えても出力側の容量はほとん
ど増えず、動作スピードの劣化は起こらない。
【００１１】入力用の制御電極２２ａ，２２ｂは、多数
設置できる。この場合、全ての入力端子によるトータル
の電流変化が結果を決めることになり、一種の正負を含
んだ多数決回路になる。入力電極の大きさに差を付けれ
ば、重みも可能である。
設置できる。この場合、全ての入力端子によるトータル
の電流変化が結果を決めることになり、一種の正負を含
んだ多数決回路になる。入力電極の大きさに差を付けれ
ば、重みも可能である。
【００１２】さて、この負性抵抗素子を用いて論理回路
を組むためには、電源電圧Ｖexとして０Ｖから２ＶP よ
り大きい電圧の間で周期的に変化する駆動電圧を用い
る。ここである負性抵抗素子の出力を次の負性抵抗素子
の入力として使用するためには、前の負性抵抗素子の出
力が決まっている必要があるため、駆動電圧の位相を遅
らせる必要がある。例えば図４（ａ）に示すような回路
では、それぞれの段に属す負性抵抗素子に図４（ｂ）に
示すような３相の駆動電圧を与えてやれば良い。
を組むためには、電源電圧Ｖexとして０Ｖから２ＶP よ
り大きい電圧の間で周期的に変化する駆動電圧を用い
る。ここである負性抵抗素子の出力を次の負性抵抗素子
の入力として使用するためには、前の負性抵抗素子の出
力が決まっている必要があるため、駆動電圧の位相を遅
らせる必要がある。例えば図４（ａ）に示すような回路
では、それぞれの段に属す負性抵抗素子に図４（ｂ）に
示すような３相の駆動電圧を与えてやれば良い。
【００１３】図５は、本発明の第２の実施例を示す断面
図である。この実施例は、第１の実施例とは２つの負性
抵抗素子の接続構造が異なっている。
図である。この実施例は、第１の実施例とは２つの負性
抵抗素子の接続構造が異なっている。
【００１４】図６は、本発明の第３の実施例を示す断面
図である。この負性抵抗素子は第１の実施例で示した２
つの負性抵抗素子を縦方向に積み上げた構造であり、結
晶成長により、容易に形成できる。
図である。この負性抵抗素子は第１の実施例で示した２
つの負性抵抗素子を縦方向に積み上げた構造であり、結
晶成長により、容易に形成できる。
【００１５】図７は、本発明の第４の実施例を示す断面
図である。この素子は第１の実施例で示した負性抵抗素
子に対する制御電極２２ａを絶縁体膜あるいは例えばＡ
ｌＧａＡｓ等のゲートバリア層２５を介して接続したも
のである。
図である。この素子は第１の実施例で示した負性抵抗素
子に対する制御電極２２ａを絶縁体膜あるいは例えばＡ
ｌＧａＡｓ等のゲートバリア層２５を介して接続したも
のである。
【００１６】なお、前述した実施例では、ＡｌＧａＡｓ
／ＧａＡｓ系を用いた場合について説明したが、本発明
はこれに限定されるものではなく、ＩｎＧａＡｓやＩｎ
Ｐ等の材料に変えても良い。特に井戸層の材料を変える
ことによって負性抵抗の生じる電圧を低くすれば、低消
費電力化に有効である。
／ＧａＡｓ系を用いた場合について説明したが、本発明
はこれに限定されるものではなく、ＩｎＧａＡｓやＩｎ
Ｐ等の材料に変えても良い。特に井戸層の材料を変える
ことによって負性抵抗の生じる電圧を低くすれば、低消
費電力化に有効である。
【００１７】また、前述した実施例では、電子をキャリ
アとして用いるだけでなく、ドーピングをｐ型にしてホ
ールをキャリアとして用いても良い。
アとして用いるだけでなく、ドーピングをｐ型にしてホ
ールをキャリアとして用いても良い。
【００１８】さらに前述した実施例では、共鳴トンネル
ダイオードを用いた場合について説明したが、本発明は
これに限定されるものではなく、ｐｎ接合トンネルダイ
オードやＩｎＡｓ／ＡｌＧａＳｂ／ＩｎＡｓを用いたシ
ングルバリア形の負性抵抗素子でも実現できる。
ダイオードを用いた場合について説明したが、本発明は
これに限定されるものではなく、ｐｎ接合トンネルダイ
オードやＩｎＡｓ／ＡｌＧａＳｂ／ＩｎＡｓを用いたシ
ングルバリア形の負性抵抗素子でも実現できる。
【００１９】図８は、本発明による半導体装置を用いて
形成した半導体論理回路の構成を示し、特に論理ゲート
（インバータ）の例を示したものである。同図において
は、図１で説明した２個のＮ型の負性抵抗素子を、一方
を負荷素子８０とし、他方をドライバ素子９０として直
列に接続し、それを駆動するために振動電圧を印加する
点である。ここで入力端子Ｉは図１の制御端子２２ａに
対応し、出力端子Ｏは図１の出力端子２３に対応してい
る。また、ドライバ素子９０は図１における参照番号の
添え字「ａ］が付されている部分に対応し、負荷素子８
０は参照番号［ｂ］が付されている部分に対応してい
る。
形成した半導体論理回路の構成を示し、特に論理ゲート
（インバータ）の例を示したものである。同図において
は、図１で説明した２個のＮ型の負性抵抗素子を、一方
を負荷素子８０とし、他方をドライバ素子９０として直
列に接続し、それを駆動するために振動電圧を印加する
点である。ここで入力端子Ｉは図１の制御端子２２ａに
対応し、出力端子Ｏは図１の出力端子２３に対応してい
る。また、ドライバ素子９０は図１における参照番号の
添え字「ａ］が付されている部分に対応し、負荷素子８
０は参照番号［ｂ］が付されている部分に対応してい
る。
【００２０】図９〜図１１は、この半導体論理回路にお
ける負荷曲線およびそれに対応する回路のポテンシャル
エネルギーを示す。ここで実線は、負荷素子８０および
ドライバ素子９０が等価な場合を、点線は、ドライバ素
子９０に正の入力電圧を加えたときをそれぞれ示してい
る。駆動電圧Ｖbiasがピーク電圧ＶP の２倍より小さい
ときには安定点Ｓが一つであり、回路は単安定である。
この状態は、図９に示される。
ける負荷曲線およびそれに対応する回路のポテンシャル
エネルギーを示す。ここで実線は、負荷素子８０および
ドライバ素子９０が等価な場合を、点線は、ドライバ素
子９０に正の入力電圧を加えたときをそれぞれ示してい
る。駆動電圧Ｖbiasがピーク電圧ＶP の２倍より小さい
ときには安定点Ｓが一つであり、回路は単安定である。
この状態は、図９に示される。
【００２１】駆動電圧Ｖbiasがピーク電圧ＶP の２倍と
等しいときは、図１０に示されるように電流のピーク付
近に動作点が移動し、この状態は実用上使用するのが困
難である。また、駆動電圧Ｖbiasがピーク電圧ＶP の２
倍を超えて大きくなると、図１１に示されるように回路
の安定点は、２つの安定点Ｓ1，Ｓ2に分裂し、回路のポ
テンシャルエネルギーは、２つの谷を持つようになる。
このとき、２つの共鳴トンネルトランジスタのピーク電
流に差をつけることによってどちらかの安定点に回路が
落ち着くかを選ぶことができる。
等しいときは、図１０に示されるように電流のピーク付
近に動作点が移動し、この状態は実用上使用するのが困
難である。また、駆動電圧Ｖbiasがピーク電圧ＶP の２
倍を超えて大きくなると、図１１に示されるように回路
の安定点は、２つの安定点Ｓ1，Ｓ2に分裂し、回路のポ
テンシャルエネルギーは、２つの谷を持つようになる。
このとき、２つの共鳴トンネルトランジスタのピーク電
流に差をつけることによってどちらかの安定点に回路が
落ち着くかを選ぶことができる。
【００２２】例えば点線で示したようにドライバ素子９
０に正の入力電圧を与えれば、ピーク電流は増大し、回
路は安定点Ｓ1 に落ち着くことになる。この場合、回路
の安定点を選ぶために必要なピーク電流変化は、極めて
小さくて良い。そのため、相互コンダクタンスも極めて
小さくて良く、これと比例関係にある入力容量も小さく
できる。
０に正の入力電圧を与えれば、ピーク電流は増大し、回
路は安定点Ｓ1 に落ち着くことになる。この場合、回路
の安定点を選ぶために必要なピーク電流変化は、極めて
小さくて良い。そのため、相互コンダクタンスも極めて
小さくて良く、これと比例関係にある入力容量も小さく
できる。
【００２３】従来の論理ゲートと異なり、本発明に係わ
る論理ゲートでは、次段を駆動する電流は、駆動電圧に
よって供給されるため、駆動能力はこの相互コンダクタ
ンスとは無関係である。したがってファンアウトを多く
とっても動作速度が落ちない。つまり、この論理ゲート
のスイッチング時間は、入力容量が十分小さくできるた
め、ファンアウトに係わりなく、共鳴トンネルダイオー
ド自身の応答速度によって決まることになる。共鳴トン
ネルダイオードは、非常に高速の動作が予測実証されつ
つあり、これは従来技術による論理ゲートに対する本発
明の大きな特徴である。
る論理ゲートでは、次段を駆動する電流は、駆動電圧に
よって供給されるため、駆動能力はこの相互コンダクタ
ンスとは無関係である。したがってファンアウトを多く
とっても動作速度が落ちない。つまり、この論理ゲート
のスイッチング時間は、入力容量が十分小さくできるた
め、ファンアウトに係わりなく、共鳴トンネルダイオー
ド自身の応答速度によって決まることになる。共鳴トン
ネルダイオードは、非常に高速の動作が予測実証されつ
つあり、これは従来技術による論理ゲートに対する本発
明の大きな特徴である。
【００２４】この回路を論理ゲートとして動作させるた
めには、駆動電圧として２ＶP の上下で振動する周期電
圧を用いる。また、第１の論理ゲートの出力を第２の論
理ゲートの入力として利用するためには、第２の論理ゲ
ートの駆動電圧は、第１の論理ゲートの駆動電圧より位
相か遅れている必要がある。例えば図１２（ａ）に示す
ようにインバータを駆動電圧発生回路１００に多段に接
続した回路では、それぞれの段に図１２（ｂ）に示すよ
うな３相の駆動電圧を与えてやれば良い。さらに論理ゲ
ートを接続するには、次段にまた駆動電圧Ａを加え、以
下繰り返せば良い。
めには、駆動電圧として２ＶP の上下で振動する周期電
圧を用いる。また、第１の論理ゲートの出力を第２の論
理ゲートの入力として利用するためには、第２の論理ゲ
ートの駆動電圧は、第１の論理ゲートの駆動電圧より位
相か遅れている必要がある。例えば図１２（ａ）に示す
ようにインバータを駆動電圧発生回路１００に多段に接
続した回路では、それぞれの段に図１２（ｂ）に示すよ
うな３相の駆動電圧を与えてやれば良い。さらに論理ゲ
ートを接続するには、次段にまた駆動電圧Ａを加え、以
下繰り返せば良い。
【００２５】また、入力用の電極は、多数配置すること
ができる。例えば図１３は、第１のゲートＩ1と第２の
ゲートＩ2とを持つ２入力のドライバ素子９１を、図１
４はそれぞれ重み付けの異なる４つの入力ゲートＩ1，
Ｉ2，Ｉ3，Ｉ4を設けた場合である。このときの重み付
けの割合は、例えばゲート電極あるいは制御電極２２ａ
の電極面積の大きさを変えることによって行われる。こ
の場合、すべての入力によるトータルのピーク電流変化
が出力を決めることになり、正負を含んだ重み付き閾値
回路になる。
ができる。例えば図１３は、第１のゲートＩ1と第２の
ゲートＩ2とを持つ２入力のドライバ素子９１を、図１
４はそれぞれ重み付けの異なる４つの入力ゲートＩ1，
Ｉ2，Ｉ3，Ｉ4を設けた場合である。このときの重み付
けの割合は、例えばゲート電極あるいは制御電極２２ａ
の電極面積の大きさを変えることによって行われる。こ
の場合、すべての入力によるトータルのピーク電流変化
が出力を決めることになり、正負を含んだ重み付き閾値
回路になる。
【００２６】また、本発明に係わる半導体論理回路は、
接地側の素子をドライバ素子９０として用いたが、図１
５に示されるようにドライバ素子９０と負荷素子８０と
を入れ換えた構成でも良く、また、図１６に示されるよ
うに両方の素子８０，９０に入力を与えることも可能で
ある。ここで２つの素子８０，９０のピーク電圧ＶPが
異なるとき（例えばＶP1，ＶP2）は、この２ＶP をＶP1
＋ＶP2と置き換えれば良い。
接地側の素子をドライバ素子９０として用いたが、図１
５に示されるようにドライバ素子９０と負荷素子８０と
を入れ換えた構成でも良く、また、図１６に示されるよ
うに両方の素子８０，９０に入力を与えることも可能で
ある。ここで２つの素子８０，９０のピーク電圧ＶPが
異なるとき（例えばＶP1，ＶP2）は、この２ＶP をＶP1
＋ＶP2と置き換えれば良い。
【００２７】このような半導体論理回路によれば、ファ
ンアウトに関係なく、高速動作が可能な半導体論理回路
装置を提供することができる。
ンアウトに関係なく、高速動作が可能な半導体論理回路
装置を提供することができる。
【００２８】図１７は、図１４で説明したそれぞれ重み
付けの異なる４つの入力ゲートＩ1，Ｉ2，Ｉ3，Ｉ4を設
けた場合の重み付けを行った４個の制御電極２２ａ1，
２２ａ2，２２ａ3，２２ａ4 の構造を示しており、各制
御電極から引き出されたリード線Ｌには、それぞれ電極
の重み付けの割合が示してあり、この割合は、電極面積
の大きさ（共鳴トンネルダイオードとの接合部の長さ）
に対応させて決められている。この構造は、図１を発展
させた形で表現されており、図１に示されるドライバ素
子９０の対向する両側に各電極が設けられる構造となっ
ている。また、図１３に示されるそれぞれ重み付けされ
た２つの入力ゲートＩ1，Ｉ2についても同様に図１に示
されるドライバ素子９０の対向する両側に各制御電極が
設けられる電極構造となっている。
付けの異なる４つの入力ゲートＩ1，Ｉ2，Ｉ3，Ｉ4を設
けた場合の重み付けを行った４個の制御電極２２ａ1，
２２ａ2，２２ａ3，２２ａ4 の構造を示しており、各制
御電極から引き出されたリード線Ｌには、それぞれ電極
の重み付けの割合が示してあり、この割合は、電極面積
の大きさ（共鳴トンネルダイオードとの接合部の長さ）
に対応させて決められている。この構造は、図１を発展
させた形で表現されており、図１に示されるドライバ素
子９０の対向する両側に各電極が設けられる構造となっ
ている。また、図１３に示されるそれぞれ重み付けされ
た２つの入力ゲートＩ1，Ｉ2についても同様に図１に示
されるドライバ素子９０の対向する両側に各制御電極が
設けられる電極構造となっている。
【００２９】なお、前述した実施例では、２個の負性抵
抗素子の直列体を駆動する駆動電圧は、図４あるいは図
１２に示したような矩形パルスに限定されず、正弦波あ
るいは三角波であっても良く、要は振動する波形あるい
は周期性のある波形であれば良い。
抗素子の直列体を駆動する駆動電圧は、図４あるいは図
１２に示したような矩形パルスに限定されず、正弦波あ
るいは三角波であっても良く、要は振動する波形あるい
は周期性のある波形であれば良い。
【００３０】
【発明の効果】以上、説明したように本発明の第１の発
明によれば、入力信号が極めて小さくてもスイッチング
が可能であり、出力振幅が変わらない。また、第２の発
明によれば、極めて高速な動作が可能となる。さらに第
３の発明によれば、次段を駆動するために必要な信号が
極めて小さくても良いので、多くの素子を次段に接続す
ることが可能でかつ動作スピードがほとんど遅くならな
い。また、第４，第５の発明によれば、多数の入力端子
が接続可能で多くの機能が実現できる等の極めて優れた
効果が得られる。
明によれば、入力信号が極めて小さくてもスイッチング
が可能であり、出力振幅が変わらない。また、第２の発
明によれば、極めて高速な動作が可能となる。さらに第
３の発明によれば、次段を駆動するために必要な信号が
極めて小さくても良いので、多くの素子を次段に接続す
ることが可能でかつ動作スピードがほとんど遅くならな
い。また、第４，第５の発明によれば、多数の入力端子
が接続可能で多くの機能が実現できる等の極めて優れた
効果が得られる。
【図１】本発明による半導体装置の第１の実施例を示す
断面図である。
断面図である。
【図２】本発明による半導体装置を構成する１つの負性
抵抗素子の電流−電圧特性を示す図である。
抵抗素子の電流−電圧特性を示す図である。
【図３】本発明による半導体装置のスイッチング特性を
示す図である。
示す図である。
【図４】本発明による半導体装置よりなる論理回路を駆
動するためのクロック信号を示す図である。
動するためのクロック信号を示す図である。
【図５】本発明による半導体装置の第２の実施例を示す
断面図である。
断面図である。
【図６】本発明による半導体装置の第３の実施例を示す
断面図である。
断面図である。
【図７】本発明による半導体装置の第３の実施例を示す
断面図である。
断面図である。
【図８】本発明による半導体装置を用いた半導体論理回
路の基本構成を示す図である。
路の基本構成を示す図である。
【図９】図８の動作を説明するための負荷特性およびポ
テンシャルエネルギー特性を示す図である。
テンシャルエネルギー特性を示す図である。
【図１０】図８の動作を説明するための負荷特性および
ポテンシャルエネルギー特性を示す図である。
ポテンシャルエネルギー特性を示す図である。
【図１１】図８の動作を説明するための負荷特性および
ポテンシャルエネルギー特性を示す図である。
ポテンシャルエネルギー特性を示す図である。
【図１２】図８に示す基本構成を多段に接続した構成お
よび各段を駆動する信号波形を示す図である。
よび各段を駆動する信号波形を示す図である。
【図１３】本発明による半導体装置を用いた半導体論理
回路の変形例を示す図である。
回路の変形例を示す図である。
【図１４】本発明による半導体装置を用いた半導体論理
回路の変形例を示す図である。
回路の変形例を示す図である。
【図１５】本発明による半導体装置を用いた半導体論理
回路の変形例を示す図である。
回路の変形例を示す図である。
【図１６】本発明による半導体装置を用いた半導体論理
回路の変形例を示す図である。
回路の変形例を示す図である。
【図１７】本発明による半導体装置の制御電極に重み付
けを行った電極構造を示す斜視図である。
けを行った電極構造を示す斜視図である。
【図１８】従来の半導体装置の構成を示す断面図であ
る。
る。
【図１９】従来の半導体装置の電流−電圧特性を示す図
である。
である。
１１ 半絶縁性ＧａＡｓ基板 １２ａ，１２ｂ ｎ+−ＧａＡｓバッファー層 １３ａ，１３ｂ ｎ−ＧａＡｓエミッタ層 １４ａ，１４ｂ ｉ−ＡｌＡｓバリア層 １５ａ，１５ｂ ｉ−ＧａＡｓ井戸層 １６ａ，１６ｂ ｉ−ＡｌＡｓバリア層 １７ａ，１７ｂ ｎ−ＧａＡｓコレクタ層 １８ａ，１８ｂ ｎ+−ＧａＡｓコレクタコンタク
ト層 １９ａ，１９ｂ コレクタ電極 ２０ａ，２０ｂ エミッタ電極 ２１ａ，２１ｂ ＳｉＯ2絶縁体層 ２２ａ，２２ｂ Ｔｉ／Ａｕ制御電極 ２３ 出力端子 ２４ ｎ+−ＧａＡｓエミッタコンタク
ト層 ２５ ＡｌＧａＡｓゲートバリア層 ８０，８１ 負荷素子 ９０，９１，９２ ドライバ素子 １００ 駆動電圧発生回路
ト層 １９ａ，１９ｂ コレクタ電極 ２０ａ，２０ｂ エミッタ電極 ２１ａ，２１ｂ ＳｉＯ2絶縁体層 ２２ａ，２２ｂ Ｔｉ／Ａｕ制御電極 ２３ 出力端子 ２４ ｎ+−ＧａＡｓエミッタコンタク
ト層 ２５ ＡｌＧａＡｓゲートバリア層 ８０，８１ 負荷素子 ９０，９１，９２ ドライバ素子 １００ 駆動電圧発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/68 H01L 29/205 H01L 29/88
Claims (5)
- 【請求項１】 Ｎ型微分負性抵抗特性を有する負性抵抗
素子を第１の電極と第２の電極との間に２個直列に接続
し、前記２個直列接続された負性抵抗素子の接続点を出
力端子とし、前記負性抵抗素子の少なくとも一つは負性
抵抗特性を電圧が印加されることにより変化させる制御
電極を有し、前記制御電極を入力端子とし、前記第１の
電極および第２の電極を周期性の駆動電圧が供給される
駆動電圧端子としたことを特徴とする半導体装置。 - 【請求項２】 請求項１において、前記負性抵抗素子が
複数の半導体ヘテロ接合およびｐｎ接合の少なくとも一
方より構成されたことを特徴とする半導体装置。 - 【請求項３】 請求項１において、前記負性抵抗素子が
第１の半導体よりなるエミッタ層と、前記第１の半導体
中のキャリアに対してバリアとなる第２の半導体よりな
る第１のバリア層と、前記半導体中のキャリアに対して
エネルギー的に低いバンド端を有する第３の半導体より
なる井戸層と、前記第１の半導体，第３の半導体中のキ
ャリアに対してバリアとなる第４の半導体よりなる第２
のバリア層と、前記第２の半導体，第４の半導体中のキ
ャリアに対してエネルギー的に低いバンド端を有する第
５の半導体よりなるコレクタ層とを有する共鳴トンネル
素子とからなり、その側面に少なくとも１つの金属から
なる制御電極を備えたことを特徴とする半導体装置。 - 【請求項４】 請求項１記載の半導体装置を複数有し、
前記半導体装置の駆動電圧として０Ｖから負性抵抗特性
を示す電圧の２倍より大きい電圧まで周期的に変化する
位相の異なる複数の電圧を発生する駆動電圧発生手段を
有し、前記第１の半導体装置の出力を前記第２の半導体
装置の入力に接続し、前記第２の半導体装置の駆動電圧
端子には前記第１の半導体装置の駆動電圧端子に印加す
る駆動電圧より位相の遅れた駆動電圧を印加するように
接続したことを特徴とする半導体装置。 - 【請求項５】 請求項１記載の半導体装置を複数利用
し、前記半導体装置の駆動電圧として０Ｖから負性抵抗
特性を示す電圧の２倍より大きい電圧まで周期的に変化
する電圧を用い、前記第１の半導体装置の出力を前記第
２の半導体装置の入力に接続し、前記第２の半導体装置
の駆動電圧端子には前記第１の半導体装置の駆動電圧端
子に印加する駆動電圧より位相の遅れた駆動電圧を印加
することを特徴とする半導体装置の利用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21476092A JP3188932B2 (ja) | 1991-07-22 | 1992-07-21 | 半導体装置およびその利用方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20460791 | 1991-07-22 | ||
| JP3-204607 | 1991-07-22 | ||
| JP21476092A JP3188932B2 (ja) | 1991-07-22 | 1992-07-21 | 半導体装置およびその利用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190833A JPH05190833A (ja) | 1993-07-30 |
| JP3188932B2 true JP3188932B2 (ja) | 2001-07-16 |
Family
ID=26514556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21476092A Expired - Fee Related JP3188932B2 (ja) | 1991-07-22 | 1992-07-21 | 半導体装置およびその利用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3188932B2 (ja) |
-
1992
- 1992-07-21 JP JP21476092A patent/JP3188932B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05190833A (ja) | 1993-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |