JP2722885B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
に関するものであり、特にソース電極とゲート電極の下
のチャンネル領域との間に共鳴トンネルダイオード（Ｒ
ＴＤ）を設けた電界効果トランジスタに関するものであ
る。
に関するものであり、特にソース電極とゲート電極の下
のチャンネル領域との間に共鳴トンネルダイオード（Ｒ
ＴＤ）を設けた電界効果トランジスタに関するものであ
る。
【０００２】
【従来の技術】図７は従来の電界効果トランジスタの第
１の例として示すショットキーゲート形電界効果トラン
ジスタ（以下ＭＥＳＦＥＴと称す）の縦断面図である。
同図において、例えばＧａＡｓ半絶縁性半導体基板１上
には高抵抗バッファ層２が形成され、該高抵抗バッファ
層２上には例えばＳｉがドープされたｎ形チャンネル層
３が形成されている。ｎ形チャンネル層３上には、ゲー
ト電極４が形成され、該ゲート電極４の両側にｎ+ コン
タクト層５１および５２が形成されている。ｎ+ コンタ
クト層５１上にはソース電極６が形成され、ｎ+ コンタ
クト層５２上にはドレイン電極７が形成されている。
１の例として示すショットキーゲート形電界効果トラン
ジスタ（以下ＭＥＳＦＥＴと称す）の縦断面図である。
同図において、例えばＧａＡｓ半絶縁性半導体基板１上
には高抵抗バッファ層２が形成され、該高抵抗バッファ
層２上には例えばＳｉがドープされたｎ形チャンネル層
３が形成されている。ｎ形チャンネル層３上には、ゲー
ト電極４が形成され、該ゲート電極４の両側にｎ+ コン
タクト層５１および５２が形成されている。ｎ+ コンタ
クト層５１上にはソース電極６が形成され、ｎ+ コンタ
クト層５２上にはドレイン電極７が形成されている。
【０００３】図８は従来の電界効果トランジスタの第２
の例として示すヘテロ接合形電界効果トランジスタ（以
下ＨＦＥＴと称す）の縦断面図である。このＨＦＥＴも
図７のＭＥＳＦＥＴと同様に、例えばＧａＡｓ半絶縁性
半導体基板１上に高抵抗バッファ層２が形成されてい
る。しかし、このＨＦＥＴでは、高抵抗バッファ層２上
にノンドープチャンネル層３２が形成されており、該ノ
ンドープチャンネル層３２上に例えばＳｉがドープされ
たｎ+ 電子供給層８とｎ+ コンタクト層５とが積層して
形成されている。
の例として示すヘテロ接合形電界効果トランジスタ（以
下ＨＦＥＴと称す）の縦断面図である。このＨＦＥＴも
図７のＭＥＳＦＥＴと同様に、例えばＧａＡｓ半絶縁性
半導体基板１上に高抵抗バッファ層２が形成されてい
る。しかし、このＨＦＥＴでは、高抵抗バッファ層２上
にノンドープチャンネル層３２が形成されており、該ノ
ンドープチャンネル層３２上に例えばＳｉがドープされ
たｎ+ 電子供給層８とｎ+ コンタクト層５とが積層して
形成されている。
【０００４】ノンドープチャンネル層３２中の点線３３
は、バンドギャップが大きく、電子親和力の小さい上記
ｎ+ 電子供給層８からバンドギャップが上記ｎ+ 電子供
給層８のそれに比して小さく、電子親和力が大きいチャ
ンネル層３２に供給された電子がそのポテンシャル井戸
に量子力学的効果により閉じ込められて形成された２次
元電子ガスを示す。ｎ+ コンタクト層５の中央部にはリ
セス９が形成されており、該リセス９中にゲート電極４
が形成されている。また、ゲート電極４の両側のｎ+ コ
ンタクト層５上にソース電極６とドレイン電極７が形成
されている。
は、バンドギャップが大きく、電子親和力の小さい上記
ｎ+ 電子供給層８からバンドギャップが上記ｎ+ 電子供
給層８のそれに比して小さく、電子親和力が大きいチャ
ンネル層３２に供給された電子がそのポテンシャル井戸
に量子力学的効果により閉じ込められて形成された２次
元電子ガスを示す。ｎ+ コンタクト層５の中央部にはリ
セス９が形成されており、該リセス９中にゲート電極４
が形成されている。また、ゲート電極４の両側のｎ+ コ
ンタクト層５上にソース電極６とドレイン電極７が形成
されている。
【０００５】図７のＭＥＳＦＥＴ、図８のＨＦＥＴ共、
通常のバイアス状態では、ソース電極６は接地され、ド
レイン電極７に正のバイアス電圧Ｖd が印加される。こ
の状態では、ソース側からゲート直下のチャンネル領域
に入力される電子の速度は、ゲート直下のソース側チャ
ンネル領域３１における電位Ｖ1 で決まる。この電位Ｖ
1 は上記ドレイン電極７の電位Ｖd によって電子がドリ
フトして流れるドレイン電流Ｉd とソース電極６から上
記ソース側チャンネル領域３１までの寄生抵抗Ｒs とで
決まり、Ｖ1 ＝Ｉd ×Ｒs となる。ゲート電極の幅が２
００μｍ程度の通常のＦＥＴでは、ドレイン電流Ｉd が
約１０ｍＡ、寄生抵抗Ｒs は約２Ωであるから、Ｖ1 ≒
０．０２Ｖになる。この電圧はゲート直下に入力される
電子を加速するには小さ過ぎ、このためゲート直下のチ
ャンネル領域に入力される電子の初速度は小さく、ＭＥ
ＳＦＥＴの動作の高速化が困難であった。
通常のバイアス状態では、ソース電極６は接地され、ド
レイン電極７に正のバイアス電圧Ｖd が印加される。こ
の状態では、ソース側からゲート直下のチャンネル領域
に入力される電子の速度は、ゲート直下のソース側チャ
ンネル領域３１における電位Ｖ1 で決まる。この電位Ｖ
1 は上記ドレイン電極７の電位Ｖd によって電子がドリ
フトして流れるドレイン電流Ｉd とソース電極６から上
記ソース側チャンネル領域３１までの寄生抵抗Ｒs とで
決まり、Ｖ1 ＝Ｉd ×Ｒs となる。ゲート電極の幅が２
００μｍ程度の通常のＦＥＴでは、ドレイン電流Ｉd が
約１０ｍＡ、寄生抵抗Ｒs は約２Ωであるから、Ｖ1 ≒
０．０２Ｖになる。この電圧はゲート直下に入力される
電子を加速するには小さ過ぎ、このためゲート直下のチ
ャンネル領域に入力される電子の初速度は小さく、ＭＥ
ＳＦＥＴの動作の高速化が困難であった。
【０００６】図８のＨＦＥＴでは、電子はノンドープチ
ャンネル層３２内のポテンシャル井戸に閉じ込められ、
ノンドープチャンネル層３２とｎ+ 電子供給層８との間
のヘテロバリアによりｙ方向の自由度は失われ、ｙ方向
への電子の散乱が減少して、図７のＭＥＳＦＥＴに比し
て動作速度は多少改善されるが、なお充分な動作速度は
得られない。
ャンネル層３２内のポテンシャル井戸に閉じ込められ、
ノンドープチャンネル層３２とｎ+ 電子供給層８との間
のヘテロバリアによりｙ方向の自由度は失われ、ｙ方向
への電子の散乱が減少して、図７のＭＥＳＦＥＴに比し
て動作速度は多少改善されるが、なお充分な動作速度は
得られない。
【０００７】図７のＭＥＳＦＥＴ、図８のＨＦＥＴ共ゲ
ート直下のソース側チャンネル領域３１における電位Ｖ
1 を大きくすると、チャンネルに入力される電子の初速
度が大きくなって動作速度が改善されるが、Ｖ1 を大き
くするためにＩd やＲs を大きくすると、格子振動の増
大により熱雑音が増大し、ＦＥＴの雑音指数ＮＦが悪化
するという問題がある。また、チャンネルに入力される
電子は種々のエネルギーをもっているために色々な散乱
を受け、このため、ゲート直下のチャンネル領域での電
子の移動速度が速く、しかも雑音の低いＦＥＴを実現す
ることは困難であった。
ート直下のソース側チャンネル領域３１における電位Ｖ
1 を大きくすると、チャンネルに入力される電子の初速
度が大きくなって動作速度が改善されるが、Ｖ1 を大き
くするためにＩd やＲs を大きくすると、格子振動の増
大により熱雑音が増大し、ＦＥＴの雑音指数ＮＦが悪化
するという問題がある。また、チャンネルに入力される
電子は種々のエネルギーをもっているために色々な散乱
を受け、このため、ゲート直下のチャンネル領域での電
子の移動速度が速く、しかも雑音の低いＦＥＴを実現す
ることは困難であった。
【０００８】高速動作が可能なＦＥＴとして、例えば特
開昭６３−３１８７８２号公報、あるいは特開昭６２−
２１１９６３号公報に記載された所謂共鳴トンネリング
効果を利用したＦＥＴがある。前者の特開昭６３−３１
８７８２号公報に記載されたＦＥＴはＭＥＳＦＥＴであ
って、ドレイン電流（ＩD ）対ソース・ドレイン間電圧
（ＶDS）特性が負性抵抗を示すものである。後者の特開
昭６２−２１１９６３号公報に記載されたＦＥＴはＨＦ
ＥＴで、特定のゲート電圧が印加されたときにドレイン
電流ＩD がピークを呈するものである。
開昭６３−３１８７８２号公報、あるいは特開昭６２−
２１１９６３号公報に記載された所謂共鳴トンネリング
効果を利用したＦＥＴがある。前者の特開昭６３−３１
８７８２号公報に記載されたＦＥＴはＭＥＳＦＥＴであ
って、ドレイン電流（ＩD ）対ソース・ドレイン間電圧
（ＶDS）特性が負性抵抗を示すものである。後者の特開
昭６２−２１１９６３号公報に記載されたＦＥＴはＨＦ
ＥＴで、特定のゲート電圧が印加されたときにドレイン
電流ＩD がピークを呈するものである。
【０００９】上記の各公開公報に記載されたＦＥＴは、
共鳴トンネリング効果を利用したことによりある程度の
動作の高速化が可能であるが、共鳴トンネリング効果を
与えるソース電極側の共鳴トンネルダイオード（ＲＴ
Ｄ）は、チャンネル層上にこのチャンネルと平行に形成
されているため、ＲＴＤを通過してチャンネルに入力さ
れるホットエレクトロンは、チャンネルと平行なｘ方向
の運動成分の他にチャンネルと直角なｙ方向の運動成分
も含まれるため、チャンネルに入力されたホットエレク
トロンがゲート直下に到達するまで散乱を受け、充分な
高速化が得られない。
共鳴トンネリング効果を利用したことによりある程度の
動作の高速化が可能であるが、共鳴トンネリング効果を
与えるソース電極側の共鳴トンネルダイオード（ＲＴ
Ｄ）は、チャンネル層上にこのチャンネルと平行に形成
されているため、ＲＴＤを通過してチャンネルに入力さ
れるホットエレクトロンは、チャンネルと平行なｘ方向
の運動成分の他にチャンネルと直角なｙ方向の運動成分
も含まれるため、チャンネルに入力されたホットエレク
トロンがゲート直下に到達するまで散乱を受け、充分な
高速化が得られない。
【００１０】
【発明が解決しようとする課題】上記のように、従来の
ＦＥＴでは、チャンネルに入力される電子は種々の散乱
を受けるため、ゲート直下のチャンネルに入力される電
子の初速度が充分でなく、動作の高速化、低雑音化が困
難であるという問題があった。本発明は、このような従
来のＦＥＴで見られた欠点を解消して、高速でしかも低
雑音のＦＥＴを得ることを目的としたものである。
ＦＥＴでは、チャンネルに入力される電子は種々の散乱
を受けるため、ゲート直下のチャンネルに入力される電
子の初速度が充分でなく、動作の高速化、低雑音化が困
難であるという問題があった。本発明は、このような従
来のＦＥＴで見られた欠点を解消して、高速でしかも低
雑音のＦＥＴを得ることを目的としたものである。
【００１１】
【課題を解決するための手段】本発明による第１のＦＥ
ＴはＭＥＳＦＥＴであって、半絶縁性半導体基板上に形
成された高抵抗バッファ層と、該高抵抗バッファ層上に
形成されたｎ形チャンネル層と、該ｎ形チャンネル層上
に設けられたゲート電極と、ソース電極と、ドレイン電
極とを有している。また、少なくとも上記ソース電極と
ゲート電極の下のチャンネル領域との間に、電子がホッ
トエレクトロンとして上記ゲート電極直下のチャンネル
領域に向けて入力されるように共鳴トンネルダイオード
（ＲＴＤ）が設けられており、上記ソース電極はこの共
鳴トンネルダイオード上にコンタクト層を介して設けら
れている。
ＴはＭＥＳＦＥＴであって、半絶縁性半導体基板上に形
成された高抵抗バッファ層と、該高抵抗バッファ層上に
形成されたｎ形チャンネル層と、該ｎ形チャンネル層上
に設けられたゲート電極と、ソース電極と、ドレイン電
極とを有している。また、少なくとも上記ソース電極と
ゲート電極の下のチャンネル領域との間に、電子がホッ
トエレクトロンとして上記ゲート電極直下のチャンネル
領域に向けて入力されるように共鳴トンネルダイオード
（ＲＴＤ）が設けられており、上記ソース電極はこの共
鳴トンネルダイオード上にコンタクト層を介して設けら
れている。
【００１２】本発明による第２のＦＥＴはＨＦＥＴであ
って、半絶縁性半導体基板上に形成された高抵抗バッフ
ァ層と、該高抵抗バッファ層上に形成されたバンドギャ
ップの小さいノンドープチャンネル層と、該ノンドープ
チャンネル層上に形成されたバンドギャップの大きいｎ
形にドープされた電子供給層と、該電子供給層上にコン
タクト層を介して設けられたゲート電極およびドレイン
電極と、ソース電極とを有している。また、少なくとも
上記ソース電極とゲート電極の下のチャンネル領域との
間に、電子がホットエレクトロンとして上記ゲート電極
直下のチャンネル領域に向けて入力されるように共鳴ト
ンネルダイオードが設けられており、上記ソース電極は
この共鳴トンネルダイオード上にコンタクト層を介して
設けられている。
って、半絶縁性半導体基板上に形成された高抵抗バッフ
ァ層と、該高抵抗バッファ層上に形成されたバンドギャ
ップの小さいノンドープチャンネル層と、該ノンドープ
チャンネル層上に形成されたバンドギャップの大きいｎ
形にドープされた電子供給層と、該電子供給層上にコン
タクト層を介して設けられたゲート電極およびドレイン
電極と、ソース電極とを有している。また、少なくとも
上記ソース電極とゲート電極の下のチャンネル領域との
間に、電子がホットエレクトロンとして上記ゲート電極
直下のチャンネル領域に向けて入力されるように共鳴ト
ンネルダイオードが設けられており、上記ソース電極は
この共鳴トンネルダイオード上にコンタクト層を介して
設けられている。
【００１３】
【作用】本発明の第１のＦＥＴにおいては、ソース電極
とゲート電極との間に設けられたＲＴＤの作用により、
電子はゲート電極直下のチャンネル領域に向けてホット
エレクトロンとして入力されるため、チャンネルの方向
であるｘ方向の電子の初速度が大きく、従ってチャンネ
ルを流れる電子の速度は大きく、高速動作が可能にな
る。
とゲート電極との間に設けられたＲＴＤの作用により、
電子はゲート電極直下のチャンネル領域に向けてホット
エレクトロンとして入力されるため、チャンネルの方向
であるｘ方向の電子の初速度が大きく、従ってチャンネ
ルを流れる電子の速度は大きく、高速動作が可能にな
る。
【００１４】本発明の第２のＦＥＴにおいては、第１の
ＦＥＴと同様に、ゲート電極直下のチャンネル領域に入
力される電子のチャンネル方向であるｘ方向の初速度が
大であることに加えて、ノンドープチャンネル層中の電
子は該ノンドープチャンネル層中のポテンシャル井戸に
量子力学的効果により２次元的に閉じ込められ、電子の
散乱が阻止されて、一層有効にドレイン電極に向けて加
速され、一層の高速動作が可能になる。
ＦＥＴと同様に、ゲート電極直下のチャンネル領域に入
力される電子のチャンネル方向であるｘ方向の初速度が
大であることに加えて、ノンドープチャンネル層中の電
子は該ノンドープチャンネル層中のポテンシャル井戸に
量子力学的効果により２次元的に閉じ込められ、電子の
散乱が阻止されて、一層有効にドレイン電極に向けて加
速され、一層の高速動作が可能になる。
【００１５】
【実施例】図１は本発明のＦＥＴの第１の実施例で、Ｍ
ＥＳＦＥＴの一例を示す。同図で例えばＧａＡｓ半絶縁
性半導体基板１０上には高抵抗バッファ層１２が形成さ
れており、該高抵抗バッファ層１２上の一部の面上には
例えばｎ−ＧａＡｓ半導体からなるｎ形チャンネル層１
４が形成されている。ｎ形チャンネル層１４上にはゲー
ト電極１６が形成され、またｎ形チャンネル層１４上に
はｎ+ コンタクト層１８が形成されていて、該ｎ+ コン
タクト層１８上にドレイン電極１９が設けられている。
ｎ+ コンタクト層１８はドレイン電極１９とｎ形チャン
ネル層１４との間のオーミック抵抗を小さくするために
設けられたものである。
ＥＳＦＥＴの一例を示す。同図で例えばＧａＡｓ半絶縁
性半導体基板１０上には高抵抗バッファ層１２が形成さ
れており、該高抵抗バッファ層１２上の一部の面上には
例えばｎ−ＧａＡｓ半導体からなるｎ形チャンネル層１
４が形成されている。ｎ形チャンネル層１４上にはゲー
ト電極１６が形成され、またｎ形チャンネル層１４上に
はｎ+ コンタクト層１８が形成されていて、該ｎ+ コン
タクト層１８上にドレイン電極１９が設けられている。
ｎ+ コンタクト層１８はドレイン電極１９とｎ形チャン
ネル層１４との間のオーミック抵抗を小さくするために
設けられたものである。
【００１６】高抵抗バッファ層１２の残りの部分の上に
は共鳴トンネルダイオード（ＲＴＤ）２０が設けられて
おり、該ＲＴＤ２０のチャンネル層１４に接する側の端
部は図示のように高抵抗バッファ層１２からｎ形チャン
ネル層１４の端面に接触して斜めに伸びている。ＲＴＤ
２０はｎ形チャンネル層１４の上下面と直角をなすよう
にその端面と接触して形成されることが望ましいが、製
造上の都合から図示のようにチャンネル層の端面と斜め
に接触するように形成されれる。ＲＴＤ２０上にはｎ+
コンタクト層２２が形成されており、該ｎ+ コンタクト
層２２上にソース電極２４が設けられている。ｎ+コン
タクト層２２は同様にソース電極２４とｎ形チャンネル
層１４との間のオーミック抵抗を小さくするために設け
られたものである。
は共鳴トンネルダイオード（ＲＴＤ）２０が設けられて
おり、該ＲＴＤ２０のチャンネル層１４に接する側の端
部は図示のように高抵抗バッファ層１２からｎ形チャン
ネル層１４の端面に接触して斜めに伸びている。ＲＴＤ
２０はｎ形チャンネル層１４の上下面と直角をなすよう
にその端面と接触して形成されることが望ましいが、製
造上の都合から図示のようにチャンネル層の端面と斜め
に接触するように形成されれる。ＲＴＤ２０上にはｎ+
コンタクト層２２が形成されており、該ｎ+ コンタクト
層２２上にソース電極２４が設けられている。ｎ+コン
タクト層２２は同様にソース電極２４とｎ形チャンネル
層１４との間のオーミック抵抗を小さくするために設け
られたものである。
【００１７】ＲＴＤ２０は、図３のエネルギーバンド図
に示すように、例えばｎ+ のＡｌＧａＡｓからなる障壁
層２６、３０と、両者の間に形成された例えばアンドー
プＧａＡｓ層からなるポテンシャル井戸層２８の３層構
造になっている。ＲＴＤ２０は金属層２６、３０と、両
者の間に形成された誘導体層とからなるＭＩＭ構造でも
よい。ＲＴＤ２０の障壁層２６、３０は電子の量子力学
的波長程度（約１００Å）の厚さを有し、これらの障壁
層に挟まれたポテンシャル井戸層２８は同じく電子の量
子力学的波長程度の幅をもっている。
に示すように、例えばｎ+ のＡｌＧａＡｓからなる障壁
層２６、３０と、両者の間に形成された例えばアンドー
プＧａＡｓ層からなるポテンシャル井戸層２８の３層構
造になっている。ＲＴＤ２０は金属層２６、３０と、両
者の間に形成された誘導体層とからなるＭＩＭ構造でも
よい。ＲＴＤ２０の障壁層２６、３０は電子の量子力学
的波長程度（約１００Å）の厚さを有し、これらの障壁
層に挟まれたポテンシャル井戸層２８は同じく電子の量
子力学的波長程度の幅をもっている。
【００１８】次に、図１のＦＥＴの動作を説明する。図
７に示す従来のＦＥＴと同様にソース電極２４を接地電
位に保ち、ドレイン電極１９にバイアス電圧Ｖd を印加
すると、ＲＴＤ２０の両者間にある大きさの電圧がかか
る。Ｖd がある値のときＲＴＤ２０のバンド図は図４に
示すようになり、共鳴トンネル効果によりある特定の波
長（エネルギー）をもった電子のみが障壁層２６、３０
による２重のポテンシャル障壁を抜けてゲート直下のチ
ャンネル領域３４に高速に入力される。
７に示す従来のＦＥＴと同様にソース電極２４を接地電
位に保ち、ドレイン電極１９にバイアス電圧Ｖd を印加
すると、ＲＴＤ２０の両者間にある大きさの電圧がかか
る。Ｖd がある値のときＲＴＤ２０のバンド図は図４に
示すようになり、共鳴トンネル効果によりある特定の波
長（エネルギー）をもった電子のみが障壁層２６、３０
による２重のポテンシャル障壁を抜けてゲート直下のチ
ャンネル領域３４に高速に入力される。
【００１９】チャンネル領域３４に入力される電子は上
記のようにある特定のエネルギーを有し、しかも高速に
加速されたホットエレクトロンとなっているから、この
電子はゲート直下のチャンネル領域を高速で通り抜ける
ことができる。また、ゲート直下のチャンネル領域に入
力される電子は共鳴トンネル効果をおこすことができる
特定のエネルギーをもったもののみとなるため、入力側
での不所望な散乱が少なくなる。従って、図１のＦＥＴ
は高速で低雑音動作が可能になる。なお、図１のＦＥＴ
も従来のＦＥＴと同様にゲート電極１６に印加される電
圧を調整してチャンネルの実効厚さを変えることによ
り、チャンネルを通って流れる電子の量を変調できるこ
とは言う迄もない。
記のようにある特定のエネルギーを有し、しかも高速に
加速されたホットエレクトロンとなっているから、この
電子はゲート直下のチャンネル領域を高速で通り抜ける
ことができる。また、ゲート直下のチャンネル領域に入
力される電子は共鳴トンネル効果をおこすことができる
特定のエネルギーをもったもののみとなるため、入力側
での不所望な散乱が少なくなる。従って、図１のＦＥＴ
は高速で低雑音動作が可能になる。なお、図１のＦＥＴ
も従来のＦＥＴと同様にゲート電極１６に印加される電
圧を調整してチャンネルの実効厚さを変えることによ
り、チャンネルを通って流れる電子の量を変調できるこ
とは言う迄もない。
【００２０】図１のＦＥＴは動作速度、低雑音性の点で
実用上充分に満足し得るものであるが、チャンネル層１
４は例えばｎ−ＧａＡｓからなるｎ形半導体からなるた
め、チャンネルでの電子は、その所望の走行方向である
ｘ方向の他にこれと直角のｙ方向の自由度をもつため、
ｙ方向の散乱を受ける可能性があり、ｘ方向に加速され
ているホットエレクトロンも減速され、動作速度の低
下、電子の散乱による雑音の発生をきたす可能性があ
る。
実用上充分に満足し得るものであるが、チャンネル層１
４は例えばｎ−ＧａＡｓからなるｎ形半導体からなるた
め、チャンネルでの電子は、その所望の走行方向である
ｘ方向の他にこれと直角のｙ方向の自由度をもつため、
ｙ方向の散乱を受ける可能性があり、ｘ方向に加速され
ているホットエレクトロンも減速され、動作速度の低
下、電子の散乱による雑音の発生をきたす可能性があ
る。
【００２１】図２はチャンネルでのｙ方向の自由度をな
くし、電子を２次元的に閉じ込めた構造のＨＦＥＴを示
す。図１のＦＥＴと同様な高抵抗バッファ層１２上の一
部の面上には例えばＧａＡｓ、ＩｎＧａＡｓ等からなる
ノンドープチャンネル層４２が形成されており、ノンド
ープチャンネル層４２上の一部の面上には例えばＳｉが
ドープされたｎ+ −ＡｌＧａＡｓからなる電子供給層４
４とｎ+ コンタクト層４６とが積層して形成されてい
る。ｎ+ コンタクト層４６のリセス４８にはゲート電極
１６が形成され、また、ｎ+ コンタクト層４６の端部に
はドレイン電極１９が設けられている。
くし、電子を２次元的に閉じ込めた構造のＨＦＥＴを示
す。図１のＦＥＴと同様な高抵抗バッファ層１２上の一
部の面上には例えばＧａＡｓ、ＩｎＧａＡｓ等からなる
ノンドープチャンネル層４２が形成されており、ノンド
ープチャンネル層４２上の一部の面上には例えばＳｉが
ドープされたｎ+ −ＡｌＧａＡｓからなる電子供給層４
４とｎ+ コンタクト層４６とが積層して形成されてい
る。ｎ+ コンタクト層４６のリセス４８にはゲート電極
１６が形成され、また、ｎ+ コンタクト層４６の端部に
はドレイン電極１９が設けられている。
【００２２】高抵抗バッファ層１２の残りの部分の上に
は共鳴トンネルダイオード（ＲＴＤ）２０が設けられて
おり、該ＲＴＤ２０のノンドープチャンネル層４２に接
する側の端部は図示のようにノンドープチャンネル層４
２、電子供給層４４およびコンタクト層４６の端面に接
触して斜めに伸びている。図１のＦＥＴと同様にＲＴＤ
２０はノンドープチャンネル層４２の端部に該ノンドー
プチャンネル層の上下面と直角をなすように接触して形
成されることが望ましいが、製造上の都合から図示のよ
うに端面と斜めに接触するように形成される。
は共鳴トンネルダイオード（ＲＴＤ）２０が設けられて
おり、該ＲＴＤ２０のノンドープチャンネル層４２に接
する側の端部は図示のようにノンドープチャンネル層４
２、電子供給層４４およびコンタクト層４６の端面に接
触して斜めに伸びている。図１のＦＥＴと同様にＲＴＤ
２０はノンドープチャンネル層４２の端部に該ノンドー
プチャンネル層の上下面と直角をなすように接触して形
成されることが望ましいが、製造上の都合から図示のよ
うに端面と斜めに接触するように形成される。
【００２３】図８の従来のＦＥＴで説明したように、ノ
ンドープチャンネル層４２中の点線４３はバンドギャッ
プが大きく、電子親和力の小さいｎ+ 電子供給層４４か
らバンドギャップが小さく電子親和力が大きいノンドー
プチャンネル層４２に供給された電子がそのポテンシャ
ル井戸に量子力学的効果により閉じ込められて形成され
た２次元電子ガスを示す。この構造のＨＦＥＴも図１の
ＦＥＴと実質的に同じバイアス状態で使用されるが、上
記ポテンシャル井戸に閉じ込められた電子はノンドープ
チャンネル層４２と電子供給層４４との間のヘテロバリ
アによりｙ方向の自由度は失われる。このため、ＲＴＤ
２０から入力されたホットエレクトロンとなった電子は
一層有効にｘ方向に加速されてドレイン電極１９に導か
れる。従って、一層の高速動作と低雑音化が可能にな
る。
ンドープチャンネル層４２中の点線４３はバンドギャッ
プが大きく、電子親和力の小さいｎ+ 電子供給層４４か
らバンドギャップが小さく電子親和力が大きいノンドー
プチャンネル層４２に供給された電子がそのポテンシャ
ル井戸に量子力学的効果により閉じ込められて形成され
た２次元電子ガスを示す。この構造のＨＦＥＴも図１の
ＦＥＴと実質的に同じバイアス状態で使用されるが、上
記ポテンシャル井戸に閉じ込められた電子はノンドープ
チャンネル層４２と電子供給層４４との間のヘテロバリ
アによりｙ方向の自由度は失われる。このため、ＲＴＤ
２０から入力されたホットエレクトロンとなった電子は
一層有効にｘ方向に加速されてドレイン電極１９に導か
れる。従って、一層の高速動作と低雑音化が可能にな
る。
【００２４】図５は、図１に示すＦＥＴの変形例で、ド
レイン電極１９とｎ+ コンタクト層１８との間にもＲＴ
Ｄ２３を設けたものである。ＲＴＤ２３はｎ+ コンタク
ト層１８とｎ形チャンネル層１４との間に設けてもよ
い。図６は図２のＨＦＥＴの変形例で、図５と同様にド
レイン電極１９とｎ+ コンタクト層４６との間にＲＴＤ
２３を設けたものである。図５、図６の実施例はドレイ
ン側にもＲＴＤを設けたので、出力側でも高速動作、低
雑音化が可能である。図５、図６で、ドレイン側のＲＴ
Ｄもソース側のＲＴＤと同様なチャンネルの端部と斜め
に接触するような構造にできることは言う迄もない。
レイン電極１９とｎ+ コンタクト層１８との間にもＲＴ
Ｄ２３を設けたものである。ＲＴＤ２３はｎ+ コンタク
ト層１８とｎ形チャンネル層１４との間に設けてもよ
い。図６は図２のＨＦＥＴの変形例で、図５と同様にド
レイン電極１９とｎ+ コンタクト層４６との間にＲＴＤ
２３を設けたものである。図５、図６の実施例はドレイ
ン側にもＲＴＤを設けたので、出力側でも高速動作、低
雑音化が可能である。図５、図６で、ドレイン側のＲＴ
Ｄもソース側のＲＴＤと同様なチャンネルの端部と斜め
に接触するような構造にできることは言う迄もない。
【００２５】
【発明の効果】以上のように、この発明によれば、ＦＥ
Ｔのソース電極とゲート電極の下のチャンネル領域との
間、ドレイン電極とゲート電極の下のチャンネル領域と
の間の少なくともソース電極とゲート電極の下のチャン
ネル領域との間に電子がホットエレクトロンとしてチャ
ンネルに入力されるＲＴＤを設けたので、チャンネルに
入力される電子は高速に加速されてその初速度は極めて
大きくなり、ＦＥＴの動作の高速化、低雑音化が可能に
なる。また、この発明を実施したＨＦＥＴにあっては、
電子をポテンシャル井戸に２次元的に閉じ込めることが
できるので、チャンネル方向と直角方向のｙ方向の散乱
を減らすことができるから、動作の一層の高速化、低雑
音化が可能になる。
Ｔのソース電極とゲート電極の下のチャンネル領域との
間、ドレイン電極とゲート電極の下のチャンネル領域と
の間の少なくともソース電極とゲート電極の下のチャン
ネル領域との間に電子がホットエレクトロンとしてチャ
ンネルに入力されるＲＴＤを設けたので、チャンネルに
入力される電子は高速に加速されてその初速度は極めて
大きくなり、ＦＥＴの動作の高速化、低雑音化が可能に
なる。また、この発明を実施したＨＦＥＴにあっては、
電子をポテンシャル井戸に２次元的に閉じ込めることが
できるので、チャンネル方向と直角方向のｙ方向の散乱
を減らすことができるから、動作の一層の高速化、低雑
音化が可能になる。
【図１】この発明の電界効果トランジスタの第１の実施
例の主要部の概略断面図である。
例の主要部の概略断面図である。
【図２】この発明の電界効果トランジスタの第２の実施
例の主要部の概略断面図である。
例の主要部の概略断面図である。
【図３】この発明の電界効果トランジスタで使用される
共鳴トンネルダイオード（ＲＴＤ）の熱平衡状態でのエ
ネルギーバンド図である。
共鳴トンネルダイオード（ＲＴＤ）の熱平衡状態でのエ
ネルギーバンド図である。
【図４】この発明の電界効果トランジスタで使用される
共鳴トンネルダイオードの共鳴トンネル効果がおきたと
きのエネルギーバンド図である。
共鳴トンネルダイオードの共鳴トンネル効果がおきたと
きのエネルギーバンド図である。
【図５】この発明の電界効果トランジスタの第３の実施
例の主要部の概略断面図である。
例の主要部の概略断面図である。
【図６】この発明の電界効果トランジスタの第４の実施
例の主要部の概略断面図である。
例の主要部の概略断面図である。
【図７】従来の電界効果トランジスタの第１の例の主要
部の概略断面図である。
部の概略断面図である。
【図８】従来の電界効果トランジスタの第２の例の主要
部の概略断面図である。
部の概略断面図である。
１０ 半絶縁性半導体基板 １２ 高抵抗バッファ層 １４ チャンネル層 １６ ゲート電極 １８ コンタクト層 １９ ドレイン電極 ２０ ＲＴＤ ２２ コンタクト層 ２４ ソース電極 ２６ 障壁層 ２８ ポテンシャル井戸層 ３０ 障壁層 ４２ ノンドープチャンネル層 ４３ ２次元電子ガス ４４ 電子供給層 ４６ コンタクト層
Claims (4)
- 【請求項１】 チャンネル層と、該チャンネル層上に設
けられたゲート電極と、該チャンネル層上にコンタクト
層を介して設けられたドレイン電極と、ソース電極とを
有し、上記ソース電極とゲート電極の下のチャンネル領
域との間に、電子がホットエレクトロンとして上記チャ
ンネル層の端部より上記チャンネル領域に向けて入力さ
れるように共鳴トンネルダイオードを設け、該共鳴トン
ネルダイオード上に上記ソース電極をコンタクト層を介
して設けたことを特徴とするショットキーゲート形の電
界効果トランジスタ。 - 【請求項２】 ドレイン電極とゲート電極の下のチャン
ネル領域との間に共鳴トンネルダイオードを設けたこと
を特徴とする請求項１記載のショットキーゲート形の電
界効果トランジスタ。 - 【請求項３】 バンドギャップが小さいノンドープチャ
ンネル層と、該ノンドープチャンネル層上に形成され、
バンドギャップが上記ノンドープチャンネル層のそれよ
りも大きい電子供給層と、該電子供給層上に設けられた
ゲート電極と、該電子供給層上にコンタクト層を介して
設けられたドレイン電極と、ソース電極とを有し、上記
ソース電極とゲート電極の下のチャンネル領域との間
に、電子がホットエレクトロンとして上記ノンドープチ
ャンネル層の端部より上記チャンネル領域に向けて入力
されるように共鳴トンネルダイオードを設け、該トンネ
ルダイオード上に上記ソース電極をコンタクト層を介し
て設けたことを特徴とするヘテロ接合形の電界効果トラ
ンジスタ。 - 【請求項４】 ドレイン電極とゲート電極の下のチャン
ネル領域との間に共鳴トンネルダイオードを設けたこと
を特徴とする請求項３記載のヘテロ接合形の電界効果ト
ランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225663A JP2722885B2 (ja) | 1991-09-05 | 1991-09-05 | 電界効果トランジスタ |
| FR9210594A FR2681188B1 (fr) | 1991-09-05 | 1992-09-04 | Transistor a effet de champ comportant une diode a effet tunnel resonnant. |
| US08/144,483 US5428224A (en) | 1991-09-05 | 1993-10-28 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225663A JP2722885B2 (ja) | 1991-09-05 | 1991-09-05 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563005A JPH0563005A (ja) | 1993-03-12 |
| JP2722885B2 true JP2722885B2 (ja) | 1998-03-09 |
Family
ID=16832831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225663A Expired - Lifetime JP2722885B2 (ja) | 1991-09-05 | 1991-09-05 | 電界効果トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5428224A (ja) |
| JP (1) | JP2722885B2 (ja) |
| FR (1) | FR2681188B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5908306A (en) * | 1993-01-29 | 1999-06-01 | Sony Corporation | Method for making a semiconductor device exploiting a quantum interferences effect |
| US5512764A (en) * | 1993-03-31 | 1996-04-30 | Texas Instruments Incorporated | Coupled-quantum-well field-effect resonant tunneling transistor for multi-valued logic/memory applications |
| US5416040A (en) * | 1993-11-15 | 1995-05-16 | Texas Instruments Incorporated | Method of making an integrated field effect transistor and resonant tunneling diode |
| JPH07283237A (ja) * | 1994-04-07 | 1995-10-27 | Toyota Central Res & Dev Lab Inc | 電界効果トランジスタ |
| JP2576417B2 (ja) * | 1994-08-30 | 1997-01-29 | 日本電気株式会社 | 共鳴トンネルバイポーラトランジスタ |
| US5659179A (en) * | 1995-03-07 | 1997-08-19 | Motorola | Ultra-small semiconductor devices having patterned edge planar surfaces |
| US5773996A (en) * | 1995-05-22 | 1998-06-30 | Nippon Telegraph And Telephone Corporation | Multiple-valued logic circuit |
| US5693955A (en) * | 1996-03-29 | 1997-12-02 | Motorola | Tunnel transistor |
| JP3219005B2 (ja) * | 1996-08-13 | 2001-10-15 | 日本電気株式会社 | 負性抵抗増幅器 |
| US5856217A (en) * | 1997-04-10 | 1999-01-05 | Hughes Electronics Corporation | Modulation-doped field-effect transistors and fabrication processes |
| CN102148255B (zh) * | 2011-03-15 | 2013-07-31 | 清华大学 | 具有隧穿介质层的栅控肖特基结场效应晶体管及形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961967A (ja) * | 1982-09-30 | 1984-04-09 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 半導体装置 |
| JPS62211963A (ja) * | 1986-03-13 | 1987-09-17 | Fujitsu Ltd | ヘテロ接合半導体装置 |
| JPS63153867A (ja) * | 1986-08-04 | 1988-06-27 | Fujitsu Ltd | 共鳴トンネリング半導体装置 |
| US5162877A (en) * | 1987-01-27 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device and method of producing same |
| JPH07120782B2 (ja) * | 1987-06-22 | 1995-12-20 | 日本電気株式会社 | 半導体装置 |
| US5130766A (en) * | 1988-08-04 | 1992-07-14 | Fujitsu Limited | Quantum interference type semiconductor device |
| US5111255A (en) * | 1990-06-05 | 1992-05-05 | At&T Bell Laboratories | Buried channel heterojunction field effect transistor |
-
1991
- 1991-09-05 JP JP3225663A patent/JP2722885B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-04 FR FR9210594A patent/FR2681188B1/fr not_active Expired - Fee Related
-
1993
- 1993-10-28 US US08/144,483 patent/US5428224A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＪＡＰＡＮＥＳＥ ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＩＳＩＣＳ，ＶＯＬ．２４ 〜１１！ （１９８５） Ｐ．Ｌ８５３−８５４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563005A (ja) | 1993-03-12 |
| FR2681188B1 (fr) | 1993-12-31 |
| US5428224A (en) | 1995-06-27 |
| FR2681188A1 (fr) | 1993-03-12 |
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