JP3046098B2 - ヘテロ接合半導体装置 - Google Patents
ヘテロ接合半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 38
- 230000005684 electric field Effects 0.000 claims description 32
- 239000000969 carrier Substances 0.000 claims description 26
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 20
- 238000005036 potential barrier Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 14
- 238000009826 distribution Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にいわゆる高電子移動度トランジスタ（ＨＥＭＴ）等の
ようなキャリアを高速で輸送するヘテロ接合半導体装置
に関する。
にいわゆる高電子移動度トランジスタ（ＨＥＭＴ）等の
ようなキャリアを高速で輸送するヘテロ接合半導体装置
に関する。
【０００２】現在、マイクロ波の増幅等にＨＥＭＴが利
用されている。たとえば、衛生放送の受信アンテナの小
型化を進めようとすると、さらにＨＥＭＴの特性を向上
することが望まれている。ところが、性能向上のためゲ
ート長を短縮すると、いわゆるショートチャネル効果が
生じる。
用されている。たとえば、衛生放送の受信アンテナの小
型化を進めようとすると、さらにＨＥＭＴの特性を向上
することが望まれている。ところが、性能向上のためゲ
ート長を短縮すると、いわゆるショートチャネル効果が
生じる。
【０００３】
【従来の技術】以下、ＨＥＭＴを例にとって説明する。
図２に、従来の技術によるＨＥＭＴを示す。図２（Ａ）
は構成を断面図で示し、図２（Ｂ）、（Ｃ）は、電子が
走行する領域内での電子エネルギの分布を示す。
図２に、従来の技術によるＨＥＭＴを示す。図２（Ａ）
は構成を断面図で示し、図２（Ｂ）、（Ｃ）は、電子が
走行する領域内での電子エネルギの分布を示す。
【０００４】図２（Ａ）において、半導体基板５１の上
に、結晶性を改良するためのバッファ層５２が形成さ
れ、その上に電子走行層５３、電子供給層５４が形成さ
れている。電子供給層５４の上には、ソース電極５６、
ドレイン電極５７およびその間のゲート電極５８が形成
されている。
に、結晶性を改良するためのバッファ層５２が形成さ
れ、その上に電子走行層５３、電子供給層５４が形成さ
れている。電子供給層５４の上には、ソース電極５６、
ドレイン電極５７およびその間のゲート電極５８が形成
されている。
【０００５】電子走行層５３はノンドープで良好な結晶
性を有し、キャリアに対して高移動度を提供する。電子
供給層５４は、電子走行層５３内の電子に対して電位障
壁を形成する。ゲート電極５８は、電子供給層５４にシ
ョットキ接触を形成し、ソース電極５６、ドレイン電極
５７は、電子走行層５３に対してオーミック接触を形成
する。
性を有し、キャリアに対して高移動度を提供する。電子
供給層５４は、電子走行層５３内の電子に対して電位障
壁を形成する。ゲート電極５８は、電子供給層５４にシ
ョットキ接触を形成し、ソース電極５６、ドレイン電極
５７は、電子走行層５３に対してオーミック接触を形成
する。
【０００６】たとえば、半導体基板５１がＧａＡｓで形
成される場合、バッファ層５２はたとえばノンドープの
ＡｌＧａＡｓであり、電子走行層５３はノンドープのＧ
ａＡｓで形成され、電子供給層５４はｎ型不純物をドー
プしたＡｌＧａＡｓで形成される。
成される場合、バッファ層５２はたとえばノンドープの
ＡｌＧａＡｓであり、電子走行層５３はノンドープのＧ
ａＡｓで形成され、電子供給層５４はｎ型不純物をドー
プしたＡｌＧａＡｓで形成される。
【０００７】電子走行層５３がノンドープのＧａＡｓで
形成されるため、キャリアの走行に対して散乱が少な
く、ＡｌＧａＡｓとのバンド不連続により電子は電子走
行層５３内で二次元電子となって高速で輸送される。
形成されるため、キャリアの走行に対して散乱が少な
く、ＡｌＧａＡｓとのバンド不連続により電子は電子走
行層５３内で二次元電子となって高速で輸送される。
【０００８】また、電子走行層５３をより電子の速度が
早くなるＩｎＧａＡｓで形成する構造も提案されてい
る。ただし、ＩｎＧａＡｓは、ＧａＡｓと格子不整合な
ため、厚い層を形成すると結晶が破壊されてしまう。こ
のため、ＩｎＧａＡｓの電子走行層は厚さをたとえば１
５〜２５ｎｍと薄くする。
早くなるＩｎＧａＡｓで形成する構造も提案されてい
る。ただし、ＩｎＧａＡｓは、ＧａＡｓと格子不整合な
ため、厚い層を形成すると結晶が破壊されてしまう。こ
のため、ＩｎＧａＡｓの電子走行層は厚さをたとえば１
５〜２５ｎｍと薄くする。
【０００９】また、半導体基板５１としてＩｎＰを用い
る場合、バッファ層５２はたとえばＩｎＡｌＡｓで形成
され、電子走行層５３はＩｎＧａＡｓで形成され、電子
供給層５４はＩｎＡｌＡｓで形成される。
る場合、バッファ層５２はたとえばＩｎＡｌＡｓで形成
され、電子走行層５３はＩｎＧａＡｓで形成され、電子
供給層５４はＩｎＡｌＡｓで形成される。
【００１０】この構造の場合、電子走行層５３を格子不
整合を伴わないＩｎＧａＡｓで形成することができる。
電子走行層としてＩｎＧａＡｓを用いる場合、より高速
動作を行わせることが可能となる。ただし、ＩｎＰ基板
はＧａＡｓ基板より一般的に高価であり、ＩｎＰ基板を
用いた製造プロセスは未だ十分開発されているとは言え
ず、ＩｎＰ基板を用いたＨＥＭＴは研究段階にある。
整合を伴わないＩｎＧａＡｓで形成することができる。
電子走行層としてＩｎＧａＡｓを用いる場合、より高速
動作を行わせることが可能となる。ただし、ＩｎＰ基板
はＧａＡｓ基板より一般的に高価であり、ＩｎＰ基板を
用いた製造プロセスは未だ十分開発されているとは言え
ず、ＩｎＰ基板を用いたＨＥＭＴは研究段階にある。
【００１１】ソース−ドレイン間のゲート長は、約０．
２５μｍ程度が一般的であり、電子走行層としてＩｎＧ
ａＡｓを用いたＨＥＭＴはゲート長約０．１５μｍ程度
のものが開発されつつある。
２５μｍ程度が一般的であり、電子走行層としてＩｎＧ
ａＡｓを用いたＨＥＭＴはゲート長約０．１５μｍ程度
のものが開発されつつある。
【００１２】ところで、ＨＥＭＴ等の半導体デバイスの
特性の向上は一般的にゲート長を短縮することによって
達成される。ゲート長を短縮していくと、ソース−ドレ
イン間の距離が短くなり、同一のドレイン電圧を印加し
た場合、ドレイン近傍の電界は高くなる。この高電界に
よって一般的にショートチャネル効果と呼ばれる現象が
生じる。
特性の向上は一般的にゲート長を短縮することによって
達成される。ゲート長を短縮していくと、ソース−ドレ
イン間の距離が短くなり、同一のドレイン電圧を印加し
た場合、ドレイン近傍の電界は高くなる。この高電界に
よって一般的にショートチャネル効果と呼ばれる現象が
生じる。
【００１３】図２（Ｂ）、（Ｃ）は、ゲート電極５８下
での２つの位置（図２（Ａ）のＩＩＢ−ＩＩＢ′、ＩＩ
Ｃ−ＩＩＣ′における電子エネルギの分布を示す。図２
（Ｂ）は、ソース電極５６に近い部分ＩＩＢ−ＩＩＢ′
での電子エネルギ分布を示し、図２（Ｃ）は、ドレイン
電極５７近くの部分ＩＩＣ−ＩＩＣ′での電子エネルギ
分布を示す。
での２つの位置（図２（Ａ）のＩＩＢ−ＩＩＢ′、ＩＩ
Ｃ−ＩＩＣ′における電子エネルギの分布を示す。図２
（Ｂ）は、ソース電極５６に近い部分ＩＩＢ−ＩＩＢ′
での電子エネルギ分布を示し、図２（Ｃ）は、ドレイン
電極５７近くの部分ＩＩＣ−ＩＩＣ′での電子エネルギ
分布を示す。
【００１４】電子はソース電極５６から電子走行層５３
を輸送され、ドレイン電極５７に到達する間に電界によ
って加速され、高エネルギ状態となる。このため、図２
（Ｂ）、（Ｃ）で示すようにドレイン電極近傍の電子は
一般的にソース電極５６近傍の電子よりも高いエネルギ
状態となる。ゲート長が短縮され、電界が高くなると、
図２（Ｃ）で示す電子エネルギも急激に増大し、いわゆ
るホットエレクトロンと言われる状態になる。
を輸送され、ドレイン電極５７に到達する間に電界によ
って加速され、高エネルギ状態となる。このため、図２
（Ｂ）、（Ｃ）で示すようにドレイン電極近傍の電子は
一般的にソース電極５６近傍の電子よりも高いエネルギ
状態となる。ゲート長が短縮され、電界が高くなると、
図２（Ｃ）で示す電子エネルギも急激に増大し、いわゆ
るホットエレクトロンと言われる状態になる。
【００１５】図３は、ショートチャネル効果に対する従
来の技術による対策を説明するためのグラフである。図
３（Ａ）は、電子走行層５３としてＩｎＧａＡｓを用
い、電子供給層５４としてｎ型ＩｎＡｌＡｓを用いた場
合の図である。
来の技術による対策を説明するためのグラフである。図
３（Ａ）は、電子走行層５３としてＩｎＧａＡｓを用
い、電子供給層５４としてｎ型ＩｎＡｌＡｓを用いた場
合の図である。
【００１６】図中、右側は電子に対する伝導帯のポテン
シャルと電子分布を示す。電子走行層５３の伝導帯の底
は、電子供給層５４と接する部分において最も低く、離
れるにしたがって次第に持ち上がっている。
シャルと電子分布を示す。電子走行層５３の伝導帯の底
は、電子供給層５４と接する部分において最も低く、離
れるにしたがって次第に持ち上がっている。
【００１７】したがって、電子にとってヘテロ界面近傍
の電子走行層５３が最も位置エネルギの低い領域であ
る。ところが、高電界によって電子がホットエレクトロ
ン状態に加速されると、電子の運動エネルギが高くな
り、電子エネルギの分布は斜線部で示されるような状態
となる。
の電子走行層５３が最も位置エネルギの低い領域であ
る。ところが、高電界によって電子がホットエレクトロ
ン状態に加速されると、電子の運動エネルギが高くな
り、電子エネルギの分布は斜線部で示されるような状態
となる。
【００１８】このような高エネルギの電子は、もはや電
子走行層５３の電子供給層５４とのヘテロ接合近傍には
留まらず、電子走行層５３深部からさらに基板方向に向
かって拡散してしまう。このような電子の拡散は、相互
コンダクタンスの減少を引き起こす。
子走行層５３の電子供給層５４とのヘテロ接合近傍には
留まらず、電子走行層５３深部からさらに基板方向に向
かって拡散してしまう。このような電子の拡散は、相互
コンダクタンスの減少を引き起こす。
【００１９】このような原因による特性の劣化を防止す
るために、通常図３（Ｂ）に示すような構成を採用す
る。図３（Ｂ）においては、ｎ型ＩｎＡｌＡｓで形成さ
れた電子供給層５４、ノンドープＩｎＧａＡｓで形成さ
れた電子走行層５３の下に、キャリアである電子に対し
電位障壁を形成するための層としてＩｎＡｌＡｓで形成
された障壁層５５が配置されている。
るために、通常図３（Ｂ）に示すような構成を採用す
る。図３（Ｂ）においては、ｎ型ＩｎＡｌＡｓで形成さ
れた電子供給層５４、ノンドープＩｎＧａＡｓで形成さ
れた電子走行層５３の下に、キャリアである電子に対し
電位障壁を形成するための層としてＩｎＡｌＡｓで形成
された障壁層５５が配置されている。
【００２０】この場合、伝導帯底のエネルギ状態は、図
中右側で示すようになる。すなわち、電子走行層５３内
における伝導帯の底のエネルギに対し、電子供給層５４
および障壁層５５が電位障壁を形成する。電子走行層５
３内で電子が加速され、高エネルギ状態となっても、電
位障壁によって電子の拡散は防止される。
中右側で示すようになる。すなわち、電子走行層５３内
における伝導帯の底のエネルギに対し、電子供給層５４
および障壁層５５が電位障壁を形成する。電子走行層５
３内で電子が加速され、高エネルギ状態となっても、電
位障壁によって電子の拡散は防止される。
【００２１】このように、従来の技術によれば、短チャ
ネル化したＨＥＭＴにおいてショートチャネル効果が生
じているが、ショートチャネル効果の防止は障壁層によ
りキャリアの散乱を防止することによって行われてい
る。
ネル化したＨＥＭＴにおいてショートチャネル効果が生
じているが、ショートチャネル効果の防止は障壁層によ
りキャリアの散乱を防止することによって行われてい
る。
【００２２】
【発明が解決しようとする課題】一般的に、半導体内の
電子（キャリア）は、印加される電界が高くなるにした
がってその速度が速くなる。しかしながら、電界がある
程度以上高くなると電子速度は飽和するようになる。こ
の時の電子速度を飽和速度と呼ぶ。
電子（キャリア）は、印加される電界が高くなるにした
がってその速度が速くなる。しかしながら、電界がある
程度以上高くなると電子速度は飽和するようになる。こ
の時の電子速度を飽和速度と呼ぶ。
【００２３】したがって、キャリアが走行する領域内に
高電界が印加されるデバイスにおいては、飽和速度が特
性の理論的上限を決める重要な要素になる。キャリア走
行層としてＩｎＧａＡｓや、ＧａＡｓを用いたＨＥＭＴ
においては、低電界における電子速度の増加は相対的に
急速であるが、飽和速度は相対的に小さい。
高電界が印加されるデバイスにおいては、飽和速度が特
性の理論的上限を決める重要な要素になる。キャリア走
行層としてＩｎＧａＡｓや、ＧａＡｓを用いたＨＥＭＴ
においては、低電界における電子速度の増加は相対的に
急速であるが、飽和速度は相対的に小さい。
【００２４】したがって、このような材料を用いた場合
の特性の理論的上限は低い飽和速度によって制限され
る。一方、高い飽和速度を持つ材料としてＩｎＰ等が知
られている。そこで、キャリア走行層として高い飽和速
度を持つ材料を用いると、より高速動作の可能なデバイ
スが作成されることが期待される。
の特性の理論的上限は低い飽和速度によって制限され
る。一方、高い飽和速度を持つ材料としてＩｎＰ等が知
られている。そこで、キャリア走行層として高い飽和速
度を持つ材料を用いると、より高速動作の可能なデバイ
スが作成されることが期待される。
【００２５】ところが、たとえば電子供給層としてＩｎ
ＡｌＡｓを用い、電子走行層としてＩｎＰを用いたヘテ
ロ接合半導体装置を作成しても、電子供給層としてＩｎ
ＡｌＡｓ、電子走行層としてＩｎＧａＡｓを用いたヘテ
ロ接合半導体デバイスに比べ、良好な特性を得ることは
困難である。
ＡｌＡｓを用い、電子走行層としてＩｎＰを用いたヘテ
ロ接合半導体装置を作成しても、電子供給層としてＩｎ
ＡｌＡｓ、電子走行層としてＩｎＧａＡｓを用いたヘテ
ロ接合半導体デバイスに比べ、良好な特性を得ることは
困難である。
【００２６】本発明の目的は、より高速動作の可能なヘ
テロ接合半導体装置を提供することである。本発明の他
の目的は、ショートチャネル効果を防止しつつ、チャネ
ル長を短縮化することが可能で、高速動作の得られるヘ
テロ接合半導体装置を提供することである。
テロ接合半導体装置を提供することである。本発明の他
の目的は、ショートチャネル効果を防止しつつ、チャネ
ル長を短縮化することが可能で、高速動作の得られるヘ
テロ接合半導体装置を提供することである。
【００２７】
【課題を解決するための手段】本発明のヘテロ接合半導
体装置は、相対的に狭いバンドギャップを有し、不純物
濃度の低い半導体で形成されたキャリア走行層と、相対
的に広いバンドギャップを有し、不純物をドープした半
導体で形成され、キャリア走行層に接して配置されたキ
ャリア供給層とを含み、キャリア走行層内のヘテロ接合
近傍の二次元キャリアの輸送を利用するヘテロ接合半導
体装置であって、前記キャリア走行層が、前記キャリア
に対するポテンシャルが相対的に低く、低電界における
前記キャリアの移動度が相対的に高い第１の半導体で形
成される第１キャリア走行層と、該第１キャリア走行層
に接して配置され、前記キャリアに対するポテンシャル
が相対的に高く、高電界における前記キャリアの飽和速
度が相対的に高い第２の半導体で形成される第２キャリ
ア走行層で構成され、さらに、前記キャリア走行層に接
して、該キャリア走行層を介して前記キャリア供給層と
対向するように配置され、該キャリア走行層を走行する
キャリアに対する電位障壁となり該キャリアの拡散を制
限する障壁層を含む。
体装置は、相対的に狭いバンドギャップを有し、不純物
濃度の低い半導体で形成されたキャリア走行層と、相対
的に広いバンドギャップを有し、不純物をドープした半
導体で形成され、キャリア走行層に接して配置されたキ
ャリア供給層とを含み、キャリア走行層内のヘテロ接合
近傍の二次元キャリアの輸送を利用するヘテロ接合半導
体装置であって、前記キャリア走行層が、前記キャリア
に対するポテンシャルが相対的に低く、低電界における
前記キャリアの移動度が相対的に高い第１の半導体で形
成される第１キャリア走行層と、該第１キャリア走行層
に接して配置され、前記キャリアに対するポテンシャル
が相対的に高く、高電界における前記キャリアの飽和速
度が相対的に高い第２の半導体で形成される第２キャリ
ア走行層で構成され、さらに、前記キャリア走行層に接
して、該キャリア走行層を介して前記キャリア供給層と
対向するように配置され、該キャリア走行層を走行する
キャリアに対する電位障壁となり該キャリアの拡散を制
限する障壁層を含む。
【００２８】
【作用】キャリア走行層が、キャリアの移動度が相対的
に高い第１キャリア走行層と、キャリアの飽和速度が相
対的に高い第２キャリア走行層を含むため、加速過程に
おいて、当初キャリアは第１キャリア走行層を走行し、
高い移動度によって速やかに高速状態に加速される。
に高い第１キャリア走行層と、キャリアの飽和速度が相
対的に高い第２キャリア走行層を含むため、加速過程に
おいて、当初キャリアは第１キャリア走行層を走行し、
高い移動度によって速やかに高速状態に加速される。
【００２９】加速されて高エネルギ状態となったキャリ
アは、ポテンシャルが相対的に高い第２キャリア走行層
内へ拡散し、そこで加速されることにより高い飽和速度
に達する。このため、ソース電極からドレイン電極に達
するまでの走行時間が短縮化される。
アは、ポテンシャルが相対的に高い第２キャリア走行層
内へ拡散し、そこで加速されることにより高い飽和速度
に達する。このため、ソース電極からドレイン電極に達
するまでの走行時間が短縮化される。
【００３０】
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の基本実施例によるヘテロ接合半導体装置を示
す。図１（Ａ）は構成を断面で示し、図１（Ｂ）は断面
方向のバンド構造を示し、図１（Ｃ）は第１キャリア走
行層と第２キャリア走行層の電子速度の関係を示す。
本発明の基本実施例によるヘテロ接合半導体装置を示
す。図１（Ａ）は構成を断面で示し、図１（Ｂ）は断面
方向のバンド構造を示し、図１（Ｃ）は第１キャリア走
行層と第２キャリア走行層の電子速度の関係を示す。
【００３１】図１（Ａ）において、半導体基板１の上に
バッファ層２が形成され、その上に第２キャリア走行層
４と第１キャリア走行層５の積層構造からなるキャリア
走行層３が形成されている。
バッファ層２が形成され、その上に第２キャリア走行層
４と第１キャリア走行層５の積層構造からなるキャリア
走行層３が形成されている。
【００３２】キャリア走行層３の上にはキャリア供給層
６が形成され、その上にソース電極７、ドレイン電極
８、ゲート電極９が形成されている。ゲート電極９はシ
ョットキ接触を形成し、ソース電極７およびドレイン電
極８はオーミック接触を形成する。
６が形成され、その上にソース電極７、ドレイン電極
８、ゲート電極９が形成されている。ゲート電極９はシ
ョットキ接触を形成し、ソース電極７およびドレイン電
極８はオーミック接触を形成する。
【００３３】キャリアが電子である場合のキャリア供給
層６、キャリア走行層５、４、バッファ層２のバンド構
造を図１（Ｂ）に示す。図１（Ｂ）は、伝導帯の底のエ
ネルギを深さ方向に沿って示す。
層６、キャリア走行層５、４、バッファ層２のバンド構
造を図１（Ｂ）に示す。図１（Ｂ）は、伝導帯の底のエ
ネルギを深さ方向に沿って示す。
【００３４】第１キャリア走行層５のエネルギが最も低
く、隣接する第２キャリア走行層４の伝導帯の底のエネ
ルギがある程度上に存在する。これらを囲むキャリア供
給層６およびバッファ層２の伝導帯のエネルギはさらに
高い状態にある。したがって、バッファ層２は障壁層と
して機能する。
く、隣接する第２キャリア走行層４の伝導帯の底のエネ
ルギがある程度上に存在する。これらを囲むキャリア供
給層６およびバッファ層２の伝導帯のエネルギはさらに
高い状態にある。したがって、バッファ層２は障壁層と
して機能する。
【００３５】図１（Ｃ）は、第１キャリア走行層５内に
おけるキャリアの速度ｖ５および第２キャリア走行層４
ないにおけるキャリアの速度ｖ４を示す。図１（Ｃ）に
おいて横軸は電界強度を示し、縦軸はキャリア速度を示
す。
おけるキャリアの速度ｖ５および第２キャリア走行層４
ないにおけるキャリアの速度ｖ４を示す。図１（Ｃ）に
おいて横軸は電界強度を示し、縦軸はキャリア速度を示
す。
【００３６】第１キャリア走行層５内のキャリア速度ｖ
５は、低電界においてより高い値を有し、高い移動度を
有する。第２キャリア走行層４内のキャリア速度ｖ４
は、低電界においては低い移動度を示す低い値を有する
が、飽和速度は第１キャリア走行層５内のキャリアの飽
和速度よりも高い値を有する。
５は、低電界においてより高い値を有し、高い移動度を
有する。第２キャリア走行層４内のキャリア速度ｖ４
は、低電界においては低い移動度を示す低い値を有する
が、飽和速度は第１キャリア走行層５内のキャリアの飽
和速度よりも高い値を有する。
【００３７】このような構成によれば、ソース−ドレイ
ン間に電界が印加された状態においてキャリアがソース
電極からドレイン電極に向かって走行すると、当初エネ
ルギの低い状態においてはキャリアは第１キャリア走行
層５内を加速されながら進む。次第に加速されて高エネ
ルギ状態となると、第１キャリア走行層５から第２キャ
リア走行層４にキャリアは移行することができるように
なる。
ン間に電界が印加された状態においてキャリアがソース
電極からドレイン電極に向かって走行すると、当初エネ
ルギの低い状態においてはキャリアは第１キャリア走行
層５内を加速されながら進む。次第に加速されて高エネ
ルギ状態となると、第１キャリア走行層５から第２キャ
リア走行層４にキャリアは移行することができるように
なる。
【００３８】第２キャリア走行層４内に入ったキャリア
は、図１（Ｃ）に示すようにより高い値を有する飽和速
度まで加速されることができる。したがって、加速され
たキャリアは第２キャリア走行層４内をより高速で移動
することができる。したがって、ソース−ドレイン間の
走行時間を短縮化することができる。
は、図１（Ｃ）に示すようにより高い値を有する飽和速
度まで加速されることができる。したがって、加速され
たキャリアは第２キャリア走行層４内をより高速で移動
することができる。したがって、ソース−ドレイン間の
走行時間を短縮化することができる。
【００３９】図１（Ｃ）に示すように、低電界における
移動度が高い材料としては、たとえば１００００ｃｍ2
／Ｖｓ程度の移動度（室温）を有するＩｎＧａＡｓ等を
用いることができ、高電界においてより高い飽和速度を
有する第２キャリア走行層４としては、移動度は３００
０〜４０００ｃｍ2 ／Ｖｓの小さな値しか有さないが、
飽和速度の高いＩｎＰ等を用いることができる。
移動度が高い材料としては、たとえば１００００ｃｍ2
／Ｖｓ程度の移動度（室温）を有するＩｎＧａＡｓ等を
用いることができ、高電界においてより高い飽和速度を
有する第２キャリア走行層４としては、移動度は３００
０〜４０００ｃｍ2 ／Ｖｓの小さな値しか有さないが、
飽和速度の高いＩｎＰ等を用いることができる。
【００４０】図４は、本発明の実施例によるＨＥＭＴを
説明するための図である。図４（Ａ）は、電子速度の電
界に対する変化を示すグラフであり、図４（Ｂ）は、Ｈ
ＥＭＴ装置の積層構成を示す概略断面図であり、図４
（Ｃ）は、図４（Ｂ）の積層構成内における電子エネル
ギ分布を示すグラフである。
説明するための図である。図４（Ａ）は、電子速度の電
界に対する変化を示すグラフであり、図４（Ｂ）は、Ｈ
ＥＭＴ装置の積層構成を示す概略断面図であり、図４
（Ｃ）は、図４（Ｂ）の積層構成内における電子エネル
ギ分布を示すグラフである。
【００４１】図４（Ａ）は、電子供給層をＩｎＡｌＡｓ
で形成し、電子走行層をＩｎＰとＩｎＧａＡｓで形成し
た２つの場合における電子走行層内の電子速度を電界の
関数として示すグラフである。横軸は電界を示し、縦軸
は電子速度を示す。
で形成し、電子走行層をＩｎＰとＩｎＧａＡｓで形成し
た２つの場合における電子走行層内の電子速度を電界の
関数として示すグラフである。横軸は電界を示し、縦軸
は電子速度を示す。
【００４２】図に示すように、電子走行層をＩｎＰで形
成した場合、電子速度は低電界においては相対的に低い
値を有するが、電子速度は容易に飽和せず、高い値で飽
和する。これに対し、電子走行層をＩｎＧａＡｓで形成
した場合は、低電界における電子速度の加速は速やかで
あるが、電子速度は容易に飽和してしまい、相対的に低
い値で飽和速度に達する。
成した場合、電子速度は低電界においては相対的に低い
値を有するが、電子速度は容易に飽和せず、高い値で飽
和する。これに対し、電子走行層をＩｎＧａＡｓで形成
した場合は、低電界における電子速度の加速は速やかで
あるが、電子速度は容易に飽和してしまい、相対的に低
い値で飽和速度に達する。
【００４３】したがって、電子走行層をＩｎＧａＡｓで
形成すると、電子速度は速やかに加速されるが、低い値
で飽和するので電子走行時間を短縮することには制限が
ある。
形成すると、電子速度は速やかに加速されるが、低い値
で飽和するので電子走行時間を短縮することには制限が
ある。
【００４４】一方、電子走行層をＩｎＰで形成すると、
電子速度の加速が遅く、短チャネル化したＨＥＭＴにお
いては飽和速度に達する前にドレインに達してしまい、
結果として高い飽和速度を有効に利用することが困難で
ある。
電子速度の加速が遅く、短チャネル化したＨＥＭＴにお
いては飽和速度に達する前にドレインに達してしまい、
結果として高い飽和速度を有効に利用することが困難で
ある。
【００４５】このように、高い移動度を有するが、飽和
速度の低い材料または飽和速度は高いが移動度の低い材
料を用いると、何れの場合にも短チャネル化したＨＥＭ
Ｔにおいては高速動作の達成が困難である。
速度の低い材料または飽和速度は高いが移動度の低い材
料を用いると、何れの場合にも短チャネル化したＨＥＭ
Ｔにおいては高速動作の達成が困難である。
【００４６】ところが、これらの性質を有する２種類の
材料を図４（Ｂ）に示すように組み合わせて用いること
により、高速動作をより改善することが可能となる。図
４（Ｂ）においては、ＩｎＰで形成された半導体基板１
１の上に、ＩｎＡｌＡｓで形成されたバッファ層１２を
配置し、この上にＩｎＰで形成された第２キャリア走行
層１４およびＩｎＧａＡｓで形成された第１キャリア走
行層１５を積層してキャリア走行層１３を作成し、その
上にｎ型ＩｎＡｌＡｓで形成されたキャリア供給層１６
を配置する。
材料を図４（Ｂ）に示すように組み合わせて用いること
により、高速動作をより改善することが可能となる。図
４（Ｂ）においては、ＩｎＰで形成された半導体基板１
１の上に、ＩｎＡｌＡｓで形成されたバッファ層１２を
配置し、この上にＩｎＰで形成された第２キャリア走行
層１４およびＩｎＧａＡｓで形成された第１キャリア走
行層１５を積層してキャリア走行層１３を作成し、その
上にｎ型ＩｎＡｌＡｓで形成されたキャリア供給層１６
を配置する。
【００４７】このような構成としたときのバンド構造お
よび電子エネルギ分布を図４（Ｃ）に示す。実線は伝導
帯の底のエネルギを示す。また、斜線部は加速された状
態の電子エネルギ分布を示す。
よび電子エネルギ分布を図４（Ｃ）に示す。実線は伝導
帯の底のエネルギを示す。また、斜線部は加速された状
態の電子エネルギ分布を示す。
【００４８】図４（Ｃ）に示すように、電子供給層１６
に加え、バッファ層１２がキャリアに対する電位障壁を
形成しているので、キャリアは第１キャリア走行層１
５、第２キャリア走行層１４内に閉じ込められる。
に加え、バッファ層１２がキャリアに対する電位障壁を
形成しているので、キャリアは第１キャリア走行層１
５、第２キャリア走行層１４内に閉じ込められる。
【００４９】このため、第１キャリア走行層１５から第
２キャリア走行層１４へのキャリアの散乱は許されてい
るが、さらに基板方向へのキャリアの散乱は防止され
る。図に示すように、第１キャリア走行層１５の伝導帯
は最も低く、第２キャリア走行層１４の伝導帯のエネル
ギはそれよりもある程度高い値にある。キャリア供給層
１６およびバッファ層１２の伝導帯の底のエネルギはさ
らに高く、キャリアに対して電位障壁を形成している。
キャリアである電子は、当初第１キャリア走行層１５の
底部に分布するが、電界によって加速されることによっ
て次第に高エネルギ状態に変化する。
２キャリア走行層１４へのキャリアの散乱は許されてい
るが、さらに基板方向へのキャリアの散乱は防止され
る。図に示すように、第１キャリア走行層１５の伝導帯
は最も低く、第２キャリア走行層１４の伝導帯のエネル
ギはそれよりもある程度高い値にある。キャリア供給層
１６およびバッファ層１２の伝導帯の底のエネルギはさ
らに高く、キャリアに対して電位障壁を形成している。
キャリアである電子は、当初第１キャリア走行層１５の
底部に分布するが、電界によって加速されることによっ
て次第に高エネルギ状態に変化する。
【００５０】図に示すように、電子エネルギが第２キャ
リア走行層１４の伝導帯の底のエネルギよりも高くなる
と、キャリアは第２キャリア走行層１４内に散乱によっ
て分布するようになる。
リア走行層１４の伝導帯の底のエネルギよりも高くなる
と、キャリアは第２キャリア走行層１４内に散乱によっ
て分布するようになる。
【００５１】第２キャリア走行層１４内においては、キ
ャリアはより高い飽和速度を有するので、高電界によっ
て加速されることによりキャリアは高速になる。このよ
うな高速キャリアによってより高い動作速度が得られ
る。
ャリアはより高い飽和速度を有するので、高電界によっ
て加速されることによりキャリアは高速になる。このよ
うな高速キャリアによってより高い動作速度が得られ
る。
【００５２】図５は、本発明のより具体的実施例を示
す。ＦｅをドープしたＩｎＰで形成された半絶縁性半導
体基板１１の上に、ＩｎＡｌＡｓで形成されたバッファ
層１２をエピタキシャルに成長し、その上にノンドープ
ＩｎＰで形成された第２キャリア走行層１４およびノン
ドープＩｎＧａＡｓで形成された第１キャリア走行層１
５を積層してキャリア走行層１３を作成する。
す。ＦｅをドープしたＩｎＰで形成された半絶縁性半導
体基板１１の上に、ＩｎＡｌＡｓで形成されたバッファ
層１２をエピタキシャルに成長し、その上にノンドープ
ＩｎＰで形成された第２キャリア走行層１４およびノン
ドープＩｎＧａＡｓで形成された第１キャリア走行層１
５を積層してキャリア走行層１３を作成する。
【００５３】キャリア走行層１３の上にはノンドープの
ＩｎＡｌＡｓで形成されたスペーサ層１６およびｎ型不
純物をドープしたＩｎＡｌＡｓで形成された電子供給層
１７をエピタキシャルに積層し、さらにオーミック接触
を形成するためのｎ型ＩｎＧａＡｓで形成されたコンタ
クト層１８をエピタキシャルに成長する。
ＩｎＡｌＡｓで形成されたスペーサ層１６およびｎ型不
純物をドープしたＩｎＡｌＡｓで形成された電子供給層
１７をエピタキシャルに積層し、さらにオーミック接触
を形成するためのｎ型ＩｎＧａＡｓで形成されたコンタ
クト層１８をエピタキシャルに成長する。
【００５４】表面からコンタクト層１８および電子供給
層１７の一部を除去するエッチングを行い、エッチング
によって形成された凹部にショットキ接触を形成するゲ
ート電極２３をたとえばＡｌで形成する。
層１７の一部を除去するエッチングを行い、エッチング
によって形成された凹部にショットキ接触を形成するゲ
ート電極２３をたとえばＡｌで形成する。
【００５５】また、ゲート電極２３を挟むようにコンタ
クト層１８上にたとえばＡｕＧｅ／Ａｕで形成されたソ
ース電極２１、ドレイン電極２２を作成する。たとえ
ば、半導体基板１１は数百μｍの厚さを有し、バッファ
層１２は約４００ｎｍの厚さを有し、第２キャリア走行
層１４および第１キャリア走行層１５はそれぞれ約１５
ｎｍの厚さを有する。
クト層１８上にたとえばＡｕＧｅ／Ａｕで形成されたソ
ース電極２１、ドレイン電極２２を作成する。たとえ
ば、半導体基板１１は数百μｍの厚さを有し、バッファ
層１２は約４００ｎｍの厚さを有し、第２キャリア走行
層１４および第１キャリア走行層１５はそれぞれ約１５
ｎｍの厚さを有する。
【００５６】また、スペーサ層１６は不純物ドープの影
響を遮蔽できる厚さ、たとえば厚さ約２ｎｍとし、電子
供給層１７はＳｉを約３×１０18ｃｍ-3ドープした厚さ
約２０ｎｍのｎ型層で形成し、コンタクト層１８は同様
にＳｉを約３×１０18ｃｍ-3ドープした厚さ約２０ｎｍ
の層で形成する。
響を遮蔽できる厚さ、たとえば厚さ約２ｎｍとし、電子
供給層１７はＳｉを約３×１０18ｃｍ-3ドープした厚さ
約２０ｎｍのｎ型層で形成し、コンタクト層１８は同様
にＳｉを約３×１０18ｃｍ-3ドープした厚さ約２０ｎｍ
の層で形成する。
【００５７】このような構成によれば、図４の実施例同
様電子供給層１７およびバッファ層１２が電子に対して
電位障壁を形成し、第１キャリア走行層および第２キャ
リア走行層１４が低電界において速やかに電子を加速
し、且つ高電界において高い飽和速度を達成する電子走
行層を形成する。
様電子供給層１７およびバッファ層１２が電子に対して
電位障壁を形成し、第１キャリア走行層および第２キャ
リア走行層１４が低電界において速やかに電子を加速
し、且つ高電界において高い飽和速度を達成する電子走
行層を形成する。
【００５８】さらに、電子供給層１７の不純物ドープに
よる影響が電子走行層１３に及ぶことをスペーサ層１６
が防止するので、さらに高性能が期待される。なお、キ
ャリア供給層の下に移動度が高く、飽和速度の低い第１
キャリア走行層を配置し、その下に移動度は低いが飽和
速度の高い第２キャリア走行層を配置する場合を説明し
たが、第２キャリア走行層を第１キャリア走行層とキャ
リア供給層の間に配置してもよい。
よる影響が電子走行層１３に及ぶことをスペーサ層１６
が防止するので、さらに高性能が期待される。なお、キ
ャリア供給層の下に移動度が高く、飽和速度の低い第１
キャリア走行層を配置し、その下に移動度は低いが飽和
速度の高い第２キャリア走行層を配置する場合を説明し
たが、第２キャリア走行層を第１キャリア走行層とキャ
リア供給層の間に配置してもよい。
【００５９】また、第１キャリア走行層をＩｎＧａＡ
ｓ、第２キャリア走行層をＩｎＰで形成する場合を説明
したが、 その他、第１キャリア走行層、第２キャリア
走行層の組み合わせとしては、第１キャリア走行層が高
い移動度と相対的に低い飽和速度を有し、第２キャリア
走行層が相対的に低い移動度と高い飽和速度を有し、キ
ャリアに対するバンド構造が第１キャリア走行層の方が
第２キャリア走行層よりも低いエネルギ状態にあるもの
であればよい。
ｓ、第２キャリア走行層をＩｎＰで形成する場合を説明
したが、 その他、第１キャリア走行層、第２キャリア
走行層の組み合わせとしては、第１キャリア走行層が高
い移動度と相対的に低い飽和速度を有し、第２キャリア
走行層が相対的に低い移動度と高い飽和速度を有し、キ
ャリアに対するバンド構造が第１キャリア走行層の方が
第２キャリア走行層よりも低いエネルギ状態にあるもの
であればよい。
【００６０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
２種類以上の材料を用いてキャリア走行層を形成するこ
とにより、低電界で速やかに加速でき、高電界で高い飽
和速度を有するキャリアを実現し、より高速動作の可能
なヘテロ接合半導体装置を提供することができる。
２種類以上の材料を用いてキャリア走行層を形成するこ
とにより、低電界で速やかに加速でき、高電界で高い飽
和速度を有するキャリアを実現し、より高速動作の可能
なヘテロ接合半導体装置を提供することができる。
【図１】本発明の基本実施例を示す。図１（Ａ）は構成
を示す断面図、図１（Ｂ）はバンド構造を示すグラフ、
図１（Ｃ）はキャリア速度の電界に対する関係を示すグ
ラフである。
を示す断面図、図１（Ｂ）はバンド構造を示すグラフ、
図１（Ｃ）はキャリア速度の電界に対する関係を示すグ
ラフである。
【図２】従来の技術を示す。図２（Ａ）は構成例を示す
断面図、図２（Ｂ）、（Ｃ）は、電子エネルギの分布を
示すグラフである。
断面図、図２（Ｂ）、（Ｃ）は、電子エネルギの分布を
示すグラフである。
【図３】従来の技術を示す。図３（Ａ）はＩｎＡｌＡｓ
／ＩｎＧａＡｓ構造ＨＥＭＴを説明するための模式図、
図３（Ｂ）はＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡ
ｓ構造ＨＥＭＴを説明するための模式図である。
／ＩｎＧａＡｓ構造ＨＥＭＴを説明するための模式図、
図３（Ｂ）はＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＡｌＡ
ｓ構造ＨＥＭＴを説明するための模式図である。
【図４】本発明の実施例を示す。図４（Ａ）は電子速度
の電界に対する関係を示すグラフ、図４（Ｂ）は半導体
装置の積層構成を示す概略断面図、図４（Ｃ）は電子エ
ネルギ分布を示すグラフである。
の電界に対する関係を示すグラフ、図４（Ｂ）は半導体
装置の積層構成を示す概略断面図、図４（Ｃ）は電子エ
ネルギ分布を示すグラフである。
【図５】本発明の実施例を示す断面図である。
１ 半導体基板 ２ バッファ層（障壁層） ３ キャリア走行層 ４ 第２キャリア走行層 ５ 第１キャリア走行層 ６ キャリア供給層 ７ ソース電極 ８ ドレイン電極 ９ ゲート電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (5)
- 【請求項１】 相対的に狭いバンドギャップを有し、不
純物濃度の低い半導体で形成されたキャリア走行層と、
相対的に広いバンドギャップを有し、不純物をドープし
た半導体で形成され、キャリア走行層に接して配置され
たキャリア供給層とを含み、キャリア走行層内のヘテロ
接合近傍の二次元キャリアの輸送を利用するヘテロ接合
半導体装置であって、 前記キャリア走行層が、前記キャリアに対するポテンシ
ャルが相対的に低く、低電界における前記キャリアの移
動度が相対的に高い第１の半導体で形成される第１キャ
リア走行層と、該第１キャリア走行層に接して配置さ
れ、前記キャリアに対するポテンシャルが相対的に高
く、高電界における前記キャリアの飽和速度が相対的に
高い第２の半導体で形成される第２キャリア走行層で構
成され、 さらに、前記キャリア走行層に接して、該キャリア走行
層を介して前記キャリア供給層と対向するように配置さ
れ、該キャリア走行層を走行するキャリアに対する電位
障壁となり該キャリアの拡散を制限する障壁層を含むヘ
テロ接合半導体装置。 - 【請求項２】 請求項１記載のヘテロ接合半導体装置で
あって、前記第２キャリア走行層が前記キャリア供給層
と逆の側で前記第１キャリア走行層に接して形成されて
いるヘテロ接合半導体装置。 - 【請求項３】 請求項１又は２に記載のヘテロ接合半導
体装置であって、さらに、 前記キャリア供給層上に形成され、ショットキ接触を形
成するゲート電極と、 前記キャリア供給層上に形成され、前記キャリア走行層
に対しオーミック接触を形成するソース／ドレイン電極
とを含むヘテロ接合半導体装置。 - 【請求項４】 請求項１から３のいずれかに記載のヘテ
ロ接合半導体装置であって、 前記第１キャリア走行層がＩｎＧａＡｓで形成され、前
記第２キャリア走行層がＩｎＰで形成されているヘテロ
接合半導体装置。 - 【請求項５】 請求項４に記載のヘテロ接合半導体装置
であって、 前記障壁層はＩｎＡｌＡｓで形成されているヘテロ接合
半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162571A JP3046098B2 (ja) | 1991-07-03 | 1991-07-03 | ヘテロ接合半導体装置 |
| US07/907,405 US5326995A (en) | 1991-07-03 | 1992-07-01 | Semiconductor device having a heterojunction interface for transporting carriers with improved carrier mobility |
| EP92401928A EP0522943B1 (en) | 1991-07-03 | 1992-07-03 | Semiconductor device having a heterojunction interface for transporting carriers with improved carrier mobility |
| DE69216163T DE69216163T2 (de) | 1991-07-03 | 1992-07-03 | Halbleiterbauelement mit einem Hetero-Übergang für Ladungsträgertransport mit verbesserter Beweglichkeit |
| KR1019920011884A KR950011787B1 (ko) | 1991-07-03 | 1992-07-03 | 이질접합계면을 가지며, 캐리어를 고속으로 운송하는 반도체 장치. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162571A JP3046098B2 (ja) | 1991-07-03 | 1991-07-03 | ヘテロ接合半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513461A JPH0513461A (ja) | 1993-01-22 |
| JP3046098B2 true JP3046098B2 (ja) | 2000-05-29 |
Family
ID=15757122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162571A Expired - Fee Related JP3046098B2 (ja) | 1991-07-03 | 1991-07-03 | ヘテロ接合半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5326995A (ja) |
| EP (1) | EP0522943B1 (ja) |
| JP (1) | JP3046098B2 (ja) |
| KR (1) | KR950011787B1 (ja) |
| DE (1) | DE69216163T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69117866T2 (de) * | 1990-10-26 | 1996-10-10 | Nippon Telegraph & Telephone | Heteroübergangsfeldeffekttransistor |
| JP3301888B2 (ja) * | 1995-05-18 | 2002-07-15 | 三洋電機株式会社 | 電界効果型半導体装置 |
| US5698870A (en) * | 1996-07-22 | 1997-12-16 | The United States Of America As Represented By The Secretary Of The Air Force | High electron mobility transistor (HEMT) and pseudomorphic high electron mobility transistor (PHEMT) devices with single layer integrated metal |
| AUPP147398A0 (en) * | 1998-01-23 | 1998-02-19 | Defence Science And Technology Organisation | Dual non-parallel electronic field electro-optic effect device |
| US6150680A (en) * | 1998-03-05 | 2000-11-21 | Welch Allyn, Inc. | Field effect semiconductor device having dipole barrier |
| US6020226A (en) * | 1998-04-14 | 2000-02-01 | The United States Of America As Represented By The Secretary Of The Air Force | Single layer integrated metal process for enhancement mode field-effect transistor |
| US20050139838A1 (en) * | 2003-12-26 | 2005-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US7528447B2 (en) * | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| JP2008306130A (ja) * | 2007-06-11 | 2008-12-18 | Sanken Electric Co Ltd | 電界効果型半導体装置及びその製造方法 |
| TWI508281B (zh) * | 2011-08-01 | 2015-11-11 | Murata Manufacturing Co | Field effect transistor |
| CN111863625B (zh) * | 2020-07-28 | 2023-04-07 | 哈尔滨工业大学 | 一种单一材料pn异质结及其设计方法 |
| KR102600814B1 (ko) * | 2023-05-09 | 2023-11-10 | 동원영 | 고강성 교량 구조물 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4745452A (en) * | 1984-09-24 | 1988-05-17 | Massachusetts Institute Of Technology | Tunneling transfer devices |
| JPH0654786B2 (ja) * | 1984-12-27 | 1994-07-20 | 住友電気工業株式会社 | ヘテロ接合半導体デバイス |
| JP2652647B2 (ja) * | 1988-01-19 | 1997-09-10 | 住友電気工業株式会社 | ヘテロ接合電界効果トランジスタ |
| US5164800A (en) * | 1990-08-30 | 1992-11-17 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
-
1991
- 1991-07-03 JP JP3162571A patent/JP3046098B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-01 US US07/907,405 patent/US5326995A/en not_active Expired - Lifetime
- 1992-07-03 EP EP92401928A patent/EP0522943B1/en not_active Expired - Lifetime
- 1992-07-03 DE DE69216163T patent/DE69216163T2/de not_active Expired - Fee Related
- 1992-07-03 KR KR1019920011884A patent/KR950011787B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513461A (ja) | 1993-01-22 |
| DE69216163T2 (de) | 1997-04-10 |
| KR950011787B1 (ko) | 1995-10-10 |
| KR930003436A (ko) | 1993-02-24 |
| DE69216163D1 (de) | 1997-02-06 |
| EP0522943A1 (en) | 1993-01-13 |
| US5326995A (en) | 1994-07-05 |
| EP0522943B1 (en) | 1996-12-27 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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