JPS62211963A - ヘテロ接合半導体装置 - Google Patents
ヘテロ接合半導体装置Info
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- JPS62211963A JPS62211963A JP5372486A JP5372486A JPS62211963A JP S62211963 A JPS62211963 A JP S62211963A JP 5372486 A JP5372486 A JP 5372486A JP 5372486 A JP5372486 A JP 5372486A JP S62211963 A JPS62211963 A JP S62211963A
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- 230000005641 tunneling Effects 0.000 claims abstract description 11
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ヘテロ接合半導体装置に於いて、キャリヤ供
給層とチャネルが生成される能動層との間に、該キャリ
ヤ供給層からのキャリヤが共鳴トンネリングする少なく
とも一つの量子井戸、従って、少なくとも二つのバリヤ
層に挟まれたウェル層を形成することに依り、特定のゲ
ート電圧が印加されたときのみ電流が流れるようにして
、周波数逓倍、発振、多値記憶などの動作が可能である
ようにしたものである。
給層とチャネルが生成される能動層との間に、該キャリ
ヤ供給層からのキャリヤが共鳴トンネリングする少なく
とも一つの量子井戸、従って、少なくとも二つのバリヤ
層に挟まれたウェル層を形成することに依り、特定のゲ
ート電圧が印加されたときのみ電流が流れるようにして
、周波数逓倍、発振、多値記憶などの動作が可能である
ようにしたものである。
本発明は、共鳴トンネリング効果を利用するヘテロ接合
半導体装置に関する。
半導体装置に関する。
第９図は通常のへテロ接合電界効果トランジスタを記号
で表した説明図である。
で表した説明図である。
図に於いて、Ｑはへテロ接合電界効果トランジスタ、Ｖ
６．はゲート・ソース間電圧（入力電圧）、Ｉゎはドレ
イン電流（出力電流）をそれぞれ示している。
６．はゲート・ソース間電圧（入力電圧）、Ｉゎはドレ
イン電流（出力電流）をそれぞれ示している。
第１０図は第９図に見られるヘテロ接合電界効果トラン
ジスタＱの入力電圧：出力電流特性を説明する為の線図
であり、第９図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。尚、図では、
横軸にゲート・ソース間電圧Ｖ （、３を、縦軸にドレ
イン電流Ｉ、をそれぞれ採っである。
ジスタＱの入力電圧：出力電流特性を説明する為の線図
であり、第９図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。尚、図では、
横軸にゲート・ソース間電圧Ｖ （、３を、縦軸にドレ
イン電流Ｉ、をそれぞれ採っである。
図から明らかなように、このヘテロ接合電界効果トラン
ジスタＱに於いて、入力電圧であるゲート・ソース間電
圧ＶＧＳを上昇させると出力電流であるドレイン電流■
ゎも単調に増加する。
ジスタＱに於いて、入力電圧であるゲート・ソース間電
圧ＶＧＳを上昇させると出力電流であるドレイン電流■
ゎも単調に増加する。
前記説明したように、通常のへテロ接合電界効果トラン
ジスタは単調な入出力特性をもっているので、種々な信
号処理機能を果たす為には、多数の素子を組み合わせて
回路を構成しなければならない。
ジスタは単調な入出力特性をもっているので、種々な信
号処理機能を果たす為には、多数の素子を組み合わせて
回路を構成しなければならない。
本発明は、ヘテロ接合半導体装置そのものに特殊な機能
をもたせ、多くの素子を用いることなく、周波数逓倍、
発振、多値記憶などが可能であるようにする。
をもたせ、多くの素子を用いることなく、周波数逓倍、
発振、多値記憶などが可能であるようにする。
本発明に依るヘテロ接合半導体装置に於いては、少なく
とも一つの量子井戸を有する超格子の共鳴トンネリング
効果を利用している。
とも一つの量子井戸を有する超格子の共鳴トンネリング
効果を利用している。
第６図は共鳴トンネリング効果を説明する為のモデルで
ある素子の要部切断側面図を表している。
ある素子の要部切断側面図を表している。
図に於いて、２１はｎ型ＧａＡｓ層、２１Ａはｎ型Ｇａ
Ａｓ井戸層、２２はＡｊ！ｏ、５Ｇａｏ、ｓ Ａｓポテ
ンシャル・バリヤ層、２３はリード線をそれぞれ示して
いる。
Ａｓ井戸層、２２はＡｊ！ｏ、５Ｇａｏ、ｓ Ａｓポテ
ンシャル・バリヤ層、２３はリード線をそれぞれ示して
いる。
第７図は第６図に関して説明した素子のエネルギ・バン
ド・ダイヤグラムを表し、第６図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
ド・ダイヤグラムを表し、第６図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
図に於いて、Ｅｃは伝導帯の底、Ｅｌ、Ｅ２・・・・は
サブ・バンド、ｅは電子をそれぞれ示している。
サブ・バンド、ｅは電子をそれぞれ示している。
第６図に見られる素子では、その両端に図示のような極
性で電圧Ｖを印加すると、第７図に見られる電子ｅは矢
印で示すように走行するが、その電子が有するエネルギ
準位とサブ・バンドＥｌ。
性で電圧Ｖを印加すると、第７図に見られる電子ｅは矢
印で示すように走行するが、その電子が有するエネルギ
準位とサブ・バンドＥｌ。
Ｅ２・・・・の何れかに於けるエネルギ準位とが一致し
たときのみ、電子ｅは共鳴トンネリング効果で対応サブ
・バンドを通過することになり、そして、それ等のエネ
ルギ単位が不一致のときは通過できない。従って、前記
電圧■として、電子ｅのエネルギ準位をサブ・バンドＥ
ｌ、Ｅ２・・・・のエネルギ準位に一致させることがで
きるような電圧Ｖｌ、Ｖ２・・・・を印加すれば、それ
等が加わるたびに電流がながれることになる。
たときのみ、電子ｅは共鳴トンネリング効果で対応サブ
・バンドを通過することになり、そして、それ等のエネ
ルギ単位が不一致のときは通過できない。従って、前記
電圧■として、電子ｅのエネルギ準位をサブ・バンドＥ
ｌ、Ｅ２・・・・のエネルギ準位に一致させることがで
きるような電圧Ｖｌ、Ｖ２・・・・を印加すれば、それ
等が加わるたびに電流がながれることになる。
第８図はその様子を説明する為の線図であり、横軸に電
圧■を、縦軸に電流■をそれぞれ採っである。
圧■を、縦軸に電流■をそれぞれ採っである。
図から明らかなように、電圧Ｖｌ、Ｖ２・・・・が印加
されるたびに電流Ｉはピークをもつことになるから、こ
のような特性を利用すれば、新しい機能を持ったヘテロ
接合半導体装置を得ることができる。
されるたびに電流Ｉはピークをもつことになるから、こ
のような特性を利用すれば、新しい機能を持ったヘテロ
接合半導体装置を得ることができる。
そこで、本発明のへテロ接合半導体装置に於いては、チ
ャネル（例えばチャネル１３）が生成されるべき能動層
（例えばノン・ドープＧａＡｓ能動層２）とゲート電極
（例えばゲート電極９）との間に形成され該チャネルと
は反対導電型であるキャリヤ供給層（例えばｐ＋型Ｇａ
Ａｓ正孔供給層７）及び該キャリヤ供給層から前記能動
層に注入されるキャリヤが共鳴トンネリングする少なく
とも一つの量子井戸を有してなる構成になっている。
ャネル（例えばチャネル１３）が生成されるべき能動層
（例えばノン・ドープＧａＡｓ能動層２）とゲート電極
（例えばゲート電極９）との間に形成され該チャネルと
は反対導電型であるキャリヤ供給層（例えばｐ＋型Ｇａ
Ａｓ正孔供給層７）及び該キャリヤ供給層から前記能動
層に注入されるキャリヤが共鳴トンネリングする少なく
とも一つの量子井戸を有してなる構成になっている。
前記手段を採ることに依り、特定のゲート電圧が印加さ
れたときのみ、キャリヤ供給層から能動層へキャリヤが
注□入されてソース・ドレイン間に電流が流れるように
することができ、従って、その特性を利用して周波数逓
倍、発振、多値記憶などの動作をさせることが可能であ
る。
れたときのみ、キャリヤ供給層から能動層へキャリヤが
注□入されてソース・ドレイン間に電流が流れるように
することができ、従って、その特性を利用して周波数逓
倍、発振、多値記憶などの動作をさせることが可能であ
る。
第１図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はノン・ド
ープＧａＡｓ能動層、３はＡ ＩＩ ｏ、ｓ Ｇ ａ
ｏ、ｓＡｓバリヤ層、４はＧａＡｓウェル層、５はＡＡ
ｏ、５Ｇａｏ、ｓＡｓバリヤ層、６はｎ型ＧａＡｓ電極
コンタクト兼保護層、７はｐ＋型正孔供給層、８は素子
間分離用溝、９はゲート電極、１０はソース電極、１１
はドレイン電極、１２は合金化領域、１３はチャネルを
それぞれ示している。
ープＧａＡｓ能動層、３はＡ ＩＩ ｏ、ｓ Ｇ ａ
ｏ、ｓＡｓバリヤ層、４はＧａＡｓウェル層、５はＡＡ
ｏ、５Ｇａｏ、ｓＡｓバリヤ層、６はｎ型ＧａＡｓ電極
コンタクト兼保護層、７はｐ＋型正孔供給層、８は素子
間分離用溝、９はゲート電極、１０はソース電極、１１
はドレイン電極、１２は合金化領域、１３はチャネルを
それぞれ示している。
この実施例に於ける各部分の主要データを例示すると次
の通りである。
の通りである。
（１） バリヤ層３について
厚さ：５０ 〔人〕
（２） ウェル層４について
厚さ：５０ 〔人〕
（３）バリヤ層５について
厚さ：５０ 〔人〕
（４）電極コンタクト兼保護層６について厚さ：１００
（人〕 不純物濃度： Ｉ Ｘ １０１０（Ｃｍ−３）この層は
なくても可 （５）正孔供給層７について 厚さ：１００（人〕 不純物濃度： Ｉ Ｘ １０１９ （ｃｍ−３）（６）
ゲート電極９について 材料：Ａ７！ 厚さ：４０００（人） （７） ソース電極１０及びドレイン電極１１につい
て 材料：Ａｕ−Ｇｅ／Ａｕ 厚さ：３００（人）／３０００（人〕 第２図は第１図に示した実施例に関するエネルギ・バン
ド・ダイヤグラムであり、第１図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
（人〕 不純物濃度： Ｉ Ｘ １０１０（Ｃｍ−３）この層は
なくても可 （５）正孔供給層７について 厚さ：１００（人〕 不純物濃度： Ｉ Ｘ １０１９ （ｃｍ−３）（６）
ゲート電極９について 材料：Ａ７！ 厚さ：４０００（人） （７） ソース電極１０及びドレイン電極１１につい
て 材料：Ａｕ−Ｇｅ／Ａｕ 厚さ：３００（人）／３０００（人〕 第２図は第１図に示した実施例に関するエネルギ・バン
ド・ダイヤグラムであり、第１図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
図に於いて、ＥＣは伝導帯の底、Ｅｖは価電子帯の頂、
Ｅはサブ・バンド、ｈは正孔をそれぞれ示している。
Ｅはサブ・バンド、ｈは正孔をそれぞれ示している。
本実施例に於いて、ドレイン電極１１及びソース電極１
０間に適当な電圧を印加した状態でゲート電極９に電圧
を印加すると、正孔供給層７中の正孔りが共鳴トンネリ
ング効果でバリヤ層５及び３を通過して能動層２に注入
され、その為、能動層２には電子ｅが誘起されてチャネ
ル１３が生成されるので、ソース・ドレイン間に電流が
流れることになる。
０間に適当な電圧を印加した状態でゲート電極９に電圧
を印加すると、正孔供給層７中の正孔りが共鳴トンネリ
ング効果でバリヤ層５及び３を通過して能動層２に注入
され、その為、能動層２には電子ｅが誘起されてチャネ
ル１３が生成されるので、ソース・ドレイン間に電流が
流れることになる。
このように、共鳴トンネリング効果で正孔りが能動層２
に注入されるのは、正孔りのエネルギ準位がサブ・バン
ドのエネルギ準位と一致する状態となるように特定のゲ
ート電圧を印加したときのみである。
に注入されるのは、正孔りのエネルギ準位がサブ・バン
ドのエネルギ準位と一致する状態となるように特定のゲ
ート電圧を印加したときのみである。
第３図は第１図及び第２図に関して説明した実施例のゲ
ート・ソース間電圧ＶＧ３対ドレイン電流■、の関係を
説明する為の線図であり、図では横軸にゲート・ソース
間電圧ＶＧＳを、縦軸にはドレイン電流ＩＩ、をそれぞ
れ採っである。
ート・ソース間電圧ＶＧ３対ドレイン電流■、の関係を
説明する為の線図であり、図では横軸にゲート・ソース
間電圧ＶＧＳを、縦軸にはドレイン電流ＩＩ、をそれぞ
れ採っである。
図から判るように、ゲート・ソース間電圧Ｖ（，３を変
化させた場合、特定のゲート電圧Ｖ１．Ｖ２・・・・が
印加されたときにドレイン電流■。はピークを示す。
化させた場合、特定のゲート電圧Ｖ１．Ｖ２・・・・が
印加されたときにドレイン電流■。はピークを示す。
第４図は第１図乃至第３図に関して説明した本発明に依
るヘテロ接合電界効果半導体装置の特性を利用したパル
ス発生器の要部回路図を表している。
るヘテロ接合電界効果半導体装置の特性を利用したパル
ス発生器の要部回路図を表している。
図に於いて、ＱＨは本発明のへテロ接合トランジスタ、
Ｒは抵抗、ＰＳは電源、ＴＩＮは入力端、ＴＯＴは出力
端をそれぞれ示している。
Ｒは抵抗、ＰＳは電源、ＴＩＮは入力端、ＴＯＴは出力
端をそれぞれ示している。
第５図（Ａ）及び（Ｂ）は第４図に見られるパルス発生
器に於ける入力信号波形と出力信号波形を表ず線図であ
り、図（Ａ）では、横軸に時間ｔを、縦軸に入力電圧Ｖ
ＩＮをそれぞれ採ってあり、また、図（Ｂ）では、横軸
に時間ｔを、縦軸に出力電圧■。、をそれぞれ採っであ
る。
器に於ける入力信号波形と出力信号波形を表ず線図であ
り、図（Ａ）では、横軸に時間ｔを、縦軸に入力電圧Ｖ
ＩＮをそれぞれ採ってあり、また、図（Ｂ）では、横軸
に時間ｔを、縦軸に出力電圧■。、をそれぞれ採っであ
る。
図から判るように、１個のパルス入力信号に対し、極性
が反転した２個のパルス出力信号が得られているので、
周波数逓倍が行われていることが明らかである。
が反転した２個のパルス出力信号が得られているので、
周波数逓倍が行われていることが明らかである。
本発明に依るヘテロ接合半導体装置に於いては、キャリ
ヤ供給層とチャネルが生成される能動層との間に、該キ
ャリヤ供給層からのキャリヤが共鳴トンネリングする少
なくとも一つの量子井戸、従って、少なくとも二つのバ
リヤ層に挟まれたウェル層を形成した構成になっている
。
ヤ供給層とチャネルが生成される能動層との間に、該キ
ャリヤ供給層からのキャリヤが共鳴トンネリングする少
なくとも一つの量子井戸、従って、少なくとも二つのバ
リヤ層に挟まれたウェル層を形成した構成になっている
。
このような構成を採ることに依り、特定のゲート電圧が
印加されたときのみ、キャリヤ供給層から能動層へキャ
リヤが注入されてソース・ドレイン間に電流が流れるよ
うにすることができ、従って、その特性を利用して周波
数逓倍、発振、多値記憶などの動作をさせることが可能
である。
印加されたときのみ、キャリヤ供給層から能動層へキャ
リヤが注入されてソース・ドレイン間に電流が流れるよ
うにすることができ、従って、その特性を利用して周波
数逓倍、発振、多値記憶などの動作をさせることが可能
である。
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例のエネルギ・バンド・ダイヤグラ
ム、第３図は第１図に見られる実施例のゲート・ソース
間電圧対ドレイン電極の特性を説明する為の線図、第４
図はパルス発生器の要部回路図、第５図（Ａ＞及び（Ｂ
）は第４図に見られるパルス発生器の人力信号波形及び
出力信号波形の関係を説明する為の線図、第６歯は其鳴
トンネリング効果を説明する為のモデルである素子の要
部切断側面図、第７薗は第６図に見られる素子のエネル
ギ・バンド・ダイヤグラム、第８図は第６図に見られる
素子の共鳴ドンネリング効果を説明する為の電圧対電流
特性に関する線図、第９図はへテロ接合電界効果トラン
ジスタの説明図、第１０図は第９図に見られるトランジ
スタの入力電圧対出力電流の関係を説明する為の線図を
それぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はノン・ド
ープＧａＡｓ能動層、３はＡ １２６．５ Ｇ−ａ ｏ
、 ｓＡｓバリヤ層、４はＧａＡ’ｓウェル層、５はＡ
Ａｏ、ｓＧ ａ ｏ、５Ａ Ｓバリヤ層、６はｎ型Ｇａ
Ａｓ電極コンタクト兼保護層、７ばｐ＋型正孔供給層、
８は素子間分離用溝、９はゲート電極、１０はソース電
極、１１はドレイン電極、１２は合金化領域、１３はチ
ャネルをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 実施例の要部切断側面図 第１図 実施例のエネル簿・バンド・ダイヤグラム鋼２図 ＶＧＳ 納３図 パルス先生器の要部回路図 第４図 第５図 第８図
１図に見られる実施例のエネルギ・バンド・ダイヤグラ
ム、第３図は第１図に見られる実施例のゲート・ソース
間電圧対ドレイン電極の特性を説明する為の線図、第４
図はパルス発生器の要部回路図、第５図（Ａ＞及び（Ｂ
）は第４図に見られるパルス発生器の人力信号波形及び
出力信号波形の関係を説明する為の線図、第６歯は其鳴
トンネリング効果を説明する為のモデルである素子の要
部切断側面図、第７薗は第６図に見られる素子のエネル
ギ・バンド・ダイヤグラム、第８図は第６図に見られる
素子の共鳴ドンネリング効果を説明する為の電圧対電流
特性に関する線図、第９図はへテロ接合電界効果トラン
ジスタの説明図、第１０図は第９図に見られるトランジ
スタの入力電圧対出力電流の関係を説明する為の線図を
それぞれ表している。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はノン・ド
ープＧａＡｓ能動層、３はＡ １２６．５ Ｇ−ａ ｏ
、 ｓＡｓバリヤ層、４はＧａＡ’ｓウェル層、５はＡ
Ａｏ、ｓＧ ａ ｏ、５Ａ Ｓバリヤ層、６はｎ型Ｇａ
Ａｓ電極コンタクト兼保護層、７ばｐ＋型正孔供給層、
８は素子間分離用溝、９はゲート電極、１０はソース電
極、１１はドレイン電極、１２は合金化領域、１３はチ
ャネルをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 実施例の要部切断側面図 第１図 実施例のエネル簿・バンド・ダイヤグラム鋼２図 ＶＧＳ 納３図 パルス先生器の要部回路図 第４図 第５図 第８図
Claims (1)
- チャネルが生成されるべき能動層とゲート電極との間に
形成され該チャネルとは反対導電型であるキャリヤ供給
層及び該キャリヤ供給層から前記能動層に注入されるキ
ャリヤが共鳴トンネリングする少なくとも一つの量子井
戸を有してなることを特徴とするヘテロ接合半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5372486A JPS62211963A (ja) | 1986-03-13 | 1986-03-13 | ヘテロ接合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5372486A JPS62211963A (ja) | 1986-03-13 | 1986-03-13 | ヘテロ接合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211963A true JPS62211963A (ja) | 1987-09-17 |
Family
ID=12950779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5372486A Pending JPS62211963A (ja) | 1986-03-13 | 1986-03-13 | ヘテロ接合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5401980A (en) * | 1991-09-04 | 1995-03-28 | International Business Machines Corporation | 2D/1D junction device as a Coulomb blockade gate |
| US5428224A (en) * | 1991-09-05 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| JP2007019309A (ja) * | 2005-07-08 | 2007-01-25 | Matsushita Electric Ind Co Ltd | トランジスタ及びその動作方法 |
-
1986
- 1986-03-13 JP JP5372486A patent/JPS62211963A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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