KR870001673A - 이중 주입 전계효과 트랜지스터(double injection FET) - Google Patents

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쉬 미카엘
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로렌스 지. 노리스
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Abstract

내용 없음.

Description

이중 주입 전계효과 트랜지스터(double injection FET)
제1도는 본 발명의 첫번째 수직형 실시예에 따라 게이트층(gate layer)을 포함하는 트랜지스터의 부분적인 단면의 개략도이다.
제3도는 트랜지스터의 게이트층 제조의 하나의 가능한 기법을 나타내는 것으로서 제1도 트랜지스터의 부분적인 단면의 개략도이다.
제4A도는 트랜지스터 1의 단극성(unipolor)실시예의 부분적인 단면의 개략도이고.

Claims (40)

  1. 제1 및 제2전극들(46,52), 이들 전극들 사이에서 전류 경로를 형성하도록 배치된 반도체 재료(48,300,306,312)몸체, 외부에서 인가된 접압에 반응하여 상기 전류 경로로의 양극성 캐리어 주입 수단(46,52,292,296)들을 포함하는 고체 전자 디바이스에 있어서, 상기 전류 경로에서 양극성 전류 흐름을 증가시키기 위하여 실제로 전류 경로의 길이를 따라 전계를 발휘하는 전계수단(50,298)을 포함하며 상기 발휘된 전계는 상기 인가된 전압에 의해 유도된 전계와 별개인 것을 특징으로 하는 전자 디바이스.
  2. 제1항에 있어서, 상기 반도체 재료는 실제로 진성이거나 도우프된 것을 특징으로 하는 전자 디바이스.
  3. 제1항에 있어서, 상기 반도체 재료는 결정질 반도체재료, 실제의 다결정질 반도체재료, 실제의 미세결정질 반도체재료, 실제의 비정질 반도체재료로 이우러진 그룹의 반도체재료로 부터 선택된 것을 특징으로 하는 전자 다비아스(40b,60,70,80,90,150,155,160,165,170,210,215,230,255,260,270,275,280,285,305,310)
  4. 제9항에 있어서, 상기 반도에 재료는 비정질 실리콘합금인 것을 특징으로 하는 전자 디바이스.
  5. 제1항에 있어서, 상기 전계수단은 인가된 제어전압을 수용하도록 된 적어도 하나의 제어전극(50,298)을 포함하며, 제어전극은 상기 전류 경로에 매우 근접하며 그 길이를 따라 실제로 뻗어있는 것을 특징으로하는 전자 디바이스.
  6. 제1항에 있어서, 상기 전게수단은 제어전극과 전류경로 사이에서 누전을 최소화하는 장벽수단(62,64)을 포함하는 것을 특징으로 하는 전자 디바이스.
  7. 제6항에 있어서, 장벽 수단은 절연재료, 쇼트키 배리어 및 역방향 바이어스된 반도체 대반도체접합으로 이루어진 전자 장벽 그룹으로 부터 선택된 것을 특징으로 하는 전자 디바이스.
  8. 제1항에 있어서, 상기 전계수단은, 전계가 발휘하고 상기 전압이 인가될때, 상기 전류경로의 적어도 일부분의 양 극성들의 캐리어들의 밀도가 증가되게 함으로써 상기 전류경로의 유효 전기 전도도를 변화시키는 것을 특징으로 하는 전자 디바이스.
  9. 제8항에 있어서, 반도체 몸체는 그속에 상당한 결함 상태들을 지니며, 증가된 밀도의 캐리어들은 전류경로의 결함상태의 상당한 부분을 채우는 것을 특징으로 하는 전자 디바이스.
  10. 제1항에 있어서, 전류경로의 제1극성의 캐리어들로 인한 공간 전하는 제2의 반대극성의 캐리어들로 인한 공간전하의 적어도 일부분을 중화시키는 것을 특징으로 하는 전자 디바이스.
  11. 제10항에 있어서, 상기 전류경로의 깊이는 상기 중화로 인하여 상당히 증가된 것을 특징으로 하는 전자 디바이스.
  12. 제10항에 있어서, 공간전하 중화를 최적화하는 수단(234,249,236,240,258,259,262,264)을 특징으로 하는 전자 디바이스.
  13. 제1항에 있어서, 상기 양극성 캐리어 주입용 수단은 제1 및 제2 전극을 포함하며, 상기 전극들 각각은 반도체 재료의 몸체속으로 한 극성의 전하 캐리어들의 효율적인 주입을 위하여 짙게 도우프된 반도체 재료의 영역을 포함하는 것을 특징으로 하는 전자 디바이스.
  14. 제13항에 있어서, 상기 제1전극의 영역은 짙게 도우프된 n형 반도체 재료(46)이며, 상기 제2 전극의 영역은 짙게 도우프된 p형 반도체 재료(52)인 것을 특징으로 하는 전자 디바이스.
  15. 제1항에 있어서, 상기 반도체재료의 몸체(48,148)는 제1 및 제2영역을 지니며, 상기 전류경로는 오직 제1영역(48)에 실제로 있으며, 상기 제2영역(48)은 전자디바이스가 턴 오프될때 캐리어 재결합을 증진시키기 위하여 제1영역보다 더 많은 결함상태들을 지니는 것을 특징으로 하는 전자디바이스.
  16. 제1항에 있어서, 상기 전자 디바이스는 제1전극이 제2전극으로 부터 수직으로 이격되어 있으며 상기 전류통로를 포함하는 반도체 몸체의 적어도 일부분은 제1 및 제2전극 사이에 위치시키도록 배열되어 있으며, 상기 전류 경로의 적어도 실제 부분은 수평이 아닌 것을 특징으로 하는 전자 디바이스(40b,60,70,80,90,285).
  17. 제16 에 있어서, 상기 전계 수단(50)의 적어도 일부분은 상기 반도체 몸체의 상기 부분 속에 적어도 부분적으로 끼워진 것을 특징으로 하는 전자 디바이스..
  18. 제1항에 있어서, 상기 디바이스는 수평으로 배열되고, 제2전극으로 부터 수평으로 이격된 제1전극을 포함하며, 반도체 몸체의 적어도 일부분이 제1 및 2전극들 사이에 위치한 상기 전류경로를 포함하며 상기 전류경로의 적어도 실제 부분이 사실상 수평인 것을 특징으로 하는 전자 디바이스 (150,155,160,165,170,21,0215,230,255,260,270,275,280,305,310).
  19. 제1항에 있어서, 상기 전류 경로로 부터 한 극성의 전하캐리어를 추출하는 수단(212,214,44,46)을 특징으로 하는 전자 디바이스.
  20. 제1항에 있어서 상기 전류경로에서 양극성 전류흐름을 감소시키기 위하여 전류경로의 일부분을 따라 제2전계를 발휘하는 제2전계 수단(162,162a,162b)을 포함하며, 상기 제2전계 수단은 상기 인가된 전압에 의해 유도된 전계와 별개인 것을 특징으로 하는 전자 디바이스.
  21. 제1 및 제2전극들(46,52)이들 전극들 사이에서 전류경로를 형성하도록 배열된 반도체재료(48,48d,48e)몸체, 외부에서 인가된 전압에 반응하여 상기 전류 경로로의 양극성 캐리어 주입용 수단(46,52)을 포함하는 고체 발광 전자 디바이스에 있어서, 상기 전류 경로의 정공과 전자의 방사재결합을 일으켜 유용한 수준의 광방출을 하게 하도록 상기 전류경로의 적어도 일부분을 따라, 상기 인가된 전압에 의해 유도된 전계와 별개인 전계를 발휘하는 전계수단(50)을 특징으로 하는 고체 발광 전자 디바이스.
  22. 제21항에 있어서, 상기 몸체의 반도체 재료는 결정질 반도체재료, 실제의 다결정질 반도체제료, 실제의 미세결정질 반도체 재료로 이루어진 반도체재료의 그룹에서 선택된 것을 특징으로 하는 발광 전자 디바이스.
  23. 제21항에 있어서, 상기 반도체재료는 비정질 반도체 재료인 것을특징으로 하는 발광 전자 디바이스.
  24. 제23항에 있어서, 상기 비정질 반도체 재료를 비정질­실리콘합금인 것을 특징으로 하는 발광 전자 디바이스.
  25. 제21항에 있어서, 방사 재결합을 증가시키기 위하여 상기 전류 경로의 적어도 일부분에서 최적의 공간 전하 중화를 일으키는 수단(234,249,236,240,258,262,264)을 특징으로 하는 발광 전자 디바이스.
  26. 제48항에 있어서, 상기 발휘된 전계를 변화시킴으로써 광 방출의 주파수를 변화시키는 수단(48d,48e)을 특징으로 하는 발광 전자 디바이스.
  27. 제21항에 있어서, 상기 발휘된 전계를 변화시킴으로써 광 방출의 진폭을 변화시키는 수단을 특징으로 하는 발광 전자 디바이스.
  28. 하부전극(46), 상기하부전극위에 데포지트된 실질적인 비정질 반도체재료의 몸체(48a,48b), 반도체재료의 상기몸위에 형성된 상부전극(52)을 포함하며, 상기 반도체재료의 몸체는 전기적으로 상기 상부 및 하부전극들에 연결되고 이들 사이에 전류전도경로를 형성하도록 배열된 트랜지스터에 있어서, 상기 상부 및 하부 전극들 사이에 하나의 제어전극(50,50a,50b,50c,50d)과 상기 반도체재료의 최소한 일부분 및 확장된 상기전류 경로의 일부분을 통하는 최소한 하나의 통로(51,51a,51b,51f,51g), 상기 제어전극이 위치하여, 있고 상기 통로내에 있는 상기 전류경로의 최소한 이 부분도에 제어할 수 있는 가변 전계를 발휘할 수 있도록 하는 크기를 가진 상기통로 및 이것에 의하여 상기 상부 및 하부 전극들 사이의 전류의 흐름을 제어하는 것을 특징으로 하는 트랜지스터(40,40a,40b,60,70,80,90,95,100,130,140,285).
  29. 제28항에 있어서, 상기 비정질 반도체 재료가 실리콘 비정질합금인 트랜지스터(제12A, 12B도, 25A도, 26A도,27A도,28A도).
  30. 제28항에 있어서, 상기제어전극이 다른 것보다 실질적으로 상기 상부 및 하부전극들의 하나에 더욱 가까운 트랜지스터.
  31. 제28항에 있어서, 상기 제어전극이 반도체재료의 상기 몸체와 정류접합을 형성하는 재료로 만든 트랜지스터.
  32. 제28항에 있어서, 제어전극의 재료와 반도체몸체의 재료 사이에 형성된 저류접합이 상기제어 전극에 외부전압을 인가하지 않고 상기통로를 따라 가로질러서 전하캐리어들을 반발하기에 충분한 전계를 확장하기 위하여 반도체재료가 확장된 곳을 통하여 상기제어 전극층내에 있는 최소한 상기 하나의 통로가 충분히 좁으므로, 상기 트랜지스터가 제어전극에 전압이 인가되지 않는 경우에도 OFF되는 것을 특징으로 하는 트랜지스터(제8도)
  33. 제28항에 있어서, 반도체 재료의 상기 몸체로부터 상기 전류경로에 인접한 상기 제어전극의 주요한 부분을 전기적으로 전연하는 최소한 하나의 절연재료 등(62,64)을 포함하는 트랜지스터.
  34. 제28항에 있어서, 상기 상부 및 하부전극들 모두가 실질적으로 오직 동일극성의 전하캐리어들을 반도체재료의 상기몸체로 주입하는 성질을 가지고 있으며, 상기 트랜지스터의 전류경로에 있는 전류는 실질적으로 오직 한 형태의 전하캐리어를 포함하는 트랜지스터.
  35. 제28항에 있어서, 제어전극의 재료와 반도체몸체의 재료사이의 접촉에 의해 형성딘 정류접합이 상기제어전극에 외부 전압을 인가하지 않고 상기 전류경로의 상기 부분을 따라 가로질러서 전하캐리어들을 반발하기에 충분한 전계를 확장하기 위하여 상기 제어전극에 인접한 상기전류의 최소한 일부분이 충분히 좁으므로 상기 트랜지스터가 제어전극에 전압이 인가되지 않는 경우에도 OFF되는 것을 특징으로 하는 트랜지스터(제8도).
  36. 하부전극(36), 하부전극위에 형성된 반도체 재료의 몸체(48), 상기 몸체위에 형성된 상부 전극(52)을 포함하는 트랜지스터에 있어서, 다수의 제어전극들(50a,50b,50c,50d)이 상기 상부와 하부 전극들 사이에 위치하고 서로 전기적으로 분리되어 있으며 각각의 제어전극은 별개의 전기입력을 지니며, 상기 반도체재료몸체는 상기 상부와 하부전극들에 전기적으로 연결되어 있으며 그들 사이에 전류 전도 경로를 형성하도록 배열되어 있고, 상기제어전극들 각각은 상기 전류 경로의 일부분 위에 제어가능하고 가변적인 전계를 발휘하여 상기 전류 경로의 일부분에서 전류의 흐름을 상당히 변화시킬 수 있도록 위치한 것을 특징으로 하는 트랜지스터(90,100,110,130,140).
  37. 제36항에 있어서, 상기다수의 제어전극들은 상부와 하부 전극들 사이에서 하나씩 포개져 위치하며, 상기 제어전극들 각각은 전류 경로가 뻗는 통로를 지니며, 한 전극의 통로를 관통하는 전류 경로의 일부분은 다른 전극에서의 통로를 관통하는 전류경로의 일부분과 전기적으로 직렬로 된 것을 특징으로 하는 트랜지스터(90,130).
  38. 제36항에 있어서, 상기 제어전극들 각각은 전류통로가 뻗는 통로를 지니며, 한 전극에서의 통로를 관통하는 전류 경로의 일부분은 다른 전극에서의 통로를 관통하는 전류경로의 일부분과 전기적으로 병렬로 된 것을 특징으로 하는 트랜지스터(110,140).
  39. 제36항에 있어서, 상기 다수의 전기적으로 분리된 전극들은 상기 전류 경로의 공통의 부분위에 전극들 각자의 제어가능하며 가변적인 전계를 발휘하도록 위치된 것을 특징으로 하는 트랜지스터(110,140).
  40. 제39항에 있어서, 상기 제어전극들은 코플래너(coplanar)인 것을 특징으로 하는 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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