KR950001949B1 - 이중 주입 전계효과 트랜지스터(double injection FET)의 제조방법 - Google Patents
이중 주입 전계효과 트랜지스터(double injection FET)의 제조방법 Download PDFInfo
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Abstract
내용없음.
Description
제1도는 본 발명의 첫번째 수직형 실시예에 따라 게이트층(gate layer)을 포함하는 트랜지스터의 부분적인 단면의 개략도이다.
제2도는 제1도에 대한 하나의 가능한 게이트층의 개략적인 평면도이다.
제3도는 트랜지스터의 게이트층 제조의 하나의 가능한 기법을 나타내는 것으로서 제1도 트랜지스터의 부분적인 단면의 개략도이다.
제4a도는 트랜지스터 1의 단극성(unipolor) 실시예의 부분적인 단면의 개략도이고,
제4b도는 게이트층의 통(opening)로를 따라서 수평형 위치의 함수로서, 게이트층에 의해 만들어지는 전계를 나타내는 그래프이다.
제5도부터 제9도는 제4b도에 나타난 것과 유사한 전계강도 그래프가 게이트의 통로에 중첩된 것으로서 여기서,
제5도는 게이트에 인가된 전압이 없는 경우의 전계강도를 나타내고,
제6도는 게이트에 적은 전압이 인가되므로서 만들어지는 전계강도를 나타내고,
제7도는 게이트에 큰 전압이 인가되므로서 만들어지는 전계강도를 나타내고,
제8도는 통로를 충분하게 좁게 만들었을때 인가된 전압이 없는 경우에도 통로를 따라서 전체적으로 전계가 확장되는 것을 나타내고,
제9도는 제8도의 전계가 게이트에 전압이 인가됨에 의하여 감소되는 것을 나타낸다.
제10a도는 반도체 재료들을 달리하므로서 형성된 상부 및 하부 저항층(ohmic layers)들을 갖으므로 양극성 전류가 흐르도록 허용하는 본 발명의 또다른 실시예의 부분적인 단면의 개략도이고,
제10b도는 단극성 및 양극성 전도를 비교한 두개의 전류전압 곡선들의 그래프를 나타내는 것이다.
제11a도는 진성층의 상부 및 하부 전극사이에서 어떻게 전압이 지연적으로 강하되는가를 나타내는 제10a도 실시예의 개략도이고,
제11b도는 제11a도 디바이스에 있어서 게이트 전압에 대한 채널전류곡선의 그래프이다.
제12a도는 게이트가 실질적으로 하부전극보다는 상부전극에 가깝게 위치한 본 발명의 트랜지스터의 제10도 실시예의 단면을 나타내는 개략도이고,
제12b도는 제12a도 디바이스에 있어서 게이트 전압에 대한 채널전류곡선의 그래프이다.
제13b도는 게이트가 상부전극보다는 하부전극에 더욱 가깝게 위치한 본 발명의 트랜지스터의 제10도 실시예의 단면을 나타내는 개략도이고,
제13b도는 제13a 트랜지스터에 있어서 게이트 전압에 대한 채널전류곡선의 그래프이다.
제14a도는 게이트의 통로들이 서로들 가깝게 떨어져 있는 제10도의 양극성 디바이스의 부분적인 단면의 개략도이고,
제14b도는 제14a 디바이스에 있어서, 게이트 전압에 대한 전류곡선의 그래프이다.
제15도는 게이트층의 상부 및 하부에 절연재료층을 갖는 제1도 디바이스의 변형을 나타내는 것이다.
제16도는 제15도의 트랜지스터가 부분적으로 조립된 상태 및 에칭(etching)단계를 위한 준비를 나타내는 것이다.
제17도는 제16도의 부분적인 트랜지스터 구조가 여러개의 층들로 에칭(etching)된 후를 나타내는 것이다.
제18도는 게이트층 통로들의 근방에서 완전하게 게이트층을 둘러싸는 절연층을 갖는 제1도 디바이스의 다른 형태이다.
제19a도는 높은 동작속도를 갖는 본 발명의 트랜지스터의 또 다른 실시예를 나타낸 것이고,
제19b도는 제19a도 실시예의 변형을 나타낸다.
제20도는 에칭전에 부분적으로 조립된 제19도 트랜지스터의 단면을 나타내는 개략도이다.
제21도는 에칭후의 제20도의 구조를 나타내는 것이다.
제22도는 두개의 게이트층들을 갖는 본 발명의 트랜지스터의 또 다른 실시예의 부분적인 단면을 개략적으로 나타낸 것이다.
제23도는 제22도의 디바이스가 어떻게 형성되어 있는가를 개략적으로 나타내는 것이다.
제24a도는 엇갈린 게이트층들을 갖는 본 발명의 트랜지스터의 또 다른 실시예의 부분적인 단면을 개략적으로 나타낸 것이고,
제24b도는 24B-24B선들을 따라서 얻은 제24a도 디바이스의 게이트층의 부분적인 단면이다.
제25a도는 OR게이트를 형성하기 위하여 외부회로가 첨가된 본 발명의 실시예의 부분적인 단면을 개략적으로 나타내는 것이고,
제25b도는 제25a도 논리게이트의 진리표(truth table)이며,
제25c도는 25C-26C선들을 따라서 얻은 제25a도 디바이스의 게이트층의 부분적인 단면이다.
제26a도는 AND 게이트를 형성하기 위하여 외부회로가 첨가된 본 발명의 실시예의 부분적인 단면을 개략적으로 나타내는 것이고,
제26b도는 제26a도 논리게이트의 진리표이며,
제26C도는 26C-26선들을 따라서 얻은 제26a도 디바이스의 게이트층의 부분적인 단면이다.
제27a도는 NAND 게이트를 형성하기 위하여 외부회로에 연결되어 있는 전기적으로 별개인 여러개의 게이트층들을 갖는 본 발명의 실시예의 부분적인 단면을 개략적으로 나타낸 것이고,
제27b도는 이것의 진리표이다.
제28a도는 NOR 게이트를 형성하기 위하여 외부회로에 연결되어 있는 절연층에 의해 부분적으로 덮히는 게이트층을 갖는 본 발명의 실시예의 부분적인 단면을 개략적으로 나타낸 것이고,
제28b도는 이것의 진리표이며,
제28c도는 이것의 게이트층의 또 다른 실시예이다.
제29a도는 본 발명의 트랜지스터가 비정질 실시예에서 나타낸 수평형 DIFET로서 형성된 또 다른 실시예를 나타내고,
제29b도는 턴-오프(turn-off)시간을 개선하기 위하여 채널층밑에 반도체 재료의 여분층(extra layer)을 갖는 다른 DIFET 실시예이다.
제30a 채널 셧-오프(shut-off)를 더욱 복잡하게 하기위하여 두번째 게이트를 갖는 것을 제외하고는 제29a와 유사한 본 발명의 수평형 DIFET의 다른 실시예를 나타낸 것이고,
제30b는 두번째 게이트에 대하여 선택적인 배열을 갖는 제30a의 다른 형태이다.
제31도는 기판에 인접한 게이트층을 갖는 본 발명의 수평형 양극성 실시에의 부분적인 단면을 개략적으로 나타내는 것이다.
제32도는 제33도 및 제34도에 나타난 디바이스곡선을 만들기 위하여 사용된 본 발명 트랜지스터 구조의 4개 터미날(terminal) 실시예를 나타낸 것이다.
제33도는 제36도의 애노드(anode)전극이 오픈(open)된 n-i-p 트랜지스터 구조의 공통 소우스드레인(common source drain) 특성들을 나타내는 도면이다.
제34도는 제36도의 드레인(drain) 전극이 오픈(open)된 n-i-p 트랜지스터 구조의 공통 캐소우드 애노우드(common cathod anode) 특성들을 나타내는 도면이다.
제35도는 제32도와 유사한 본 발명의 두개 이상의 실시예들을 개략적으로 보이는 것으로서,
제35a는 전류를 운반하는 전극들의 전도형태가 반대로 되어있고, 떨어져 있는 전극이 제32도의 전극과 변경된 것이고,
제35b는 캐소우드 및 드레인 전극들의 위치가 제32도 및 제35a의 전극들과 반대로 되어있는 것이다.
제36도는 캐리어평형(blancing)에 의하여 전류를 최대로 하기 위한 형태를 나타내는, 4개의 터미날들을 갖는 본 발명 트랜지스터의 다른 양극성 실시예를 나타내는 것이다.
제37도는 다른 전류 평형 기법을 나타내는 본 발명의 4터미널 양극성 트랜지스터의 또 다른 실시예를 나타내는 것이다.
제38도는 전류평형 및 전계발광(electroluminescence)을 특징으로 하는 4터미널 트랜지스터 디바이스의 다른 실시예들이다.
제39도는 개변주파수 광학출력(variable freguency optical output)를 만들기 위하여 전도영역안에 여러개의 계단경사(step-graded)접합을 갖는 본 발명의 전계발광 양극성 트랜지스터이다.
제40a는 균일한(coherent) 광발사를 하기위하여 동조된 광학적 공동(cavity)을 갖는 본 발명의 발광(light emithing)양극성 트랜지스터의 투시도이고,
제40b는 파장에 따라서 여러층들의 두께를 나타내는 40B-40B선들을 따라서 얻은 제40a 디바이스의 부분적인 단면을 나타내는 것이다.
제41a는 진성 반도체 재료의 전도채널영역을 갖는 본 발명 양극성 트랜지스터의 결정질 실시예를 개략적으로 나타내는 것이며,
제41b는 nu-형 전도채널영역을 갖는 다른 결정질 실시예를 나타내는 것이고,
제41c는 pi-형 전도채널영역을 갖는 또 다른 결정질 실시예를 나타내는 것이다.
제42a는 하나의 인버터(inverter)를 형성하기 위하여 본 발명의 2개의 양극성 트랜지스터가 함께 연결되어 CMOS와 같은 응용을 개략적으로 나타내는 것이고,
제42b는 제42a의 2개의 트랜지스터회로에 대한 회로도를 나타낸 것이다.
제43도는 비정질 실시예에서 나타낸 본 발명의 수직형 DIFET의 부분적인 단면을 개략적으로 나타내는 것이다.
* 도면의 주요 부분에 대한 부호의 설명
40,40a,40b,60,70,80,80a,90,95,100,110,130,140 : 수직형 트랜지스터
42 : 기판 44 : 금속전도층
46 : 도우프된 비정질 Si 합금층 48 : 진성비정질 Si 합금층
50 : 게이트층 51 : 통로
52 : 도우프된 비정질 Si 합금층 62 : 게이트 하부 절연층
64 : 게이트 상부 절연층 66, 84 : 포토레지스트층
101 : 저항기 102 : 직류전원
148 : 재결합층
150,155,160,165,170 : 수평형 양극성 DIFET
152 : 게이트 절연층 162 : 제2게이트층
164 : 절연재료의 박막층
180,210,215,230,255,260 : 4터미널 양극성 트랜지스터
186,188 : 가변전압 DC원
270,275 : 발광 양극성 트랜지스터
280,305,310 : 양극성 결정질 트랜지스터.
[발명의 분야]
본 발명은 제어전극에 전압이 인가되므로인해 만들어지는 전계(electric fields)에 의해 조정되는 양극성 및 단극성 전류를 에널로그(analog) 및 디지탈(digital)응용을 위한 반도체 구조와 일반적으로 관련이 있으며, 또한 DIFET(double injection field effect transistor : 이중 주입 전계효과 트랜지스터)들 및 VMIT(vertical modulated injection transistor : 수직형 변조주입 트랜지스터)들이라 불리는 두 종류의 전계효과 트랜지스터 구조들과 더욱 특별하게 관련이 있다. DIFET들 및 VMIT들 모두는 두개 또는 그 이상의 전류경로전극들과 적어도 하나의 게이트 또는 진성영역안 혹은 인접한 곳에 위치한 제어전극 사이에 자리잡은 진성 또는 도우프(dope)된 반도체영역이나 바디(body)를 가지고 있으므로해서 이 제어전극에 인가된 전압에 의하여 이러한 전류경로전극들 사이에 흐르는 양극성 및 단극성 전류를 조정하거나 스위칭(switching)한다.
[발명의 배경]
과거 수십년간에 있어서 반도체기술의 급속한 성장은 여러형태의 트랜지스터 디바이스를 만들어 냈으며, 이들중 대부분은 이러한 디바이스의 구 터미널을 통한 전류가 세번째 터미널에 공급된 신호에 의하여 제어 되도록 하였다. 이러한 트랜지스터는 바이폴라 트랜지스터(bipolar transistor)이며, 이것은 첫번째 전도형을 형성하는 에미터(emitter), 두번째 전도형을 형성하는 베이스(base) 및 첫번째 전도형을 형성하는 컬렉터(collector)을 포함하고 있다. 적어도 하나의 비정질 실리콘(a-Si) 바이폴라 트랜지스터가 상술한 Japanese Journal of Applied Physics(1984. 9)의 페이지 714-715에서 연구되었다.
기술은 수많은 전계효과 트랜지스터(FET)들을 만들어 냈다. 전형적인 FET들에서는 활성영역(active region)내에 전류 또는 FET의 전도채널(conduction channel)은 오직 하나의 극성만을 가진 캐리어(carrier)들에 의해 형성되므로, 전류내의 다른 극성을 가진 캐리어들의 수는 어쨌든 동작하는데 있어서는 무의미하다. 이러한 FET가 접합전계효과 트랜지스터(Juction fielcl effect transistor) 또는 JFET이며, 이것은 게이트 전극에 공급된 전압이 게이트 전극과 전류전도채널사이에 형성된 역 바이어스(reverse biased)된 P-n 접합의 공핍층을 변화시킨다. 채널의 전도율은 전압이 게이트에 인가되므로해서 공핍된 채널의 백분율(percent)을 변화하므로서 조정된다.
금속-반도체 FET(metal-semiconductor FET) 또는 MESFET라 불리는 유사한 디바이스는 전도채널의 반도체 재료와 같이 쇼토키 장벽(schottky barrier)을 형성하는 금속으로 만들어진 게이트 전극을 가지고 있다. 또 다른 잘 알려진 형태의 FET는 게이트 전극이 절연물(insulator)에 의하여 반도체 채널로부터 분리되어 있다. 아마도 가장 잘 알려진 이러한 절연게이트 트랜지스터는 금속-산화물-반도체 FET(metal-oxide-semiconductor) 또는 MOSFET로서, 이것은 금속게이트가 실리콘 산화 절연물에 의하여 반도체 채널로부터 분리되어 있다.
또한 본 발명의 배경과 관련이 있는 것은 이러한 초기의 전계효과 트랜지스터(FET)들로서, 이들에서 두개의 전류경로전극들사이에 연결된 반도체 재료는 제어전극에 의한 만들어진 공급된 계(field)가 없는 경우에도 전류를 흐르도록 허용하기 위하여 충분하게 전도성이 된다. 이러한 트랜지스터들은 상술한 JFET들 및 MESFET들을 포함하며, 여기서 트랜지스터의 게이트 전극과 같이 트랜지스터의 반도체 채널영역의 접촉에 의해 형성된 공핍영역은 제어전압을 게이트 전극에 인가하므로서 확장시키거나 또는 좁힐 수 있다.
다소간 유사한 디바이스로서 공핍-모우드 MOS 트랜지스터(depletion-mode Mos transistor)가 있다.
이 트랜지스터는 게이트 전극이 전기적으로 반도체 채널로부터 절연되어 있으므로해서, 방금 기술한 JFET 및 MEFET와는 다르다. 그러나 게이트 전극에 인가된 전압이 없는 경우에 다수캐리어들의 채널을 공핍시키기 위하여 채널의 페르미(Fermi)레벨을 이동하기 위한 게이트 전극에 인가전압을 필요로하므로, 반도체 채널은 정상적으로 ＂온(on)＂ 또는 전도가 되며 또한 반도체 재료를 비전도로 만들기위하여 트랜지스터기 ＂오프(off)＂로 변하므로, 이 트랜지스터는 상술한 디바이스와 유사하다.
상술한 MOSFET들은 또한 인헨스먼트모드(enhancement mode : 증가형)에서 동작할 수 있으며, 여기서 채널의 소수캐리어(minority carrier)들이 소우스(source)와 드레인(drain)사이의 도우프된 기판에 유도하기 위하여 전압이 게이트에 인가되어, 소수캐리어들이 전압이 소우스 및 드레인에 인가됨에 따라서 기판에서 흐르도록 허용한다. 인헨스먼트모드 MOSFET들은 넓은 응용에서, 발견되고 예를들면, CMOS디바이스들이 만들어질때 빌딩블럭(building blocks)들이다.
두개의 전류운반 전극들사이의 트랜지스터 내부에 게이트 또는 그리드전극을 가진 다양한 트랜지스터 구조들이 또한 과거 30년간 발표되었다. 미합중국 특허 제3,385,731호에서 P. K. Weimer(1968)는 반도체 바디(body)의 상부 및 하부위에 금속의 전류운반전극들과 함께, 카디움 설파이드(cadium sulfide)와 같은 반도체 재료의 바디 외부에 배치된 절연그리드를 갖는 박막(thin film) 트랜지스터를 발표하였다. S.Teszner 및 R. Gicquel은 ＂그리디스토(gridistor)- 새로운 전계효과 디바이스＂ Proc. IEEE 제52권 페이지 1502-1513(1964)에서, 각각에 끼워진 (embedded) 그리드를 갖는 여러개의 에피텍샬 성장(epitaxial grown)다중채널 FET들을 발표하였으며, 또한 드레인전압에 대한 드레인 전류의 특성 곡선들에게 네가티브(negative : 부) 및 포지티브(positive : 정) 게이트 전압들을 모두를 제공하였다.
이 그리드는 확산된 반도체형으로 구성되었으며, 이 그리드는 R. Zuleeg Solid state Electronecs 제10권 페이지 559-576(1967) ＂ 다중-채널전계효과 트랜지스터 이론 및 실험＂에서 확산, 마스킹(masking)및 연속적인 에피텍샬 성장을 사용한 결정질 기판으로부터 압축된 수직형 채널배치를 갖는 단극성 다중채널 FET에 관한 실험적 및 이론적 결과들을 논의한 반도체와는 반대되는 것이다. C. O. Bozler의 다른 사람들은 Int. Electron Device Meeting의 IEEE Technical Digest 페이지 384-387(1979)의 ＂투과성 베이스 트랜지스터의 제조 및 마이크로웨이브(microuave)실행＂에서 끼워진 베이스전극을 갖는 트랜지스터를 기술하였다. 이것은 상술한 MESFET와 기본적인 개념에 있어서 다소간 유사하다. 이것은 에미터 접촉의 상부에 결정질 n+갈륨 비소기판, 이 기판위에 n-형 결정질 갈륨 비소층 및 이 n-형 층위에 텅스텐이 데포지트된 얇은 금속층을 갖는 수직형 구조이다. 이 텅스텐층은 n-형 갈륨 비소와 함께 쇼토커 장벽을 형성한다.
이 텅스텐 n-형 층의 부분에 노출되는 매우 정교한 슬리트(slit)들을 만들기 위하여 엑스레이 리도그래피(X-ray lithography)을 사용하여 패턴(pattern)된다. 금속층밑에 있는 n-형 갈륨 비소에 의해 형성된 전도경로가 계속되기 위하여 에피텍샬과 성장(over growth)이 패턴된 금속막위의 n-형 결정질 비소층을 만들기위하여 이때 사용된다. 이때 컬렉터 접촉은 n-형 층의 상부에 놓인다. X-ray 리도그래피의 사용은 텅스텐막의 슬리트들사이의 공간을 충분하게 좁게할 수 있으므로, 따라서 텅스텐과 n-형 갈륨 비소사이의 접촉영역에 의해 형성된 쇼토키 장벽은 금속막의 슬리트들을 통하여 확장하는 전위장벽을 형성한다. 이 장벽은 디바이스의 에미터와 컬렉터 사이에 흐르는 전류를 매우 감소시킨다. 그러나 포지티브 전압을 금속층에 인가하면, 슬리트들을 통하여 확장된 쇼토키 장벽의 폭과 강도가 매우 감소될 수 있으며, 이것은 에미터와 컬렉터사이의 전도율을 크게 증가시킨다. 따라서 에미터와 컬렉터 사이의 채널 전도율은 전압을 일종 게이트 전극처럼 동작하는 텅스텐층에 인가하므로서 크게 변조시킬 수 있다.
J. Nishazawa의 다수는 IEEE 보고서, 제ED-22권 페이지 185-197(1975)의 ＂애널로그 트랜지스터(정전유도트랜지스터)에 대한 전계효과 트랜지스터＂에서 에피텍샬 성장 게이트 및 그리드를 갖는 또 다른 FET를 발표하였다. 하나의 변형에서, 소우스와 드레인사이에 수직적으로 배열된 채널은 게이트에 네가티브 바이어스를 가하므로서 핀치 오프(pinch off)가 된다.
다른 한편으로는, 수직형 채널은 어떠한 게이트 바이어스 전압도 인가시키지 않고 핀치 오프가 된다. 미합중국 특허 제4,466,173에서 B. J. Baliga(1984)는 매입그리드(buried grid)을 갖는 모든 결정질 FET는 깊은 홈(deep grooves)들을 에칭하므로서, 또한 이것들을 반대전도율의 실리콘으로 채우기위하여 플래너에피텍샬(planar epitaxial) 성장을 사용하므로서 형성된다고 발표하였다.
상술한 Nishizawa 참조는 또한 정전유도트랜지스터(SIT)의 원리들을 사용하여 만든 다이리스터(thyristor)을 발표하였으며, 이것은 다이오드의 n-형 반도체부분에 삽입된 라인(line) 및 메쉬-형(mesh type) 게이트가 제공된 순방향 바이어스된 다이오드로 구성되어 있다. D. E. Houston의 다수는 IEEE 보고서, 제ED-23 페이지 905-911(1976)의 ＂피일드 터미네이티드 다이오드(field Terminated diode)＂에서 다소 유사한 두개의 다이리스터 디바이스, 즉 FTD 및 FCT(field controlled thyristor)을 발효하였다. 이러한 세개의 터미널 디바이스들은 p+애노드(anode), n-베이스(base) 및 n+캐소드(cathod)을 모두 가지고 있음을 특징으로 한다.
FCT는 n-베이스에 삽입된 p-형 그리드를 포함한다.
FDT는 n-베이스에 인접한 p-형 그리드를 포함한다.
이 두 디바이스들은 모두 표준적인 광리도그래피(photolithogray), 확산 및 에피텍샬 기법들을 사용한 결정질 형태로 제조된다. 이러한 디바이스들이 온(on)조건에 있을때, 애노드 및 캐소드 접합은 순방향 바이어스(forward bias)되어 있고, 그리드접촉은 오픈(open)된다. 정공(holes)들 및 전자(electrons)들이 애노드 및 캐소드 사이의 n-베이스영역으로 주입되어, 상태 전압강하가 낮으므로 해서 이곳의 저항율을 더욱 낮춘다.
이 디바이스들을 턴오프(turn off)하기 위해서는, 역 바이어스가 캐소드에 대하여 그리드에 인가된다. 애노드로부터 캐소드로 흐르는 전류는 그리드가 현재 정공들의 효과적인 컬렉터이므로, 그리드로 방향을 바꾸어 흐른다. 그러나 이 FTD는 그리드에 의하여 운반될 수 있는 전류의 양을 제한하는 핑거스(fingers)의 길이를 따라서 저항강하가 일어나므로 해서 완전하게 전류를 차단할 수가 없다. 만약에 인가된 그리드바이어스가 충분히 크다면, 그리드에 인접한 n-형 재료는 자유캐리어들을 고칠시키므로 따라서 공핍영역들이 캐소드밑에서 만나서 전위장벽을 만든다. 이와 같이 만들어진 전위공간(potenitial well)은 전자들이 캐소드로 주입되는 것을 막는 장벽이다. 전자들의 소우스가 없다면, 정공들은 애노드로 주입될 수가 없으므로, 따라서 이 디바이스는 순방향 봉쇄상태(forward blocking state)로 유지된다.
B. J. Baliga는 Solid state Electronics, 제22권 페이지 237-239(1979)의 ＂수직형 전계제어 다이리스터(FCT)의 특성에 종속된 그리드 깊이＂에서, 이러한 디바이스의 그리드 깊이를 증가하면 차동보쇄이득(diffierential blocking gain)이 지수적으로 증가하고, 따라서 턴오프 시간이 현저하게 감소된다고 발표하였다.
단접합트랜지스터(Unijunction Tr.)은 고-임피던스 OFF상태와 저-임피던스 ON상태를 갖는 3-터미널 디바이스이다. 이것은 하나의 에미터 접합 및 n-형 반도체 재료의 바디(body)에 모두 접촉하는 두개의 베이스 저항 접촉들을 가지고 있다. 에미터 접합은, 정상적으로 역 바이어스(reverse-biased)되어 있으며, 이것이 순 바이어스(forward-biased)될때 정공들이 반도체바디로 주입되어, 따라서 에미터 접합 및 더 큰부(negative) 베이스사이의 장벽 전도율을 증가시키므로해서 이 디바이스를 턴 온(turn on)시킨다.
디바이스의 활성영역의 적어도 한부분에 있는 전류를 이용한 단접합 트랜지스터와 같은, 상술한 다이리스터 디바이스들은, 현저하게 영향을 줄수 있는 다량의 두 극성 캐리어들로 구성되어 있다. 그러나, 이러한 다이리스터 디바이스들은 오직 디플리션 모우드(depletion mode)에서만 동작한다. 즉 그리드 또는 게이트에 의해 인가된 전계는, 전계가 인가되지않은 경우로부터 전반적인 전류흐름을 오직 감소하도록 기여한다.
상술한 트랜지스터 디바이스들은 여러가지 목적에 유용하다는 것이 입증되었으며, 이것은 최근 수년간 반도체산업의 엄청난 성장으로도 알수가 있다. 그러나, 대부분의 상술한 트랜지스터 기술들은 약점들과 관련이 있다. 예를들면, 오늘날 생산되는 엄청난 대다수의 트랜지스터들은 결정질 반도체 재료들로 형성되었으며, 따라서 이것은 일반적으로 오직 결정질 기판들 위에서만 형성될 수 있다. 현재의 결정질 기판들은 크기에 있어서 직경이 6인치 내외로 제한이 되며, 이것은 매우 넓은 면적의 집적회로들에 있어서 결정질 트랜지스터들의 사용을 상당히 제한하였다.
따라서 커다란 면적의 플랫 패널 디스플레이(flat panel display)들의 제조 또는 초대형 크기의 집적전자회로가 바람직하게 되었다. 상술한 대부분의 트랜지스터들은 결정질 디바이스로서, solid state electronics문헌에서 나타냈으며, 논의했다. 따라서 이들은 이러한 것들 및 다른 제한들로 인하여 피해를 입고 있다.
예를들면, 상술한 투과성 베이스 트랜지스터는 결정질 기판위에 제조하는데 있어 제한이 있을 뿐만 아니라, 또한 게이트 전극에 형성된 금속 핑거스(fingers)사이 및 위에 결정질 전도채널을 형성하기 위하여 비교적 복잡하고, 느리고, 또 고온의 에피텍샬 성장절차를 필요로 한다.
비정질 실리콘 합금들과 같은, 비-결정질 반도체 재료들의 트랜지스터들을 제조하기위한 노력이 행하여졌다. ＂비정질＂(amorphous)이란 용어는 장거리 무질서(long-range disorder)를 갖는 합금 또는 재료를 의미하며, 비록 이것은 짧은 중간질서를 갖거나 또는 심지어 때때로 약간의 결정질 입자들을 포함하기도 하는 것으로서, 이것은 종종 미결정질재료(micro crystalline matrial)이라고도 언급된다. 이러한 트랜지스터들은 정상적으로 데포지트된 도체, 절연물 및 비정질 반도체 재료들의 박막(thin films)들로 구성되었으며, 따라서 흔히 박막트랜지스터(thin-film transistor)들 또는 TFT들이라 불린다. 이러한 TFT들은 정상적인 트랜지스터들로서, 게이트는 두개의 전류경로전극들 사이의 전도채널로부터 절연되었으며, 정상적으로 비전도채널을 전도로 만들기위하여 전도채널에 있는 페르미레벨을 충분히 이동시키기 위하여 전압이 게이트에 인가되어야만 한다. 본 발명의 양수인은 TFT들의 기술발전에 기여해왔다. 예를들면 미합중국 특허 제4,543,320 및 제4,547,789, 영국 특허 제2,067,353 및 1986년 1월 2일에 공개된 유럽특허 출원 일련번호 제0166261을 본다.
이러한 미합중국 특허 참고들은, 다른것 중에서도 비정실 실리콘합금 전도채널들을 가진 수직형 트랜지스터들 및 비정질 실리콘 합금들로 만든 플래너(planar) TFT들을 발표함으로 해서 더욱 흥미롭다.
비록 본 발명의 양수인 및 다른 사람들에 의해서 전에 발표된 TFT들은 결정질 기판들 또는 에피텍샬 성장의 사용에 요구하지 않는 대단한 장점을 가지고 있으나, 속도, 전류운반용량, 전반적인 능률, 신뢰성 및 이러한 디바이스들의 용이한 제조를 개선하기 위한 소망이 진행중이며, 이것이 본 발명을 만들어낸 주요한 이유들이다.
[본 발명의 요약]
종래의 전계효과 트랜지스터들은 전형적으로 상술한 바와 같이 채널(Channel)에 있는 단극성(Unipolar)전하캐리어들의 농도를 조정함으로서, 또는 MOSFET와 같이, 밴드 밴딩(band-bending)에 의하여 캐리어들의 체적농도를 변화시키거나, 혹은 JEFT 또는 MESFET와 같이, 채널의 정상적 횡단면(cross-section)을 핀치 오프(pinch off)함으로서 동작한다. 우리는 이론적으로는 컴퓨터 시뮬레이숀을 실행하므로서 또한 실험적으로는, 고체 디바이스를 제조함으로서, 양극성(ambipolar)전류의 횡단면 및/또는 밀도를 또한 조정할 수 있다는 것을 모두 입증하였다.
이 양극성 전류의 횡단면 및/또는 밀도는 프라즈마의 전자들 및 정공들로 생각되었으며, 이것들은 전계를 사용하여 전류경로를 따라서 확장하고, 또 전형적으로 전류경로속으로 직각으로 주입된다.
우리의 새로운 전자디바이스들은 전류운반전극들 사이의 반도체 재료의 바디(body)에 양극성 전류를 가지는 전계효과 트랜지스터들로서 제조하는 것이 바람직하다. 따라서, 우리와 새로운 FET는 이중 주입 FET(double injection FET) 또는 DIFET 라고 부른다. DIFET의 반도체 바디내에 있는 양극성 전류는, 전압이 디바이스의 제어전극, 즉 절연게이트 또는 그리드에 인가되었을때 만들어지는 전계에 의하여 제어된다. 이 DIFET들은 기하학적 및 구조적인 형태에 종속되어 있으며, 인핸스먼트 모드(enhancement mode), 디플레이숀 모드(depletion mode) 또는 두 모드에서 동작할 수 있다. 본 요약은 새로운 디바이스들의 가능한 많은 형태들 및 도작 모드들을 간단하게 기술할 것이다.
본 발명은 첫번째 및 두번째 전극들을 갖는 고체 전자디바이스, 이 첫번째 및 두번째 전극들 사이에서 전류경로를 형성하기 위해 배열된 반도체 재료 바디 및 외부로부터 인가된 전압에 따라서 이 전류경로에 양극성 전류를 주입하기 위한 수단들을 제공한다.
여러가지의 바람직한 실시예에 있어서, 이 전자디바이스는 전류경로내에 흐르는 양극성 전류를 증가시키기 위하여 전류경로의 길이를 따라서 실질적으로 전계를 발휘하기 위한 전계 수단들(electric field means)을 또한 포함한다. 이 발휘된 전계(exerted electric field)는 인가전압에 의해 유도된 전계와는 현저하게 다른 것이며, 또한 전형적으로 전류경로내에 흐르는 양극성 전류의 정상적인 방향을 횡단하는 것이다. 이 발휘된 전계는 인가된 제어전압을 받기위하여 적합한 최소한 하나의 제어전극에 의해서 만들어지며, 이것은 첫번째 및 두번째 전극들에 인가된 전압과는 독립적인 것이 바람직하다. 이 제어전극은 실질적으로 첫번째 및 두번째 전극들 사이의 전류경로의 길이를 따라서 확장되고, 이 첫번째 및 두번째 전극들 사이의 전류경로에 거의 인접해 있다.
여러경우의 바람직한 실시예들에 있어서, 본 발명의 전자디바이스는 첫번째 및 두번째 전극들을 갖는 고체 발광디바이스, 첫번째 및 두번째 전극들 사이의 전류경로에 형성된 반도체 재료바디 및 외부로부터 인가된 전압에 따라서 이 전류경로에 양극성 전류를 주입하기위한 수단들이다. 이러한 발광(light emitting) 실시예들은 또한 유용한 레벨의 광학적 발사의 결과를 초래하기위하여, 전류경로내의 정공들 및 전자들의 방사재결합을 만들기위한 적어도 일부분의 전류경로를 따라서 전계를 발휘하기위한 전계수단들을 포함한다. 이러한 실시예들에서 발휘된 전계는 또한 첫번째 및 두번째 전극들 사이에서 인가된 전압에 의해 유도된 전계와는 현저하게 다른 것이다.
본 발명의 전자적디바이스들은 제어전극과 전류경로 사이에 전류누설을 최소화하기위한 장벽 수단들(barrier means)을 각기 포함한다. 장벽수단들은 제어전극과 전류경로사이에 배열된 절연재료, 즉 쇼트키장벽(schottky barrier) 또는 역바이어스된 반도체-반도체 접합(semiconductor-to-semiconductor junction)을 포함하고 있다.
첫번째 및 두번째 전극사이에 전압이 인가되는 동안에 전계수단들에 의하여 전계가 발휘될때, 이 전류경로의 유효전도율이 변한다. 특별히, 전계수단들은 최소한 전류경로의 일부분에 있는 두 극성들의 자유캐리어들의 밀도를 증가시킨다. 증가된 두 극성들의 자유캐리어들의 밀도는 첫번째 및 두번째 전극들사이에 전도를 증가시킨다. 이 증가된 두 극성들의 자유캐리어들의 밀도는, 디바이스형태에 종속되어 있으며, 첫번째 및 두번째 전극들 사이에 증가된(enhanced)전도채널을 이룬다.
만약에 이 반도체바디가 실질적으로 많은 결함상태(defect states)들을 가진다면, 증가된 자유캐리어들의 밀도는 전도채널에 있는 실질적인 결함상태들의 부분들을 채운다. DIFET 실시예들의 많은 경우에 있어서, 전류경로에 있는 전류는 실질적으로 전류경로에 있는 전하캐리어들의 재결합 비율과 동일하다. DIFET의 동작중에서, 첫번째 극성의 캐리어들에 기인하는 공간전하(space charge)는 적어도 두번째 및 반대극성 캐리어들에 기인하는 공간전하의 부분을 전형적으로 중화한다. 인헨스먼트모드 DIFET들에 있어서는, 적어도 하나의 극성 캐리어들의 전도채널은 발휘된 전계가 비교적 강한 반도체 바디내의 전류경로를 따라서 전형적으로 만들어진다. 이 전도채널의 깊이는 중화에 의하여 증가되고, 전형적으로 적어도 두배가 된다. 더구나 양극성 전류는 중화에 의하여 증가할 뿐만 아니라, 또한 전형적으로 중화에 기인하여 적어도 두배가 된다.
본 발명의 여러가지 DIFET들의 실시예들은 이 공간전하 중화를 최적화하는 수단들을 포함한다. 이러한 최적수단들은 첫번째 및 두번째 전극들 사이의 유효면적을 조합시키는 것을 포함하거나, 또는 전류경로로부터 하나의 극성 전하 캐리어들을 추출하기위한 전극수단들을 포함한다. 이 후자의 최적수단들은 또한 첫번째 및 방금 상술한 전극수단들사이에 확장되어 있는 전류경로의 부분과 두번째 전극들 사이에 중복된 미리선택된 양을 포함하거나, 또는 전류경로로 주입되는 첫번째 극성의 전하캐리어들의 비율을 제어하는 바이어싱수단(biasing means)을 포함한다.
이 발광디바이스들은 또한 적어도 전류경로의 일부분에서 최적공간 중화를 만들기위한 수단들을 포함한다. 레이저(laser)를 만들기 위하여, 이러한 디바이스들은 또한 공동(cavity)내에서 레이저광선을 내기위한 광학적 발사(eptical emissions)을 일으키기위한, 광학적 공동을 포함하는, 광학공동수단(optical cavity means)을 포함하므로, 따라서 이 디바이스로부터 균일한 (coherent)발광을 만들어낸다. 이 발광디바이스들은 또한 발휘된 전계를 변화시키므로해서 광학적발사주파수를 변화시키기 위한 수단, 또는 발휘된 전계를 변화시키므로해서 광학적발사진폭을 변화시키는 수단을 포함한다. 더구나 이러한 발광디바이스들은 방사재결합의 비율을 증가하기 위하여 전류경로내에 최적공간전하를 만들기위한 수단을 포함한다.
상술한 양극성 캐리어주입수단은 전형적으로 첫번째 및 두번째 전극들로 구성되어 있다. 이 첫번째 및 두번째 전극들은 각기 상술한 반도체 재료바디속으로 한 극성의 전하캐리어들을 유효하게 주입하기위하여, 깊이 도우프처리된 반도체 재료 영역을 포함한다. 이 전극들은 또한 각기 깊이 도우프처리된 반도체 영역과의 접촉사이에 저항접촉(ohmic contact)을 만드는 금속영역을 포함한다.
본 발명은 또한 여러가지 새로운 형태, 즉 대부분의 바람직하게 수직적으로 배열된, 전계효과 트랜지스터 디바이스들의 한 집단을 제공한다. 대부분의 이러한 새로운 디바이스들은 두개의 전류경로 전극들, 두개 또는 그 이상의 전류경로전극들 사이에서 단극성(unipolar) 또는 양극성(ambipolar)을 형성하기 위하여 이들 사이에 있는 반도체 재료바디 및 트랜지스터를 통하여 단극성 또는 양극성 전류의 흐름의 가변증강(enhancement)또는 방해(impediment)를 제어하기위하여 전류경로위에 제어할 수 있는 가변전계(variable electric field)를 발휘하기위하여, 전류경로에 인접해 있는 하나 또는 그 이상의 제어전극들을 포함한다.
이러한 트랜지스터의 여러가지 실시예들은 아래에서 두개의 범주로 나누어 기술한다. 즉 단극성 전류를 갖는 단일 주입(single injection) FET들 및 양극성 전류와 아래에서 설명되는 것처럼 현저하게 증가된 성능을 갖는 이중 주입(double injection) FET들 또는 DIFET들이다.
본 발명의 바람직한 양극성 실시예에 있어서, 이 트랜지스터는 결정질, 다결정질, 미결정질 또는 비정형 반도체들을 사용하여 제조할 수 있으며, 또한 이 트랜지스터는 수형구조, 수직형구조, V-형구조 또는 임의의 다른 적당한 구조로 될 수 있다. 예를들면, 하나의 가능한 형태 및 구조는 수평형구조를 갖는 모노리딕(monolithic) 또는 결정질형태이다. 전형적으로, 이러한 구조들은 형성된 집적회로기술들을 사용하여 만들었으며, 이 구조들은 상부표면에 도입되거나 또는 형성된 트랜지스터의 모든 전극들을 가지고 있다.
양극성 트랜지스터의 다른 가능한 형태 및 구조는 전형적으로 기판위에 형성된 수직형구조를 갖는 비정질형태로서, 이것은 실질적으로 비정질 반도체 재료바디가 데포지트(deposit)된 하부전극 및 반도체 재료바디 위에 형성된 상부전극으로 구성되어 있다. 제어전극은 상부 및 하부전극들 사이에 배열되어 있고, 적어도 하나의 통로(opening)가 반도체 재료를 통하여 있어서, 상기 전류경로의 일부분이 확장된다. 이 제어전극이 위치하고, 상기 통로내에서 적어도 전류경로의 부분위에 가변전계를 제어할 수 있는 크기의 통로가 있으므로해서, 상부 및 하부전극들 사이의 전류흐름은 증강 또는 방해에 의해 흐른다. 다음의 기술에서 더욱 명백하게 되듯이, 양극성 실시예들의 제어전극은 정(positive) 및 부(negative)전하 캐리어들 모두를 반도체 재료속으로 주입하는 비율을 조정하기위하여 효과적으로 이용할 수 있다. 따라서 단극성 실시예들의 제어전극도 부 또는 정정하캐리어들의 어느 하나를 반도체 재료속으로 주입하는 비율을 조정하기위하여 효과적으로 사용된다. 여러가지의 수직형 실시예들은 수직형 조정주입 트랜지스터(Vertical modulated injection transistor) 또는 VMIT라고 부른다.
본 발명의 트랜지스터의 양극성 실시예들은, 관련된 특별한 구조에 따라서, 인헨스먼트 모드, 디플레이숀 모드, 또는 두 모드에서 동작한다. 각각의 모드에 있어서, 특별한 게이트전압 또는 제어전극에 대한 게이트 전압의 범위의 존재 또는 부존재는 앞으로 설명되듯이, 기본적으로 트랜지스터의 전류채널이 실질적으로 전도성이 되게하느냐 안하느냐를 결정한다.
본 발명의 몇몇 실시예들에 있어서, 제어전극은 인가된 게이트전압이 없는 경우에는 트랜지스터를 OFF 하도록 하는 계(field)를 생성하도록 만들어졌으며, 또 게이트전압의 적용은 트랜지스터를 ON하므로, 상부 및 하부전극들 사이의 전류흐름이 증강한다. 트랜지스터의 또 다른 실시예들은 인가된 게이트전압이 없는 경우에 ON되는 것이고, 게이트전압의 적용은 전류경로의 밑부분위에 전계를 만들므로 해서 트랜지스터가 OFF되어, 상부 및 하부전극들 사이에 흐르는 전류를 방해한다. 다시말하면, 이러한 실시예들은 정상적으로 ON 또는 OFF되는 트랜지스터들에 사용할 수 있다. 통로 또는 통로들을 통하여 흐르는 트랜지스터의 주전류(main current)를 구속하는 물리적 방해가 되는 게이트를 실시하는 예들에 있어서 사용된 ＂제어할 수 있는 가변방해＂(＂controllaby variable impediment＂)라는 표현은, 특정한 실시예에 종속되어 있는 전류의 양이 게이트에 대하여 선택된 전압의 적응에 의하여 증강 또는 방해될 수도 있으므로해서, 동작중에 이러한 변화 모두를 포함한다.
일정한 실시예들에 따른 본 발명의 트랜지스터는 실질적으로 진성반도체 재료 및 전자주입전극 및 정공주입전극을 포함하는 두개의 전류경로전극들로 구성되어 있으며, 전자주입전극은 정공보다 훨씬 많은 전자들을 진성재료속으로 주입시키려고 하는 n+반도체 재료로 만드는 것이 바람직하고, 따라서 정공주입전극은 전자들 보다도 훨씬 많은 정공들을 주입시키려고 하는 p+재료로 만드는 것이 바람직하다. 이러한 실시예들에 있어서, 두개의 주입전극들 사이에 연결된 반도체 재료는 전류흐름에 기여하는 전자들 및 정공들 모두에 양극성 전류경로를 형성한다. 이러한 양극성 트랜지스터들은 단극성과 같은 유사한 디바이스보다는 훨씬 많은 ＂ON＂전류들을 가지고 있다. 이러한 양극성 또는 이중 주입 실시예들에 있어서, 제어전극은 양극성 전류경로의 일부분위에 제어할 수 있는 가변전계를 발휘하기 위하여 양극성 전류경로의 적어도 한 부분에 인접하도록 위치하는 것이 실질적으로, 가장 바람직하며, 따라서 두개의 주입전극들 사이에서 전자들 및 제공들의 흐름에 제어할 수 있는 가변 방해(variable impediment) 또는 증강(enhancement)을 만든다.
양극성 전류를 제어할 수 있는 가변방해 또는 증강을 만들기 위하여 대부분 또는 독점적으로 사용되는 바람직한 양극성 실시예는 상술한 형태의 수직형구조를 갖는 비정질 트랜지스터로서 형성된다.
이 대부분 또는 독점적으로 양극성 전류를 제어할 수 있는 가변증강을 만들기 위하여 사용되는 바람직한 실시예의 형태 및 구조는 비정질, 결정질 다결정질 또는 절연게이트 FET가 수평적으로 배열된 미결정질이다.
본 발명의 모든 실시예들이 방금 상술한 양극성 또는 이중 주입형태는 아니다. 오직 수직형구조들로만 나타낸 단일 주입 실시예들에 있어서, 상부 및 하부전극들은 둘다 실질적으로 똑같은 극성의 전하캐리어들만을 전류경로의 반도체 재료바디속으로 주입하는 성질을 가지고 있다. 본 발명의 이러한 실시예들은 또한 단극성 실시예들로 추출된다. 이러한 실시예들에 있어서, 두 전류경로전극들은 실질적으로 진성반도체 재료로 형성된 전류경로와 접촉하고 있는 n+(또는 P+)반도체 재료층을 가짐이 바람직스럽다.
본 발명의 단일 주입 또는 이중 주입 실시예들에 있어서, 둘다 전류 경로의 반도체 재료는 수소 또는 불소를 포함한 비정질합금으로서, 불소 또는 수소가 상태밀도 감소로 작용함에 바람직한 진성 도는 도우프처리된 반도체 재료로, 구성되어 있는 것이 바람직하다.
본 발명의 몇몇 실시예들에서, 제어전극은 전류경로의 반도체 재료와 같이 정류접합(rectifying junction)을 형성하는 재료로 만들어져 있다. 이러한 실시예들에서, 이 전류경로는 제어전극통로 또는 통로들에 있는 하나 또는 그 이상의 통로들을 통하여 확장되며, 이러한 통로들은 충분하게 좁기때문에 제어전극의 정류접합에 의해 발생된 계(field)는 제어전극에 외부전압의 적용이 없더라도 이러한 통로들을 통하여 확장된다. 이러한 트랜지스터들은 제어전극에 전압이 인가되지 않는 경우에는 OFF된다. 다른 실시예들에서 하나 또는 그 이상의 전기적 절연재료 층들이 전류경로로부터 제어전극의 전체 도는 다수 부분을 절연하기 위하여 사용된다.
본 발명의 일정한 수직형 실시예들에 있어서, 제어전극내의 통로(들)의 제어전극과 두개의 전류 경로전극들 사이의 공간은 각각, 트랜지스터가 실질적으로 ON상태로부터 실질적으로 OFF상태로 변할 수 있도록 하기위하여 선택되고, 상부 및 하부전극들에 인가된 전압에 의하여 정해진 범위안에 놓여있는 제어 전극에 전압을 인가하므로서, 역으로도 가능하다.
본 발명의 일정한 수평형 실시예들에 있어서, 전류경로전극들 사이에 있는 전류채널의 길이를 따라서 선택된 위치에서, 전류채널에 인접한 게이트전극을 횡단하여 놓으므로서 똑같은 결과들을 달성할 수 있다.
본 발명의 몇몇 수직형 실시예들에 있어서, 제어전극은 반도체 재료층에 의하여 서로서로 분리되어서 상하로 있는 두개층들을 포함하고 있으며, 제어전극층들의 각각은 전류경로가 확장되어 있는 곳을 통하여 적어도 하나의 통로를 포함하고 있다. 이러한 실시예에 있어서, 제어전극의 두개층들에 있는 통로들은 통로를 통한 유효통과길이(effective length of passage)를 증가시키기 위하여 비교적 서로서로 엇갈리도록 할 수가 있다. 또한 원한다면, 두개의 층들 사이의 통과부분을 두개의 층들 사이에 있는 통로보다도 실질적으로 더욱 좁게 만들수가 있다. 본 발명의 몇몇 실시예들에 있어서, 제어전극은 전도채널에 인접하여 서로서로 떨어져 있는 두개의 수평 스트립(strips) 도는 영역들을 포함하고, 방금 상술한 제어전극에 있는 두개의 층들을 가진 것과 똑같은 결과들을 실질적으로 달성하기 위해서 이곳의 길이를 횡당한다.
본 발명의 또 다른 실시예들에서 트랜지스터는 전기적으로 서로 분리되고 전기적 입력을 갖는, 여러개의 제어전극들을 포함한다. 이러한 실시예에 있어서, 각각의 제어전극들은 전류경로의 일부분의 제어할 수 있는 가변 전계를 발휘하도록 위치하여, 트랜지스터가 다중 입력논리게이트의 함수로서 가능하도록한다.
본 발명의 이와 같은 면 및 다른 면들, 특징들과 장점들이 다음의 기술 및 수반된 도면들과 연결하여 얻어지는 첨부된 특허청구 범위로부터 명백해진다.
[바람직한 실시예들의 상세한 기술]
본 발명의 여러가지 면들이 다음과 같은 일반적인 순서로 아래에서 기술된다. 즉 편의상 VMIT들이라 부르는 수직으로 형성된 단극성 트랜지스터들 및 수직으로 형성된 양극성 트랜지스터들; 여러가지 VMIT들의 바람직한 제조방법; 여러가지 논리기능들을 실행하기 위한 VMIT 구조들; 비정질 반도체 재료들로 조립된 수평형 양극성 트랜지스터구조들; 전계발광(electroluminescent) 변형들을 포함하는 4터미널 양극성 트랜지스터들; 및 결정질 반도체들로 조립된 수평형 양극성 트랜지스터구조들이다. 그러나, 다음의 상세한 기술의 바람직한 실시예들을 읽으므로서, 본 발명의 실행은 여기서 상술한 정확한 트랜지스터 디바이스들 및 방법들에만 제한되지 않는다는 것을 이해할 수 있다.
이제 제도를 참조하면, 본 발명에 의한 트랜지스터(40)가 나타나 있다. 트랜지스터(40)은 수직형 박막트랜지스터로서 기판(42)위에 데포지트된 재료들로 구성되어 있으며,이 기판은 유리를 포함하는 넓은 여러종류의 재료들로 형성될 수 있다. 기판(42)에 데포지트된 것은 트랜지스터(40)의 두개의 전류경로 전극들의 하나를 형성하기 위하여 사용되는 금속 전도층(44)이다. 이 금속층(44)은 예를들면 몰리브덴, 크롬, 또는 알루미늄등 일수가 있다. 금속층(44)위에 n+- 또는 p+-형의 하나인 도우프처리된 비정질 실리콘 합금층(46)이 데포지트된다. 이 층(46) 상부에는, 실질적으로 비정질 실리콘 합금층(48)이 데포지트되고, 이것은 트랜지스터(40)의 전도채널 또는 전류경로를 형성한다(편리상, 층(48)은 이후로 종종 i-a-Si, 진성층 또는 간단한 i층으로 인용한다). 그리드의 형태로 취한 게이트층(50)은 i층(48)위에 위치한다. 제1도에 나타난 본 발명의 실시예에 있어서, 게이트층은 반도체 재료층(48)과 같이 정류접합을 형성한다. 게이트(50)의 재료는 백금과 같은 금속으로 구성되어 있으며, 이것은 진성재료층(48)과 같이 쇼트키장벽을 형성하거나 또는 이것은 이 재료와 같이 정류반도체 접합을 형성하는 도우프된 반도체 재료를 형성할 수 있다. 게이트(50)은 반도체 재료층(48)이 확장되는 곳을 통하여 통로들(51)을 포함하는 층을 형성한다. 층(48)위에 두번째의 도우프처리된 비정질 실리콘층(52)이 놓인다. 아래에서 기술되듯이, 이 층은 n+또는 p+재료중 어느하나로 만들어진다. 끝으로 이 층(52)위에 몰리브덴, 크롬 또는 알루미늄과 같은 전도재료층(54)이 트랜지스터의 두번째 전류경로전극을 형성하기 위하여 데포지프된다.
트랜지스터(40)의 여러층들의 두께는 원하는 전기적 성질들을 얻기위하여 조정할 수 있다. 금속전극층(44 및 54)들은 관련된 저항접촉층들(46 및 52)에 효과적인 전도를 제공하기위하여 충분하게 두껍다. 대부분의 사용되는 두께는 500-200Å가 충분하다. 저항접촉층들(46 및 52)은 500Å 이하이어야만 한다. 진성층(48)의 두께는 일반적으로 이층의 두께를 증가하므로서 일어나는 전압에 견디기위한 증가능력에 대하여, 층(48)이 얇으므로해서 초래되는 증가된 전류주입사이의 트레이드-오프(tade-off)에 의해 결정된다. 진성 비정질 실리콘 합금들은 반도체 파괴(breaddown)없이 거의 마이크론(micron)당 50V를 견딜 수 있으므로, 1마이크론 두께의 이층(48)은 대부분의 낮은 전압 적용들에 있어서 만족할 만한 동작을 제공한다. 게이트층(50)의 두께는 트랜지스터(40)의 원하는 동작특성들에 따라서 변활할 수 있다. 이 게이트는 충분하게 두꺼운 것이 바람직하므로, 따라서 이것의 전도율은 여러부분들을 비교적 일정한 전압(예를들면, 게이트층 자체내에서 전압강하를 감지할 수 없도록 하는)으로 유지할 수 있도록 충분하다. 만약에 이 게이트가 전도성금속으로 만들어진다면 200-1000Å의 두께로서 충분하다. 만약 이 게이트층이 도우프된 반도체 재료(금속핵이 없는)로 만들어진다면, 이 게이트층은 다소 두꺼워져야만 한다. 원하는 기하학적 통로들(51), 특히 통로들의 폭은 또한 게이트층(50)에 대하여 선택한 두게에 영향을 미친다. 따라서 통로들(51)의 크기는 1마이크론의 수십분의 일에 대여섯 마이크론의 범위에 있다.
제2도는 게이트(50)의 한 실시예의 상부투시도를 나타내는 것으로서 통로들(51)은 여러개의 병렬 홈들(slots)로 형성되어 잇다. 그러나 이 실시예에서 통로들(51) 및 대부분의 다른 실시예들에서 이들 원형의 구멍들과 같은 다른 형태로 구성할 수 있으며, 또한 응용에 따라서, 이들의 수도 하나에서 여러개로 변화할 수 있다. 또한 많은 응용에 있어서, 이 통로들은 정확하게 똑같은 크기 도는 일정하게 서로서로 떨어져 있을 필요는 없다. 이것들은 심지어 게이트층내에 비교적 임의의 방식으로 위치할 수 있다.
비정질 실리콘 합금층들(46,48 및 512)은 반도체 성질들을 개선하기 위하여 상태밀도 감소재료들로서 수소 및 불소를 포함한다. 도우프된 반도체층들(46 및 52)은 관련된 전류경로전극들과 진성재료층(48)사이의 저항성 접촉을 상당히 개설한다. 재료층(46 또는 52)이 n+형으로 도우프될때, 이것은 정공들 도는 정전하캐리어들보다 더 많은 전자들 또는 부전하캐리어들을 진성반도체 재료속으로 주입할 수 있는 성질을 가진다. 다른 한편으로, 이러한 접촉들의 어느 하나의 재료가 p+-형으로 도우프될때, 이것은 반대성질을 가지므로, 전자들보다도 더 많은 정공들을 진성반도체 재료속으로 주입시킨다.
트랜지스터(40)을 형성하기위해 사용되는 재료들의 데포지트 방법은 기술상 잘 알려져 있다. 비정질 실리콘 합금들은 다량의 연속적인 공정 시스템으로서, 다수의 회로들을 형성하기 위하여 커다란 면적의 기판들위에 다중층들로서 데포지트 할 수 있다. 이러한 회로들은 제1도에 나타난 형태의 많은 구조들을 사용하기 위하여 고안될 수 잇다. 비정질 실피콘 합금회로원소들의 제조를 위한 연속적인 공정 시스템은, 예를 들면, 1983년 8월 23일에 ＂p-도우프처리된 실리콘 막의 제조방법 및 이것으로부터 만들어진 디바이스＂라는 제목으로 발표된 미합중국 특허 제4,400,409호; 1985년 9월 24일에 ＂비정질 반도체 재료를 데포지트하기위한 연속적인 시스템＂으로 발표된 미합중국 특허 제4,542,711호; 1983년 10월 18일에 ＂연속적인 비정질 태양전지 생산시스템＂이라는 제목하에 발표된 미합중국 특허 제4,410,558호; 1984년 3월 27일에 ＂다중 챔버 데포지숀 및 고립시스템과 방법＂이라는 제목하에 발표된 미합중국 특허 제4,438,723호; 및 1985년 1월 8일에 ＂직렬비정질 광기전력 전지를 연속적으로 생산하기 위한 방법 및 장치＂로 발표된 미합중국 특허 제4,492,181호 들에 발표하였다.
제1도에 나타난 층들(46,48 및 52)을 만드는데 있어서 단일 데포지숀 챔버 시스템(Single deposition Chamber System)은 배치(batch)공정에 사용될 수 있으며, 또는 다중챔버 시스템이 아래와 같이 바람직하게 사용될 수 있다. 즉, 예를들면 첫번재 챔버는 층 46에 대하여 n+-형 비정질 실리콘 합금에 데포지트 하기위하여 사용되며, 두번째 챔버는 층(48)에 대하여 진성 비정질 합금을 데포지트하기 위하여 사용되고, 세번째 챔버는 층52에 대하여 n+또는 p+-형 비정질 실리콘 합금을 데포지트 하기 위하여 사용도니다. 각각의 데포지트된 합금 및 특히 진성 합금은 더욱 높은 순도이므로, 진성 데포지션 챔버내의 데포지숀 분위기는 진성 챔버 속으로 도우프된 조성물의 확산을 막기위한 다른 챔버들 내의 원하지 않은 도우프된 조성물들로부터 분리하는 것이 바람직하다. 앞서 상술한 특허들 및 출원들에 있어서 이 시스템들은 근본적으로 광기전력전지들의 생산과 관계가 있으며, 챔버들 사이의 격리는 한방향 가스름이 설정되어있는 가스게이트에 의하여 또한 불활성가스가 기판재료의 웨브(web)에 관하여 ＂스웹트＂ (＂Swept＂)하는 가스게이트에 의하여 달성된다. 비정질 실리콘 합금 재료들의 데포지숀은 공정 가스의 글로우방전 분해에 의해서 달성된다. 이러한 공정중에서 무선 주파수 에너지 글로우 방전 공정(radio frequency energy glow process)은 연속적인 비정질 반도체 생산에 적당하는 것이 발견되었다. 개선된 비정질 반도체 합금 및 디바이스 제조공정이 1985년 5월 14일에 ＂마이크로 웨이브 에너지를 이용한 비정질 반도체 합금 및 디바이스의 제조방법＂이라는 제목하의 미합중국 특허 제4517223호에서 발표되었으며 이 특허는 참고로써 여기에 합쳐졌다.
이 공정은 개선된 비정질 반도체 재료의 데포지숀을 일으키는 반응가스를 분해하기 위하여 마이크로 웨이브 에너지를 사용한다. 이 공정은 실질적으로 증가된 데포지숀비율 및 이용하기 위해 저장한 반응가스를 제공한다. 마이크로 웨이브 글로우 방전 공정은 1985년 5월 7일에 ＂광기전력 디바이스의 제조를 위한 개선된 장치＂하는 제목하의 미합중국 특허 제4,515,107호에서 발표됐듯이 디바이스의 대량생산에 또한 이용될 수 있으며 이 특허은 참고로서 여기에 합쳐졌다.
제3도에서 지시한 방법에서 게이트(50)은 진성 반도체층(48)에 형성된다. 제3도에서 지시했듯이 층(48)의 일부분(48a)이 데포지트되고, 형성된 게이트(50)외부의 재료층의 일부분층(48a)의 상부에 데포지트된다. 그리고나서 게이트층(50)은 종래의 광리도그래피 또는 전자빔 기술 또는 통로들(51)을 만들기 위한 것들에 의하여 패턴된다. 이 점에서 부분적으로 완성된 트랜지스터(40)은 제3도에 나타난 형태를 갖는다. 이때 진성 비정질 실리콘 합금의 데포지숀의 제1도에 나타난 합성층(48)을 만들기위하여, 게이트(50)의 상부, 채워진 통로들(51) 및 층(48)의 형성된 일부분(48b)에 의하여 더욱 수행된다.
집적회로 제조기술에 익숙해 있는 사람들에게 이해될 수 있듯이, 광리도그래피(photolithography)기술은 한 지점에서 하부전극(44), 두번째 지점에서 게이트전극(50) 및 세번째 지점에서 상부전극(54)에 전기적 접촉을 제공하기 위하여 사용될 수 있다. 집적회로기술에 익숙해있는 사람들에게 또한 이해될 수 있듯이, 트랜지스터(40)와 같은 여러개의 트랜지스터들은 기판위에서 광리도그래피 수단에 의해 형성할 수 있고, 더욱 복잡한 전자회로들을 만들기 위하여 다른 전자회로소자들과 서로서로 연결할 수 있다.
제4a도를 이제 참조하면, 본 발명의 실시예(40a)인 단극성 또는 단일 주입이, 기판(42) 및 금속층들(44)과 전류경로전극들(54)이 간단히 하기위하여 도면에서 생략되어, 개략적으로 나타내었다. 이 단일 주입 실시예에서, 두개의 전류경로전극들에 대해 저항성접촉을 형성하는 두개의 도우프된 반도체층(46 및 52)은 n+재료로 만들어졌다. 위에서 말했듯이, n+재료는 전자들을 진성 반도체 재료속으로 주입하는데 있어 효율적이거나, 정공들을 주입하는데 있어서는 매우 비효율적이다. 이 결과, n+전극들의 하나가 전원의 부단자에 연결되고, 다른 하나가 전원의 정단자에 연결될때, 이들 사이의 진성 반도체 재료(48)내에 전류경로에 초래되는 전류는 거의 전자들로서만 구성되어 있다.
이러한 전류는 실질적으로 오직 한 극성의 전하캐리어들만 구성하므로, 제4a도 디바이스를 단극성 디바이스(Unipolar device)라고 부른다. 디바이스(40a)가 제4a도에 나타내듯이 전원(PS)에 연결될때, 전자전류(-ID)는 소우스(S)로서 동작하는 전류전극(46)으로부터 드레인(D)으로 동작하는 전류전극(52)으로 흐른다. 층(46)을 드레인으로 만들고, 층(52)을 소우스로 만들기위하여 트랜지스터(40a)는 바로 쉽게 전압원에 연결시킬 수 있다는 것이 이러한 기술에 사람들에게는 명백하다.
트랜지스터(40a)에서, 게이트전그(50)이 절연되지 않을때에는, 이 전극은 진성 반도체 재료층(48)과 같이 전류접합을 형성하는 재료로 만드는 것이 바람직하다. 트랜지스터를 통한 전류흐름에 제어하기위하여 전압이 인가될때, 이 정류접합은 게이트 전극으로부터 재료층(48)속으로의 전류누설을 막는 것을 도와준다.
상술했듯이, 트랜지스터(40a)에서 두개 전류경로전극들은 n+저항성 접촉을 가지고, 전류흐름은 실질적으로 전자들만으로 구성되었다. 따라서 게이트(50)에 대하여 부전압(VG)의 인가는 통로(51)을 통하여 전자들의 흐름을 방해하는 장벽을 만들므로, 트랜지스터(40a)는 OFF가 된다. 이러한 이유때문에, 트랜지스터(40a)의 게이트(50)은 p+도우프된 비정질 실리콘 합금과 같은 반도체 재료 도는 백금과 같은 금속으로 만드는 것이 바람직하며, 이 반도체 재료는 전위가 있거나 또는 전위가 주어질때, 또는 층(48)을 둘러싸고 있는 재료의 전압이 같거나 낮을때에 진성비정질 실리콘 합금과 같이 역바이어스된 접합을 형성한다. 이와 같은 방법으로, 게이트(50)의 재료는 층(48)의 일부분속으로 확장되는 적은 부전계(E)를 형성하여 이것이 즉시 게이트를 둘러싸므로, 제4a도에서 점선(54)에 의해 표시된 것과 같이 공핍영역(depletion vegion)을 만든다. 제4b도는 게이트의 전위가 플로트(float)되었을때 ＂X＂방향을 따라서 게이트(50)의 두개의 반대적인 레프트 및 라이트 성분들 사이의 전계 EL및 ER의 크기와 범위의 특성그래프를 나타낸다. 제5로부터 제9도까지는 제4b도에 나타낸 것과 유사한 전계 강도 EL및 ER가 게이트 50의 반대 성분들 사이에서 중첩된 것을 나타내는 특성그래프이다.
제5도에서 나타나듯이, 게이트(50)에 인가전압이 없는 경우에는 전계 EL및 ER은 단지 통로(51)을 가로질러 부분적으로 확장되며, 따라서 트랜지스터(40a)의 채널(51)을 가로지르는 전자들의 흐름을 실질적으로 방해하지 않는다. 그러나, 제6도에서 나타냈듯이, 게이트를 둘러싸고 있는 진성 재료층(48)에 대하여 게이트(50)에 인가된 전압이 증가하면, 통로(51)을 가로질러 확장도는 전계 EL및 ER이 증가한다. 따라서 통로(51)의 더 많은 부분들은 모두 부전계를 가지므로, 이곳을 가로지르는 전자들의 흐름을 방해한다. 이것은 효과적으로 통로(51)의 크기를 전자들에 대하여 좁히므로, 접촉(46 및 52)들 사이에 흐르는 전류를 감소한다. 제7도에서 나타냈듯이, 전극들(50)에 인가된 부전압이 더욱 증가된다면, 통로들(51)을 가로질러서 EL및 ER가 더욱 확장되므로, 따라서 트랜지스터(40a)의 전류경로에 있는 전자들의 흐름을 막는다. 게이트(50)에 적당한 바이어스 전압의 인가는 트랜지스터(40a)을 OFF하고, 게이트(50)에 이러한 바이어스 전압이 없는 경우에는 트랜지스터(40a)가 ON이 되도록 허용한다는 것을 앞서의 트랜지스터(40a)의 기술에서 명백히 알 수가 있다. 그러나, 인가전압이 없는 경우에 트랜지스터(40a)가 OFF되고, 정의게이트전압이 인가되면 ON이 되는 유사한 트랜지스터의 제조가 가능하다. 이것은 제8도 및 9도에서 개략적으로 표시했듯이, 게이트성분들(50)사이의 통로를 매우 좁게 만들므로서, 또한 제8도에 나타났듯이, 인가전압이 없는 경우에 게이트를 둘러싸고 있는 진성재료내에 있는 공핍영역이 성분들 사이의 통로를 가로질러 확장되도록 게이트(50)의 재료를 선택하므로서 행해질 수 있다. 이러한 디바이스에서, 통로(51)을 통하는 전자흐름은 인가된 게이트전압이 없는 실질적으로 막혀진다.
그러나 정(＋)전압이 게이트(50)에 인가되면, 게이트를 둘러싸는 공핍영역의 폭은 제9도에 나타난 것처럼 감소될 것이고, 또한 통로(51)을 통한 전자흐름에 대한 장벽은 감소되어, 이러한 게이트를 포함하는 트랜지스터를 통하여 전류가 증가된다. 특별히 게이트가 전류운반전극들중 어느하나에 대하여 순바이어스되었을때, 게이트(50) 및 전류운반전극들(46 및 52)사이에 전류전도가 막힌다. 이 게이트는 제15도 및 제18도의 실시예들과 연관하여 앞으로 기술되듯이, 실질적으로 또는 완전히 절연되는 것이 바람직하다.
상술하듯이, 단극성 트랜지스터(40a)은 두개의 n+저항성 접촉층들(46 및 52)을 가지고 있고, 또한 실질적으로 전류캐리어들로서 전자들만을 가지고 있다. 그러나 두개의 전류경로전극들이 p+저항성 접촉층들을 갖는 유사한 트랜지스터들로서 전자들만을 가지고 있다. 그러나 두개의 전류경로전극들이 p+저항성 접촉층들을 갖는 유사한 트랜지스터를 제조하므로서 반대극성의 단극성 디바이스를 만들수 있다는 것이 이해된다.
본 발명의 이러한 실시예에 있어서, 게이트(50)은 층(48)을 둘러싸는 부분내에 공핍영역을 형성하기 위한 재료로 형성되어 있다. 이러한 디바이스에서, 비교적 정(＋)전압을 공급하는 p+층은 오직 정공들만을 층(48)의 반도체 재료속으로 주입하므로, 따라서 전류흐름은 실질적으로 정(＋)전하캐리어들만으로서 구성된다. 이러한 디바이스에서, 게이트(520)에 인가된 정(＋)전압은 게이트에 의해 발생된 정(＋)계의 범위와 크기를 증가시키므로, 하나 또는 그이상의 통로들(51)을 가로질러서 계를 확장시키게 하고, 이러한 통로들을 통한 정공들의 흐름에 대하여 장벽을 만들며,
제10a도는 본 발명의 또 다른 실시예를 나타낸 것이다. 제10a도에 나타낸 트랜지스터(40b)은 상부저항층(52)가 제4a도에 나타낸 n+반도체 재료보다는 p+반도체 재료로 형성되었다는 것을 제외하고는 실질적으로 제4a도에 나타낸 트랜지스터(40a)와 동일하다. 제조에 있어서 조그만 차이가 실질적으로 동작에 있어 변화를 초래한다. 이것은 트랜지스터(40b)에서 전류흐름이 양극성이 되도록하여, 트랜지스터(40a)에 있어서와 같이 한 극성의 캐리어들보다는 전자 및 정공과 같은 두 극성들의 캐리어들로서 구성되어 있다. 이러한 차이점은 층(48)에 대하여 정(＋)전압이 p+재료층(52)에 인가되었을대 이것이 정공들을 진성 재료층(48)으로 주입하는 사실에 기인한다. 따라서 트랜지스터(40b)가 제11a도에 표시된 것처럼, n+층(46)이 비교적 부(-)전압에 연결되었고, p+층(52)이 비교적 정(＋)전압에 연결되듯이 전기적으로 연결되었을 때, 이 층(46 : 캐소드에 해당)은 층(52)에 있는 정전압에 이끌려 전자들을 진성층(48)속으로 주입하고, 또 이 층(52 : 애노드에 해당함)은 층(46)에 있는 부(-)전압에 이끌려 정공들을 층(48)속으로 주입시킨다. 전자들 및 정공들 모두가 층(48)에 주입되었기 대문에, 이 트랜지스터(40b)은 또항 이중 주입 디바이스(double injection device)라고도 한다. 이러한 디바이스에서, 게이트를 통한 전도를 최소화하기위하여, 게이트(50)을 전류전도전극들중(46 또는 52)의 어느 하나로 절연시키는 것이 바람직하다.
트랜지스터(40b)의 성질인 양극성 또는 이중 주입은 제1도의 단극성 트랜지스터에 대하여 매우 중요한 장점을 제공한다. 즉 이것은 현저하게 많은 전류들을 흐르도록 할 수가 있다. 비록 단일 및 이중 주입 디바이스들 모두에서 흐르는 전류의 양은 온도, 반도체전류경로의 두께 및 인가전압과 같은 많은 가변성들에 종속되나, 똑같은 동작조건하에서 양극성 디바이스는 유사한 단일 주입 디바이스에 의해 얻어지는 것보다 1000배 이상의 전류를 갖도록 하는 것이 쉽게 가능하였다. 이것이 제10b도에 나타났으며, 이것은 25℃에서 실험적으로 만들어지는 유사한 단일 주입(n-i-n) 및 이중 주입( p-i-n) a-Si 합금 다이오드의 전압에 대한 전류밀도(애노드 대 캐소드)곡선들을 나타내는 것이다. M. Hack의 다수는 Journal of Applied Physics, 제58권 페이지 1554-1561(1985)의 ＂비정질 실리콘합금에 있어서 단일 및 이중-캐리어주입의 비교＂에서 제11b도에 나타난 곡선들을 포함하는, 이러한 합금들로부터 형서된 단극성 및 양극성 다이오드들에 있어서, 단일 및 이중 주입의 기술을 실험적 및 이론적으로 연구하여 상세히 설명하였다. M. Hack의 다수에 의한 이 조항이 참고로서 여기에 합쳐졌다.
양극성 디바이스가 가능한 이러한 전류증가를 만드는 이유는 다음과 같이 설명할 수 있다. 제4a도에 나탄 형태의 단극성 디바이스에서, 모든 전도는 전자들과 같은 하나의 극성를 가진 전하캐리어들에 의하여 수행된다. 더 많은 전자들이 단극성 트랜지스터의 전류경로에 주입될수록, 진성층(48)내에 있는 잉여전자들에 의해 만들어진 부(-)공간전하는 더욱 전자들의 주입을 지연하므로, 따라서 상부 및 하부 전극들 사이에 인가된 전압의 증가에 비례하는 전류와 증가비율을 제한하려고 한다. 이 효과는 이 기술에서 공간전하 제한전도(space charge limited conduction)로서 알려졌다.,
그러나, 양극성 디바이스에 있어서, 상부 및 하부 전극들 사이의 전압증가는 전류경로에 주입되는 두 극성들의 전하캐리어들의 수를 증가시키므로, 따라서 정(＋)전아 정공들은 부(-)전하 전자들에 의하여 만들어진 공간저하를 제거하려고 하므로, 전하캐리어들의 증가에 의한 공간전하의 증가는 매우 적은 정도이다. 전하캐리어들의 증가는 똑같은 바이어스에서 단일 주입디바이스들 보다도 더욱 많은 전류들을 취급할 수 있는 양극성 디바이스들을 만드는 이중 주입에 의하여 가능하게 만들수 있다. 덧붙여서 증가된 수의 전하캐리어들은, 비정질 실리콘 합금내의 금지대내 에너지에서 일어나는 높은 퍼센트의 트랩(trap) 또는 결함상태(defect state)를 채우는 이중 주입에 의하여, 전자들 및 정공들 모두의 드리프트 이동도(drift mobility)을 증가함으로서, 그리고 이중 주입 트랜스터들의 전도율을 더욱 증가시키므로서 가능하게 만들 수 있다. 양극성 동작의 앞서 결과들은 다음과 같이 비교적 이론적 용어들로 설명할 수 있다. 비정질 및 결정질 반도체 재료들 모두에 있어서, 전자 대역이동도(electron band mobility)는 정공대역 이동도를 초과한다고 알려졌다. 따라서 n-p-n 바이폴라트랜지스터들 및 n-채널 MOSFET들은 일반적으로 주어진 바이어스 전압에서 동작하는 동안에 상응하는 p-n-p 바이폴라 트랜지스터들 및 p-채널 MOSFET들 보다도 더욱 큰 전류 능력을 가질 수 있다.
상술한 본 발명의 p-i-n트랜지스터(40b)에 있어서, 전도채널내에 있는 진성반도체 재료의 체적당 정공에 대한 잉여 전자들로서 정의된, 총공간전하(net space charge)은 아직 채널전도를 제한하도록 동작하나, 그러나 매우높은 전류레벨 이상에서는 유사하게 제조된 단극성 FET가 가능하다. p-i-n트랜지스터가 적당한 게이트 전압(또는 게이트를 플로트(float)하므로서)의 인가에 의해 ON될때, 게이트층의 상부 및 하부 진성재료를 통하여 일반적으로 수직 방향으로 확장되는, 전류경로 또는 채널이 형성된다. 예를들면, 채널은 채널통로(들)에 적합하도록 좁혀지고, 모래시계형태로 이 채널통로(들)의 상부 및 하부의 바깥쪽으로 벌려진다. 애노드-캐소드 전압에 의한 전계 때문에, 전자들 및 정공들 및 정공들 모두가 채널내에서 이동하거나 또는 흐르기 시작한다.
우세한 전자들의 대역이동도 뿐만 아니라 오두프 처리되지 않은 a-Si재료의 밴드갭내애에서 분포된 비대칭 상태밀도에 기인하여, 채널의 대부분의 전자들의 수는 정공들의 수보다 훨씬 많다. 편리상, 전자들을 1차(primary) 또는 지배전하캐리어들(dominant charge carriers)라고 부르고, 정공들은 중화(neutralizing) 또는 보상전하캐리어들(compensation charge carriers)이라고 부른다(이러한 조건은 후에 더욱 자세이 설명되듯이 역으로 바뀔수도 있다). 층들(52 및 48) 사이의 경계에서 p-i접합의 순바이어스 접합 장벽 높이를 감소하므로, p+전류경로로부터 더 많은 정공들이 진성채널속으로 확산하도록 허용한다. (유사하게 층들(48 및 46)사이의 i-n 접합의 순바이어스는 n+전류경로전극(46)으로부터 더 많은 전자들을 진성채널속으로 확산하도록 허용한다). 진성채널에 있어서, 순바이어스의 인가에 의한 정공들은, 채널에 있는 전반적인 계(field)에 기인한 부(-)바이어스 전류전극을 향항여 끌려간다.
부가적인 정공들 또는 보상캐리어들은 채널내에 있는 잉여전자들 또는 1차 캐리어들에 의하여 공간전하를 중화하므로, 더 많은 전자들이 채널로 들어가도록 허용한다. 앞서의 공정들은 다른 구성들에서도 계속되며, 아마 정공이동도 또는 p+층(52)에서 효과적으로 정공들을 진성층(48)에 주입할 수 있는 능력의 비율등은 채널내에 전자들과 같이 동시에 존재할 수 있는 정공들의 수를 제한한다.
평형점에 도달하면, 잉여 전자들의 수는 공간전하 제한전도를 만드는 총공간전하에 기인하여 평형을 유지한다. 단일 주입에 대하여 이중 주입공정의 중요성은 다음과 같은 간단한 예에 의해서 더욱 강하게 나타난다. 공간전하 제한전도 때문에, 절연게이트에 인접하여 대부분의 채널 영역을 통한, 체적당 최대 총전하는 특정한 게이트 전압에 대하여 10개의 캐리어들이라고 가정하자, 따라서 이러한 가정하에서 동작하는 단극성 시스템에서는, 체적당 전도에 기여하는 최대캐리어들의 수는 10개 캐리어들을 초과할 수 없다.
그러나 이러한 가정 및 똑같은 이동도를 가진 조건하에서 동작하는 양극성 시스템에서는, 최대캐리어들의 수는 예를들면, 1,010개의 일차적 캐리어들 및 1,000개의 중화캐리어들이므로 체적당 전도에 기여하는 캐리어들은 2,010개가 된다. 총공간전하는 여전히 10개의 캐리어들임에 주목한다(1010-1000=10). 따라서 이러한 예에서, 똑같은 이동도에 대하여, 양극성 시스템내의 전류는 단극성 시스템의 전류보다 201배 이상이나 많다.
본 발명의 가르침은 지배전하캐리어로서 정공들을 갖고, 보상전하캐리어로서 전자들을 갖는 양극성 디바이스들을 만들기 위하여 적용될 수 있다는 것을 이 기술에서 알 수가 있다. 예를들면, 이것은 게이트들의 통로를 통하는 정공들의 흐름을 막으므로서, 상술한 바와 같이 통로를 통하는 전자들의 흐름을 크게 감소하므로서 동작하는 VMIT들에서 행해진다. 컴퓨터 모델(model)은 본 발명의 양극성 디바이스의 동작에서, 지배캐리어들은 게이트에 인가된 전압에 의하여 직접 제어되고, 보상 캐리어들은 근본적으로 일차적 캐리어들의 전류 및 공간전하 밀도 변동에 따르므로 게이트에 인가된 전압에 의하여 간접적으로 제어된다는 것을 나타내었다(또는 적어도 제안하였다). 다시말하면, 한 극성이 게이트전압이 두 극성들의 전하캐이러들은 제어한다. 지배전하캐이러로서 정공들을 갖는 본 발명의 다른 실시예들이 제39도 및 제40도에 나타나 있다.
본 발명의 a-Si 합금 양극성 디바이스들에 대한 컴퓨터 모델은, 정공들이 일반적으로 전도채널을 따라서 비교적 일정하게 분포되었고, 전도채널에서 일어나는 정공들과 전자들의 재결합은 p+전류경로 전극에 의하여 진성재료로 주입된 정공들을 대부분을 소비한다는 것을 나타내었다. 이것은 i-n 접합에 매우 가까운 짙은 농도의 다수캐리어들(예를들면 전자들)이 멀리 이동하는 또는 p-n 접합의 근방에서 생성된 임의의 정공들을 소비한다. p-i 접합에서 또는 접촉 영역에서 도는 절연게이트 및 진성반도체 영역 사이의 경계와 같이, 일반적으로 일정하게 정공들이 분배된 곳에 다른 편재화된 동요들(perturbation)이 있다. 이 진성재료가 실리콘 합금과 같은 비정질 반도체일때, 대단히 증가된 수의 정공 및 전자들은 재료내에 있는 결합상태 및 트랩들의 대부분 또는 많은 부분을 채운다고 믿어졌으며, 따라서 주입전자들은 전도대로 가도록하고, 주입 정공들은 가전자대로 가도록 더욱 허용한다. 이러한 트랩-충만 현상(trap-fillingphenomenon) 가능한 것보다도, 더욱 전자 유사-페르미레벨(quasi-Fermi level)을 전도대로 향하도록 하고, 정공 유사-페르미레벨을 더욱 가전자대로 향하도록 한다. 이러한 현상은 비정질 재료와 같이 많은 결정상태들을 거의 같지 않는, 다결정질 재료와 같은 반도체 재료내에 있는 유사 페르미레벨을 또한 분할한다. 이 공정은 단극성 전류 흐름과 비교하여, 임의의 주어진 채널 깊이에 대하여 증가된 전류 흐름을 갖는 양극성 디바이스를 이끌어 낸다.
임의의 반도체 전자들과 정공들은 방사적으로 또는 비방사적(non-radiative)으로 모두 재결합 할 수 있다. 이 유사 페르미레벨이 재료의 밴드갭과 거의 동일한 에너지에 의해 분할될때, 현저한 양의 캐리어 재결합은 방사적이므로, 이 디바이스는 전계발광(electroluminescence)을 나타낸다. 이 트랩층만 현상의 또다른 장점은 전계발광을 나타내는 비정질 실리콘 합금들로부터, 본 발명의 양극성 트랜지스터 디바이스들을 만드는 것이 가능하다는 것이다. 주입레벨이 충분하게 높아질때, 유사레벨등 사이의 차이는 에너지갭 정도 또는 그 이상의 되며, 이때 발광(light emission) 및 적당한 광학적 공동(optical cavity)의 혼입과 함께 코히어런트(coherent : 균일한) 발광이 일어난다는 것이 제39도 및 제40도와 함께 후에 자세히 설명된다.
양극성 동작의 더욱 중요한 장점은, 공간전하의 중화에 의하여 주어진 게이트 전압에서 n-i-n 도는 p-i-p 트랜지스터 디바이스 들에서 가능한 것보다 더욱 넓은 전도경로들 또는 채널들이 얻어질 수 있다는 것이다. 이것은 거의 임의의 주어진 트랜지스터 기하학에 대하여 높은 전류를 가능하게 할 수 있었다. 이러한 장점은 제29a도 및 36도에 나타난 수평형 양극성 실시예들과 연관되어 더욱 자세히 설명할 것이다.
트랜지스터(40b)의 기대되는 전류-전압곡선이 제11b도에 보여진다. 제11a도에서 나타냈듯이, 이것은 제10a도에 나타난 것과 유사한 트랜지스터(40b)의 다른 형태의 개략도로서, 진성층(48)을 가로질러 전압강하가 있다. 이층(48)내의 전압강하하는 전류경로전극들 사이의 거리에 대하여 일반적으로 비직선성이고, 이곳을 통하여 흐르는 전류의 양에 따라 변화한다. 그러나, 다음번에 논의할 목적으로, 비교적 선형 전압강하가층(48)을 통하여 있다고 가정한다. 이 전압강하는 재료층(48)의 전압을, n+층 또는 캐소드(46)을 접촉하는 층의 일부분에서 거의 OV 로부터 p+층 또는 애노드(52) 에 접촉하는 층의 일부분에서 거의 5V 까지의 범위에 있도록 한다. 만약에 게이트(50)가 거의 층(48)의 중간에 위치한다면, 선형이라는 가정에서, 게이트와 접촉하는 진성재료의 전압은 거의 2.5V가 된다. 이 게이트(50)이 만약에 플로트(float)된다면, 거의 이 전압과 같게 된다. 제11b도에 나타나듯이, 트랜지스터를 통하여 흐르는 전류는 게이트(50)이 거의 2.5V가 되었을때 최대치를 갖는다. 만약에 게이트(50)에 인가된 전압이 이 플로트 전위보다 낮으면, 인가된 게이트 전압에 따른 이 게이트는 매우 약하게 전자들을 끌거나 또는 심지어 반발하여, 게이트 성분들 사이의 통로를 통하는 전자들의 흐름을 감소한다. 예비의 실험적 결과는, 게이트의 플로트전위이하의 전압인가는 게이트내에 통로를 통하는 전자들의 흐름뿐만 아니라, 정공들의 흐름도 감소한다는 것을 제안하였으며, 여기서 정공들의 흐름 감소는 전자들의 흐름감소 보다는 다소적다. 이러한 정공들의 흐름감소는 공간전하중화를 유지하기위한 성질에 의한다. 유사하게, 만약에 게이트(50)에 인가된 전압이 게이트의 플로트 전위 이상이면, 게이트에서 유도된 정(＋)계는 통로들(51)을 통하여 전자들(및 보상에 의한 정공들)의 흐름을 처음부터 증가시키려고 한다. 그러나 게이트 전극 및 애노드 전극 사잉의 전위감소는 곧 자세하게 설명되듯이, 디바이스 전류를 감소한다. 제11b도의 그래프는 제11a도의 전계효과 트랜지스터 디바이스(40b)에서, 애노드 전류(IA)가 게이트전압(VG)의 함수로서 어떻게 변화하는가른 일반적인 방법으로 나타낸 것이다. 또한 앞으로 설명되듯이, 여러가지 요인들이 이 곡선의 정확한 형태에 영향을 미친다.
게이트(50)에 대한 전압인가가 더욱 미약하게 한 극성의 캐리어들을 끌거나 또는 반발하는 이유, 또한 반대 극성이 캐리어들을 반발하거나 도는 적어도 이들의 수를 감소시키는 이유에 대한 가장 그럴듯한 설명은 다음과 같다. 에너지 요인이 전극들(46 및 52)사이의 전류경로를 통한 공간전하 중화에 대하여 강한 편애성(preference)을 만든다. 전압이 게이트(50)에 인가된다면, 이것은 한 극성의 전하캐이러들을 통로(51)의 외부로 내보내려고 하며, 임의의 주어진 체적에서 포함할 수 있는 전반적인 총전하에는 제한이 있으므로, 공간전하중화 경향은 반대극성의 전하캐리어들의 존재를 크게 감소하려고 한다. 제11b도 트랜지스터에서 게이트(50)의 플로트전위는 각각 접촉들(52 및 46)에 인가된 5V 및 0V의 정(＋) 및 부(-)전위들 사이의 층(48) 두께를 가로지른 전압 강하의 함수이다. 제12a도에서 나타난 것처럼 게이트(50)이 n+층(46)보다 p+층(52)에 가깝게 위치하면 이 게이트는 0V 보다는 5V에 가까운 전압에서 플로트되려고 한다. 제12a도에 있는 게이트가 거의 4V 에서 플로트된다고 예를들어서 가정하면, 제12a도 디바이스의 애노드 전류(IA)는 제12b도에 나타난 것과 같이 인가된 전압 VG에 따라서 부조화스럽게 변화하고, 나타난것첨 거의 4V의 게이트 전압에서 첨두치(peatk)에 도달한다. 다른 한편으로, 제13a도에 나타난 것처럼 게이트(50)가 p+접촉(52)보다도 n+접촉(46)에 실질적으로 가깝게 놓이면 게이트(50)는 5V 보다는 실질적으로 0V에 가까운 전압에서 플로트된다. 제13a도에 있는 게이트(50)가 거의 1V에서 플로트되도록 예를들어서 가정하면, 이결과의 디바이스에 대한 전류 전압 곡선은 제13b도에 나탄 것처럼 부조화스럽게 되고, 나타난 것처럼 거의 1V의 게이트 전압에서 최대 전류에 도달한다.
제11b, 12b 및 13b도의 전류 전압 곡선은 전류 전극들(46 및 52)에 대하여 게이트(50)의 위치를 제어함으로서, 제10a도에 나타난 일반적인 형태의 디바이스의 전류 전압 특성을 크게 바꿀수 있다. 제11b도에 나타난 전류 전압 곡선은 두개의 전류경로전극 중 어느 하나의 전압이 게이트에 인가되었을때 실질적으로 OFF가 되는 디바이스의 전류 전압 곡선이다. 그러나 이것은 게이트에 적당한 전압이 공급되거나, 또 플로트되도록 디바이스의 전류 전압 곡선이다. 그러나 이것은 게이트에 적당한 전압이 공급되거나, 또는 플로트되도록 허용될 때 최대 전류가 흐르기 위하여 ON된다. 제12b도에 나타난 전류 전압 곡선은 게이트에 좀더 높은 전압 전류경로전극(anode)의 전압과 가까운 전압이 공급되었을 때 실질적으로 ON이 되나, 이 게이트의 좀더 낮은 전압전류경보전극(cathode)의 전압과 가까운 전압이 공급되면 실질적으로 OFF가 되는 디바이스의 전류 전압 곡선이다. 제13b도에 나타난 전류 전압 곡선은 방금 설명한 것과 반대이다. 즉, 이것은 게이트의 좀더 낮은 전압전류경로전극의 전압에 가까운 전압이 공급되었을때 실질적으로 ON이 되고, 게이트의 좀더 높은 전압전류경로전극의 전압에 가까운 전압이 공급될때 실질적으로 OFF가 되는 디바이스의 전류 전압 곡선이다,
제14a도 및 14b도는 본 발명의 양극성 디바이스의 전류 전압 곡선이 어떻게 또다른 중요한 방법으로 조정이 될 수 있는가를 나타낸다. 트랜지스터가 실질적으로 ON이 되는 이 부분의 곡선폭은 게이트(50)의 성분들 사이에 있는 통로들(51)의 폭의 함수로서 좁혀지거나 또는 넓혀질 수 있다. 통로(51)들이 좁아지면, 게이트 및 게이트를 둘러싸고 있는 진성 반도체 재료 사이의 좀더 적은 전압들은 통로들(51)를 가로질러서 흐르는 전류를 실질적으로 막기 위하여 충분한 크기의 전계를 발생할 수 있고, 따라서 실질적으로 트랜지스터는 OFF가 된다. 게이트 전압들에 있어서 이와 같이 좀더 큰 감지도가 제14b도에 나타나 있다. 다른 한편으로 게이트 통로들(51)이 넓어진다면 훨씬 큰(예를들어 더욱 큰 정(＋) 또는 부(-))전압들이 충분한 크기의 계(field)를 발생하기 위하여 둘러싸고 있는 진성 재료에 대하여 게이트에 인가되어야만 한다. 따라서 실질적으로 통로들(51)을 가로질러서 흐르는 전류를 제한한다. 따라서 이러한 넓은 통로들(51)을 가진 트랜지스터에 있어서, 디바이스에 감지도는 게이트 전압들이 감소되도록 바꾼다.
제11b도, 12b, 13b 및 14b도에서 나타난 전류 전압 다이어그램들은 수직방향으로 대수직이고, 따라서 ON과 OFF가 되는 트랜지스터(40b) 사이의 전류 흐름의 변화는 디바이스 기하학에 다른 여러 상태의 크기에 의해서 변화한다는 것을 이해할 수 있다. 이러한 다이어그램들은 단지 근사적이며, 대문에 이러한 곡선들의 실제적인 형태와 위치는 많은 요인들에 달렸다는 것을 또한 이해할 수 있다. 예를들면, 하나의 가장 중요한 요인은 통로(들)(51)의 크기이다. 또다른 것은 상부 진성층(48a)와 하부 진성층(48b)의 두께이다. 또한, 본 발명의 트랜지스터에 있어서 인가 전압이 없는 경우에 진성층에 인접한 공핍 영역을 만드는 재료로 게이트가 만들어졌으며, 전류 전압 곡선은 통로들(51)을 가로지르는 이러한 자기 발생계의 존재에 의해서 오른쪽 또는 왼쪽으로 이동하려고 한다. 덧붙여서 전자들 및 전공들의 이동도가 동일하지 않으므로, 이 전류 전압 다이어그램은 최대전류지점에 관하여 대칭이 아니다. 전자들이 트랩되는 전도대에 인접한 에너지대에서 비정질 실리콘 합금내의 결함상태의 수가, 정공들이 트랩되는 가전자대에 인접한 에너지대에 결함상태의 수보다 다르기(즉, 보다 낮기) 때문에 전류 전압 곡선은 또한 비대칭이 된다. 통로들(51)의 크기에 관하여 게이트층(50)의 두께는 중요한 요인이 될 수 있다. 즉, 이것은 게이트의 인가된 전압에 의하여 유도된 전계의 형태에 영향을 준다. 덧붙여서 전류경로전극들(46 및 52)을 가로질러서 인가된 전압의 상대적인 세기는 이 결과에 전류 전압 곡선에 대하여 지탱력을 가지고 있다.
본 발명의 단극성 및 양극성 실시예들 모두에 있어서 트랜지스터가 높은 전류 용량을 가지며, 전류경로의 반도체 재료는 비교적 긴 캐리어 수명을 갖도록 선택하는 것이 바람직스럽다. 전류경로가 비정질 실리콘 합금으로 만들었을때, 이것은 전류경로가 진성 비정질 실리콘 합금으로 되었음을 뜻한다. 따라서 이러한 진성재료는 도우프된 비정질 실리콘 합금보다는 훨씬 적은 결함상태를 가지고 있다. 본 발명의 트랜지스터의 임의의 양극성 실시에 있어서, 트랜지스터를 빠르게 OFF하는 것이 바람직한 경우에는 캐리어 수명들을 감소하기 위하여 일정한 성분들이 전류경로의 비정질 실리콘 합금과 함께 혼합된다. 예를들면, 금과 같은 재료들이 전도대 및 가전자대의 에너지대 사이에서 거의 중간 에너지 레벨을 갖는 재결합 센터(Center)를 만들기 위하여 실리콘 합금과 혼합된다. 이러한 재결합 센터의 장점은 전류경로에서 재결합하는 전공들 및 전자들의 비율을 증가시키는 것이며, 따라서 이 센터는 트랜지스터가 OFF 되었을때 전류경로가 캐리어들을 없애는데 걸리는 시간의 길이를 짧게 한다.
제12a도 및 13a도는 전류 전압 곡선을 이동하기 위하여 게이트(52)는 두개의 전류경로 접촉들(46 및 52)에 대하여 비대칭적으로 위치하고 있다. 그러나 본 발명의 일정한 양극성 실시들에 있어서, 접촉들(46 및 52)에 대하여 게이트 (50)의 위치를 비대칭적으로 하는 다른 이유가 있다. 이 이유는 누설전류의 감소와 관계가 있다. 본 발명의 양극성 실시예들에 있어 게이트 (50)는 전류경로의 재료와 함께 정류 접합을 형성하는 n+또는 p+재료를 만들어졌으며, 받아들 일수 없는 전류 레벨은 이것의 접합이 전류경로와 함께 역 바이어스되지 않는다면 게이트의 플래너(plannar) 표면으로부터 누설된다. 게이트의 플래너 표면이 비교적 큰 면적을 덮으면, 게이트 누설전류 밀도가 비교적 낮더라도 이러한 게이트 누설전류는 실질적으로 고르다. 그러나 제12b도에서 14b도에 관하여 상술한 것과 같이 두개의 전류경로전극들(46 및 52)사이에 전압이 게이트에 공급되면 이 게이트는 애노드 및 캐소드 모두에 대하여 순바이어스되며, 이것은 두개의 전류경로전극들 (46 및 52)과 게이트(50)사이에 실질적으로 원하지 않는 전류를 만든다.
게이트(50) 및 전류경로전극(46 또는 52) 사이의 누설전류는 게이트가 단일 주입에 기인하여 단극성이 되는 것과 똑같은 전도율 형태를 가진다. 이러한 단일 주입 게이트 전류경로 (약 0.7V 보다 좀더 큰 전압들에 대하여)는 게이트 및 반대 전도율 형태의 전류경로전극들 사이에 있는 이중 주입 전류경로보다도 실질적을 더 작은 전류로 정상적으로 전도한다. 이러한 사실들은 다음과 같은 방법들에서 게이트의 플레너 표면들로부터 또는 까지의 전반적인 게이트 누설전류를 최소화하기 위하여 사용할 수 있다. 첫째로, 이 트랜지스터는 이중 주입 누설경로를 형성하는 전극에 대하여 게이트가 역바이어스되는 범위 및 단일 주입 게이트 전류를 형성하는 전극에 대하여 순바이어스되는 범위에서 동작한다. 이것은 실질적으로 더 많은 주입 게이트 전류를 형성하는 전극에 대하여 순바이어스되는 범위에서 동작한다. 이것을 실질적으로 더 많은 전도 이중 주입 게이트 누설경로에서 누설전류를 차단하고, 더 적은 전도 단일 주입 게이트 누설경로를 제한한다. 두번째로, 게이트(50)의 비대칭적인 위치는 단일 주입누설전류가 더욱 감소되도록 하며, 즉 이 게이트는 단일 주입 게이트는 누설경로가 이중 주입 게이트 누설경로보다 길도록 놓인다. 이러한 이중 주입 게이트 누설경로의 짧아짐은 이중 주입 게이트 누설경로에서 거의 역효과를 일으키지 않으므로, 이것을 상술한 역바이어스에 기인하여 실질적으로 0이 된다. 그러나 순바이어스된 단일 주입 게이트 누설경로의 길어지므은 실질적으로 게이트누설전류를 감소하며, 따라서 단일 주입 전류경로의 전도율은 누설경로 길이가 증가함에 따라 빠르게 감소한다.
위에서 상술한 본 발명의 모든 실시예들의 디바이스 게이트(50)와 진성재료층(48) 사이에 형성된 공핍영역들에 의존하는 게이트 주위에 절연층을 포함하지 않으므로, 이 게이트로부터 층(48)으로 흐르는 누설전류 및 이 층으로부터 트랜지스터의 전류경로전극들로 흐르는 누설전류를 감소하거나 또는 막을 수 있다. 비록 이러한 공핍영역들은 현저하게 누설전류를 감소하지는 않지만, 실질적으로 증가된 효율은 게이트(50)의 표면을 가능한한 대부분 절연함으로써 얻을 수 있다.
제15도를 다시 참조하면, 게이트(50)가 하부절연층(62)에 의하여 진성재료(48)의 하부부분(48a)으로부터 절연되었고, 이 게이트의 상부가 상부절연층(64)에 의하여 층(48)의 상부부분(48b)으로부터 절연된 것을 제외하고는, 제1도에 나타난 트랜지스터(40)와 실질적으로 동일하다는 것을 나타낸다. 이러한디바이스는 제16도 및 제17도에 나타난 방법으로 쉽게 제조할 수 있다. 제16도에 나타난 트랜지스터(60)은 하부전류경로전극(44) 및 이것의 n+저항성접촉(46)이 기판(42)에 데포지트 되었고, 이것이 진성층(48)의 하부부분(48a)에 의해 덮어져있다. 층(48a)의 상부에는 하부절연층(62)이 데포지트 되었다. 이 게이트(50)의 전도재료 층(62)위에 데포지트 되었다. 마지막으로 상부 절연층(64)이 게이트층(50)의 위에 데포지트 되었다. 층들(62 및 64)은 실리콘 산화물(SixOy) 또는 실리콘 질화물(SixNy)과 같은 데포지트된 절연재료로 형성되는 것이 바람직하다. 이러한 절연층들은 200-5000Å 두께 사이에 있는 것이 바람직하다. 포토레지스트(photoresist)층(66)은 상부절연층위에 데포지트되고, 이것은 패턴닝 마스크(patterning mask)을 통하여 화학선방사(actinic radiation)에 대한 노출에 의하여, 또한 연속적인 개발에 의하여 패턴된다. 포토레지스트층(66)이 패턴된 후에, 부분적으로 완성된 트랜지스터(60)은 제16도에 나타난 모양을 한다.
그리고나서 이 구조가 NF3에치(etch) 또는 CF4및 O2에치와 같은 프라즈마(plasma)에치에 놓이며, 이것은 포토레지스트층(66)내에 있는 통로들을 통하여 노출된 절연층(64)의 일부분을 제거한다. 이 구조가 통로들(51)을 형성하기 위하여, 금속재료층(50)을 제거하기 위해 이 기술(CHCl3에치와 같은)에 알려진 액시드(acid) 또는 프라즈마 에치 형태에 놓이게 된다. 이 구조는 층(50)(제15도 및 17도에서 50μ로 표시된)내에서 약간의 하부 절단을 하도록 충분한 시간동안 이 에치에 놓이게 되며, 따라서 다음번의 진성 반도체 재료의 데포지숀이 통로들(51)을 채우고, 층(48)의 상부부분(48a)을 형성한다. 또한 진성재료는 게이트(50)와 접촉하지 않으므로, 통로들(51)에서 정해진 층(50)의 비절연에지(edge)에서 누설을 감소한다. 후에 포토레지스트(66)에 의하여 덮어지지 않은 층(50)의 일부분은 이와 같은 에치에 의하여 제거되며, 이 구조는 포토레지스트(66)내에 있는 통로들을 통하여 노출되는 층(62)의 절연재료를 제거하기 위하여, NF3에치와 같은 또다른 에치에 놓이게 된다. 최종적인 에치를 수행하는데 있어 주의해야 한다. 왜냐하면, 층(62)에 사용되는 실리콘 산화물 및 실리콘 질화물과 같은 대부분의 에찬트(etchants)들은 재료를 제거하며, 또한 층(48a)에 사용되는 형태의 비정질 실리콘 합금들을 에칭하기 때문이다. 따라서 이 최종적인 에치 단계는 마찬가지로 제거되는 하부진성층(48a)의 양을 최소화하면서, 층(62)의 노출된 전부분이 제거되도록 허용하기 위하여 시간이 걸린다.
이러한 최종에치가 완성되면, 이 부분적으로 완성된 트랜지스터(60)은 제17도에 나타난 구조를 갖는다.
여기에서 포토레지스트층(66)이 제거되었고, 층(48)의 상부부분(48b)을 만들기 위하여 두번째 진성실리콘 합금의 데포지숀이 수행된다. 이것이 행해진 후, n+또는 p+층(52) 및 금속전극(54)이 제1도에 대하여 상술한 방법으로 형성된다.
상술하듯이, 제15도에 나타난 구조는 앞서 나타난 본 발명의 실시예들 보다는 게이트전극과 전류경로전극들 사이에서 현저하게 더 적은 누설전류를 가진다. 앞서 상술한 금속게이트층(50)의 하부절단은 게이트(50)와 층(48)사이의 전기적 접촉을 실질적으로 피할 수 있도록 가능하게 한다. 제18a도는 게이트전극(50)으로 누설전류를 실질적으로 제거하는 또 다른 방법을 나타내었다. 제18a도는 제이트전극(50)으로 누설전류를 실질적으로 제거하는 또 다른 방법을 나타낸다. 제8a도 디바이스(70)에서, 전극(50)은 상부 및 하부 절연층들(62 및 64)보다도 수평범위가 더 적도록 만들었으므로 따라서, 이것은 완전하게 전기적으로 절연되었다.
광리도그래피 기술에 익숙해 있는 사람들이 이해할 수 있듯이, 이러한 구조는 층(48a)의 상부표면에 층(62)을 데포지트하므로서 만들고, 이 상부표면은 제18도에서 점선(48g)으로 표시되었다. 이 게이트층(50)은 절연층(62)위에 형성되고, 광리도그래피 기술에 의하여 패턴된다. 이때 상부 절연층(64)은 패턴된 게이트(50)위에 연속된 층으로 형성된다. 절연층(64)의 데포지숀후에, 광리도그래피 기술이 게이트(50)의 핑거스들(fingers)들 사이에 위치한 층들(64 및 62) 의 부분들을 통하여 에치하기 위해 사용된다. 그러나, 이 포토리도그래피 공정은 층(50)의 상부 및 측면 표면들을 덮은 층(64)의 부분들을 제거하지 않도록 만들어진다. 이때 진성층(48)의 상부분은 저항층(52) 및 전극층(54)에 따라서, 상술한 방법으로 데포지숀된다.
이제 제19a도를 참조하면, 본 발명의 또 하나의 좀더 빠른 속도에 따른 트랜지스터(80)이 나타내었다.
이 트랜지스터(80)은 다소 제15도에 나타난 트랜지스터(60)와 유사하나, 게이트전극들 상하의 절연층들(62 및 64)은 매우 두꺼우며, 제15도에 나타난 것같이 게이트전극(50)을 둘러싸고 있는 것 대신에, 단지 트랜지스터(80)내에서 게이트전극들 사이의 통로들에만 데포지트되어 있다. 이 트랜지스터(80)의 장점은 두꺼운 절연층들에 기인하여 게이트전극들로 부터 누설을 감소하며, 절연층들의 상대적인 유전율(permittivity)이 진성 비정질 실리콘 합금층(48)보다 높기 때문에, 전극들 사이의 용량성(capacitance)을 감소한다. 감소된 용량성은, 이러한 트랜지스터의 동작속도를 증가하므로 중요하다. 덧붙여서, 게이트(50)위에 있는 층(48)의 두께에 기인하여, 상부전극(54)와 게이트(50) 사이의 좀 더 큰 거리는 트랜지스터(80)내에 있는 용량성을 더욱 감소하여, 동작속도를 증가시킨다.
제20도 및 21도에 나타난 것처럼, 트랜지스터(80)은 기판(42)위에 여러가지 다른 재료층들을 데포지트하므로서, 제21도에 나타난 구조를 만들기 위하여 일단의 이러한 층들을 통하여 에칭하므로서, 그리고나서 진성층(48) 및 상부저항 및 전극층들(52 및 54)을 데포지트하므로서 만들어진다.
에칭(etching)단계가 일어나기 전에, 하부 전류경로전극층(44)은 크롬 또는 몰리브덴과 같은 전도성 금속으로 만드는 것이 바람직하고, 1000-5000Å두께가 바람직하다. 전자 주입 저항성 접촉을 만들 목적으로 이층의 상부에 n+재료층(46)이 데포지트된다. 이층은 거의 500Å 두께가 바람직하다. 층(46)의 상부위에는 알루미늄 또는 몰리브덴의 얇은 층(82)이 약 500Å두께로 데포지트되는 것이 바람직하다.
아래에서 기술되듯이, 이 층은 에치 스톱(etch stop) 또는 엔드 포인트 검출기(end point detector)로서 작용한다. 금속층(82)위에는 비교적 두꺼운 절연재료층(62)이 데포지트된다. 층(62)은 실리콘 산화물 또는 실리콘 질화물과 같은 데포지트된 절연물로 만드는 것이 바람직하다. 이 층의 바람직한 두께는 200-500Å사이이다. 다음에 바람직한 약 200-1000Å두께의 재료층이 게이트층(50)을 형성하도록 데포지된다. 크롬 및 몰리브텐을 포함하는 여러개의 다른 재료들이 이 목적에 사용된다. 이 층(50)위에는, 층(62)과 똑같은 재료 및 똑같은 두께로 바람직하게 만든 절연층(64)이 데포지트된다. 이러한 층들이 모두 데포지트되면, 포토레지스트층(84)이 층(64)의 상부에 데포지트되고, 제20도에 나타낸 것과 같은 패턴된 에치 마스크(etch mask)을 만들기 위하여 노출 및 연속적인 단계에 따라 모조된다.
포토레지스트층(84)이 페턴된 후에, 제20도에 나타난 모든 구조는 층들(64,50,62 및 82)을 통하여 에치하기 위하여 여러번의 에치공정에 놓이게 되고, 따라서 제21도에 나타난 구조를 만든다. NF3에치 또는 CF4및 O2프라즈마 에치와 같은 하나의 에치가 포토레지스트 마스크(84)을 통하여 노출된 상부절연층(64)의 일부분을 제거하기 위하여 사용된다.
이때 이 구조는 포토레지스트 마스크(84)에 의하여 노출된 금속재료층(50)을 제거하기 위하여 만들어진 액시드(acid) 또는 프라즈마 에치 형태에 놓이게 된다. 그런후에, 이 구조는 마스크(84)에 의하여 노출된 절연재료층(62)을 제거하기 위하여 또 다른 NF3에치 또는 CF4및 O2에치에 놓이게 된다.
이것은 레이저 검출 시스템에 대하여 에치스톱 또는 엔드포인트 인디케이터(indicator)인, 금속층(82)쪽으로 이 층(62)을 에치한다. 하나의 에치스톱은 NF3에치를 필요로 하고, 대부분의 다른 에치들은 실리콘 질화물과 같은 재료들을 제거하기 위하여 효과적이다. 따라서 이들은 비정질 실리콘 합금들에 대하여 효과적인 에찬트(etchants)가 될 수 있다. 하부절연층(62)의 노출된 부분이 제거된 후에, 이 구조는 층(82)에 있는 금속의 노출된 부분을 제거하는 두번째의 액시드 또는 프라즈마 에치형태에 놓인다.
층들(50 및 82)이 몰리브덴같은 적당한 금속으로 만들어질때, CF4및 O2에치와 같은 적당한 프라즈마에치는 절연층들(62 및 64)과 금속층들(50 및 82)를 하나의 연속된 에칭단계로 제거하기 위하여 사용된다. 레이저 엔드 포인트 검출 시스템(laser point dstection system)이 이러한 과정중에서 에칭공정을 감시하기 위하여 사용된다. 이 기술에서 알려졌듯이, 에찬트가 성공적으로 개별적인 층을 노출시킬 때, 이러한 검출 시스템은 에치된 층상구조를 레이저로 조사함으로서, 그리고 간섭에 의한 반사율 변화를 감시함으로서 작동한다.
이 반사율은 각각의 몰리브덴층을 만났을 때, 증가하고, 진성 n+, n+또는 절연층을 만났을 때 감소한다. 따라서 반사율 감소에 따른 두번째의 즉각적인 반사율 증가는 에칭이 층(46)에 도달했음을 나타내고, 따라서 정지한다.
앞서의 공정단계들이 완성된 후에, 부분적으로 만들어진 트랜지스터(80)는 제21도에 나타난 구조를 가지고 있다. 여기서 완전한 통로는 층들(64, 50, 62 및 82)에 의하여 형성된 다층 구조를 통하여, 게이트 성분들(50) 사이에 갭(51)들은 만들며, 따라서 하부 n+전극층(46)이 이러한 통로들의 각각에 노출되었다.
이와같은 동작들이 끝난후에, 포토레지스트층(84)은 제거되고, 실질적으로 진성 비정질 실리콘 합금층(48)이 제19a도에 나타난 것처럼 데포지트된다. 반도체층(48)을 데포지트하기 전에 포토레지스트(84)을 제거하는 것이 중요하다. 그렇지 않으면, 포토레지스트에 있는 유기적 합성물들이 층(48)을 오염하므로, 이것의 전지적 성질들을 크게 손상시킨다. 이 데포지트된 층(48)의 두께는 층들(64, 50, 62 및 82)에 형성된 다층 구조내에 형성된 통로들을 채우기 위해 충분해야 한다. 이 층(48)이 데포지트되면, 도우프된 비정질 실리콘 합금층(52)은 거의 500Å의 두께를 갖고 데포지트된다 .그리고 층(52)의 상부위에 크롬, 몰리브덴 또는 알루미늄 같은 금속층(54)이 300-5000Å두께를 바람직하게 갖고, 상부 전류경로전극을 형성하기 위하여 데포지트된다.
금속층(50)과 금속층(82)이 제거되는 이 에칭단계는 이 층(50)내에 있는 금속이 제19a도 및 21도에 있는 점선(50u)으로 표시된 것과 같이, 충분하게 하부절단이 되도록 충분히 길게 계속되도록 허용하여, 전도금속층(50)과 데포지트된 진성 비정질 반도체층(46)사이의 가능한 접촉을 제거하도록 한다.
이것은 행해지면, 게이트전극(50)은 실질적으로 층(48)으로 부터 전기적으로 격리되어, 게이트로 부터의 누설전류를 거의 0으로 감소한다.
상술하듯이, 트랜지스터(80)의 중요한 장점들의 하나는 낮은 용량성이다. 게이트 성분들(50)에 의하여 덮어지는 기판(42)의 일부분을 덮지 않기 위하여, 층들(44,46 및 82)로 구성되는 하부전극이 층(62)의 데포지숀저에 패턴되면, 이 트랜지스터의 용량성은 더욱 감소할 수 있다. 유사하게 게이트 성분들(50)위의 트랜지스터(80)의 일부분을 덮지 않기 위하여, 층들(52 및 54)로 구성되는 상부전극은 광리도그래피 수단에 의하여 마찬가지로 패턴될 수 있다. 게이트 성분들(50)이 위치한 트랜지스터의 부분으로 부터 상부 및 하부전극들의 제거는 전류경로전극들 사이에서, 또 전류경로전극들과 게이트 상이에서 실질적으로 용량성을 더욱 감소하므로, 트랜지스터의 속도를 증가한다. 또한 이온 모밍(ion milling) 및 다른 적당한 기술을 사용하며, 상부 절연층(64) 위의 층(48)의 일부분(48d)은 진성재료를 갖기 위하여 제거되고, 이것을 통하는 전류전도경로는 실질적으로 층들(62, 50 및 64)을 제한한다. 끝으로 원한다면, 트랜지스터(80)은 제19a도에서 나타난 다수의 통로들 보다는 단일 통로를 갖도록 만들 수 있다.
제19b도에 나타난 트랜지스터(80a)은 트랜지스터(80)와 같게 근본적으로 만든 트랜지스터구조의 예이나, 이것은 마지막 두 제안들이 혼입되었다. 트랜지스터(80a)은 플래너 상부표면에 데포지트되거나 아니면 형성되는 성분들 또는 구조들이 더욱 층을 이루도록 제공한다는 것에 주목한다.
비록 n+전도율형태와 같은, 똑같은 전도율형태를 갖도록 도우프되는 저항성 접촉층들(46 및 52)을 가지므로써 트랜지스터(80)은 단극성으로 만들 수 있으며, 저항성 접촉층들의 하나는 n+, 그리고 다른 하나는 p+로 하면 트랜지스터(80)은 양극성 디바이스가 되어, 전류전도가 정공들 및 전자들 모두에 의하여 수행된다. 상술하듯이, 이러한 양극성 디바이스는 대단히 많은 전류가 흐르는 장점을 가지고 있다. 이러한 전류흐름에 있어서 증가는 더 많은 전원을 취급하는 트랜지스터의 능력에 따른 뿐만 아니라, 또한 전극들과 관련된 용량성을 충전시키고, 방전시키는데 필요한 시간을 감소함으로서 트랜지스터의 속도를 증가하려는 경향때문에 일어난다.
제22도 및 23도를 참조하면, 트랜지스터(90)의 형태로 본 발명의 또 다른 실시예가 나타났다.
이 트랜지스터(90)은 제1도에 나타난 단일게이트층(50) 대신에 두개의 게이트층들(50a 및 50b)에 있다는 사실을 제외하고는, 트랜지스터(40)와 실질적으로 동일하다.
두개의 게이트층(50a 및 50b)은 상술한 트랜지스터(40)의 단일게이트층(50)과 같이 똑같은 방법으로 실질적으로 형성되었다. 사실, 첫번째 게이트층(50a)은 제3도에 나타난 게이트(50)와 정확하게 똑같은 방법으로 형성되었다. 진성층(48)의 첫번째 부분(48a)의 데포지숀후에, 첫번째 층(50a)이 데포지트되고, 광리도그래피 수단에 의해 패턴(pattern)된다. 제23도에서 진성층의 첫번째 부분(48a)의 상부경계가 점선으로 나타내었다. 진성층(48)의 두번째 또는 중간위치(48c)가 데포지트되고, 이후에 두번째 게이트층(50b)이 광리도그래피 수단에 의해서 데포지트된다. 이 구조위에, 층(48)의 상부 및 최종부분(48b)이 데포지트되고, 저항성 접촉층(52) 및 금속 전극층(54)이 트랜지스터(90)의 제조를 완성하기 위해 데포지트된다.
이러한 다층 게이트를 가진 트랜지스터(90) 의 한 장점은, 이것의 게이트층(50a 및 50b)이 각각이 트랜지스터를 ON 또는 OFF시킬 수 있으므로, 이 트랜지스터는 각각의 게이트층들 기능이 분리딘 논리입력으로서 동작하는 두개의 입력 논리게이트이다. 물론, 세개 또는 그 이상의 입력논리 게이트를 만들기 위하여 이러한 방법으로서 2개 게이트층들 이상을 갖도록 하는 것이 가능하다는 것을 이해할 수 있다. 또한. 이 구조의 상부 및 하부에서 전류경로전극에 대하여, 각각의 게이트층(50a 및 50b)의 위치를 변화하므로서, 각각의 이러한 게이트에서의 전압은 제11a도 및 11b도, 14a 14b에 대하여 상술한 방법으로 변화할 수 있는 전류흐름을 OFF한다는 것을 이해할 수 있다. 또한 나타난 다중게이트트랜지스터(90)은 게이트들이 제15도, 18도 및 19도에 나타난 방법으로 절연되도록 만들 수 있다는 것을 이해할 수 있다.
적어도 절연게이트(50)을 갖는 이러한 VMIT들에서, 이것들의 통로들(51)은 충분히 적으므로, 더 멀리 떨어진 두개의 전류운반 전극들(46 및 52)의 전압과 거의 같은 전압을 게이트(50)에 인가하므로, 이 디바이스를 실질적으로 OFF 할 수 있다. 이러한 게이트 전압은 층(48)의 게이트와 더 멀리 떨어져 있는 전극사이의 부분을 가로지르는 전압강하를 거의 OV로 효과적으로 감소한다. 따라서, 전하캐리어들은 층(48)의 이 부분을 가로질러서 빠르게 더이상 드리프트(drift)하지 않는다. 일반적으로, VMIT의 차단기술은 게이트에 인가된 전압이 두개의 전류운반 전극들의 클로우저(Closer)와 같게 되면 또한 작용하며, 게이트와 클로우저 간극사이의 층(48)의 부분이 통로들(51)의 크기에 비하여 충분하게 두껍도록 제공한다.
제22도의 트랜지스터(90)에 의하여 나타난 VMIT들의 형태는, 충분하게 두꺼운 층(48c)에 의하여 수직으로 떨어진 다수의 게이트들을 가지며, 층(48c)을 가로질러서, 또는 층들(48a 및 48b)을 교대로 가로질러서 역바이어스를 만들므로서 더욱 완전하게 OFF할 수 있다. 다시한번, 다수의 게이트층들 내에 있는 통로들(51)의 상대적인 크기는 게이트층에 인가된 전압이 통로들을 가로질러서 확장하도록 허용하기 위해 충분하게 작아야 된다는 것을 이 기술의 각각에서 가정한다. 층(48c)을가로질러서 예를 들면, 게이트전압 VG1및 VG2각각에 ⅔의 V+및 ⅓의 V+를 만들므로서 역바이어스가 제22도 디바이스에 만들어진다. V+는 전극(44)이 접지되었을 때, 즉 ψV일때 전극(54)에 인가되는 전압이다. 층들(48a 및 48b)을 가로질러서 역바이어스를 만들기 위하여는, 게이트전압 VG1은 ψV보다 낮게 만들 수 있고 게이트전압 VG2는 V+보다 높게 만들 수 있다. 양쪽 경우에서 층(48)의 각각의 역바이어스된 부분은 전하 캐리어들을 고갈시키며, 또 효과적으로 대부분의 전류를 방해한다. 따라서, 다수의 수직으로 떨어진 제어 게이트들을 갖는 매우 낮은 OFF전류들이 VMIT들에서 달성될 수있다.
제24a도를 참조하면, 본 발명의 다른 실시예가 트랜지스터(95)의 형태로 나타내었다. 두개의 게이트층들 및 전극(50a 및 50b)이 서로서로에 대하여 엇갈려 있는 것을 제외하고는 트랜지스터(95)는 실질적으로 제22도에 나타난 트랜지스터(90)와 동일하다. 따라서 게이트층(50a)의 성분들 사이에 있는 통로들(51a)은 개이트층(50b)에 있는 게이트 성분들에 의하여 실질적으로 수직방향으로 덮어지거나 또는 마스크(mask)된다.
그리고 게이트층(50b)의 성분들 사이에 있는 통로들(51b)은 게이트층(50a)에 있는 게이트 성분들에 의하여 실질적으로 덮어지거나 또는 마스크된다. 게이트층(50a)에 대한 하나의 가능한 배열이 제24b도에 나타났으며 이것은 제24a도의 24B-24B선들을 따라서 얻은 부분적인 횡단면이다. 이러한 엇갈린 게이트층들의 중요한 장점은 결합된 게이트구조를 만드는 것이 매우 쉽다는 것이다. 여기서 층(48)에 있는 전류경로를 통하여 게이트구조내에 있는 통로들은 좀더 길게 확장되고, 원한다면 매우 좁게 만들 수 있다. 게이트전극들 (50a 및 50b)사이의 진성층(48)의 부분(48e)의 두께와 같은 구조들 사이의 하나 또는 그 이상의 데포지트된 층들의 두께에 의해서 결정되는 수직거리를 훌륭하게 제어하는 것이, 광리도그래피 기술에 의해서 정상적으로 결정되는 구조들 사이의 수평거리를 훌륭하게 제어하는 것보다 데포지트된 반도체 구조의 제조에 있어서 현재 훨씬 쉽다. 따라서, 예를들면, 광리도그래피 수단에 의한 단일게이트층의 성분들 사이에 있는 통로들 폭 또는 길이에 대하여 이러한 마이크론 이하의 공간을 얻는 것이 훨씬 어렵지만, 게이트층(50a 및 50b)사이에 데포지트된 진성반도체 재료의 두께를 제어함으로서, 이러한 층들 사이에 있는 진성층(48)의 부분들(48e) 즉 통로들(50a 및 50b) 공간의 두께를 반 마이크론 또는 1/4마이크론보다 더욱 작게 만드는 것이 매우 쉬워졌다.
제8도 및 제9도에 대해서 상술했듯이, 게이트층들 사이에 이러한 조그마한 공간들을 제조하는 능력은, 게이트전극들에 의한 공핍영역이 임의의 인가된 전압이 없는 경우에 이 디바이스를 OFF하도록 만들기에 충분한 트랜지스터들을 제조하는 것을 쉽게 만들어 주었다. 이러한 클로우즈(close) 공간은 또한 적에 인가된 게이트 전압들과 같이 ON 또는 OFF될 수 있는 트랜지스터들을 가능하게 하였으며, 이것은 제14a도 및 14b도에 관하여 상술한 것에서 나타내었다. 부분(48e)의 크기의 종도가 두껍다면(예를 들어, 5마이크론) 엇갈린 게이트배열은 게이트층들을 통한 임의의 주어진 전류경로의 전반적인 길이를 증가시키는데 사용되므로 아직 매우 이롭다. 또 이것은 게이트층에 의해서 만들어진 미약한 전계를, 다소짧은 전류경로위에 인가된 다소 강한 전계만큼 많은 전류로 차단한다. 트랜지스터(95)의 두개의 게이트층들(50a 및 50b)은 제24a도에 나타난 것처럼 전기적으로 연결할 필요가 없다. 예를 들면, 두 게이트층들의 각각은 다른 전기적 입력에 연결할 수 있으며 트랜지수터(100)는 논리게이트로서 형성된 트랜지스터 구조와 유사한 방법으로 논리게이트의 함수가 되도록 하며, 이것은 제27a도에서 아래와 같이 설명된다.
이제 제25a도에서 부터 28c도까지 의 본 발명의 또 다른 실시예들의 참조가 4개의 기본적인 형태의 논리게이트를 나타내는 회로 구성들을 나타낸다. 제25a도는 제25b도의 진리표에 나타난 것처럼 OR게이트기능을 수행하도록 트랜지스터 구조(100)가 만들어졌음을 나타낸다. 트랜지스터(100)는 두개의 코플래너(Coplanar)로 형성된 게이트층(50)을 가지고 있으며 전기적으로 분리된 전극들 (G1 및 G2)은 통로들(51)에 의하여 분리되었으며, 이것을 통하여 상부 및 하부 접촉들(46 및 52)사이의 전류경로가 확장된다. 제13a도 실시예에서 알려준 것과 같이 게이트층(50)이 전극(52)에 있는 것보다는 전극(46)에 가깝게 위치한다. 게이트층(50)이 이러한 수직 위치, 통로(51)의 공간, 저항기(101)의 저항값 및 게이트층의 두께는 ＂논리적 1＂ (예를 들어, 거의 +5V)을 나타내는 전압신호가 두 게이트들(G1 또는 G2)의 어느하나에 인가되었을때 선택되며 이것은 통로(51)에 놓여있는 전류경로의 부분의 대부분을 OFF 시키기에 충분한 전계를 만든다. 두 게이트 전극들이 논리적인 1값에 있을때 전류경로를 통하는 전류는 완전히 OFF된다. 따라서 ψ (예를들어, 거의 ψV)이 두 게이트전극들(G1 및 G2) 전극에 인가될때 통로(51)를 통하여 비교적 큰 전류가 흐르도록 허용한다. 제25a도에서 나타난 회로구성에서 직류 전원(102)과 직렬로 연결된 풀업(pull-up) 저항기(101)는 전류 I가 대부분 OFF 또는 완전히 OFF될때 출력터미날 Vo를 논리적 1로 만들며, 전류 I가 비교적 클때 논리적 O을 만든다. 그 결과 제25a도의 회로구성에 있어서 트랜지스터(100)는 두 게이트 인력들(G1 또는 G2)의 어느 하나가 논리적 1을 나타내는 입력을 받으면 ON이 되는 OR논리게이트로서 동작한다.
제25c도는 25C-25C선들을 따라서 얻은 제25a도의 게이트층(50)의 하나에 가능한 배열의 부분적인 횡단면을 나타내는 것으로서, 각각의 게이트전극들(G1 및 G2)은 다른 게이트전극의 핑거스(fingers)와 함께 인터디지테이트(interdigitate)한 다수의 핑거스들을 가지고 있다. 이 인터디지테이트된 핑거스 사이에 제공된 통로(51)는 따라서 실질적으로 채널의 길이가 연장된 것으로, 이것은 트랜지스터(100)에 용량성을 취금하는 증가된 전류를 이롭게 제공한다.
제26a도는 본 발명 또 다른 실시예의 회로구성이 제26b도의 진리표에 나타난 것처럼 AND게이트로서 작용하는 것을 나타낸다. 제26a도에 나타난 이 트랜지스터(110)은 통로(51)가 실질적으로 넓은 것을 제외하고는, 제25a도 디바이스와 매우 유사한 방법으로 통로(51)에 의하여 분리된다. 전기적으로 게이트전극들(G1 및 G2)을 분리하는 두개의 코플래너를 가지고 있다. 이 통로(51)는 제26c도에 나타나듯이 확장된 채널형태를 가지며, 이것은 트랜지스터(110)의 게이트층의 부분적인 횡단개략도이다. 트랜지스터(110)의 통로(51)은 충분하게 넓으므로, 이 통로를 통하는 전류흐름을 OFF하기 위하여 통로(51)을 따라서 계속 공핍영역을 만들 수 있으며, 인가된 두 게이트(G1 및 G2)는 논리적 1전압치를 가진다. 따라서, 트랜지스터(110)은 AND게이트로서 동작한다.
제27a도는 제27b도의 진리표에서 나타냈듯이, NAND게이트로서 트랜지스터(130)가 작동할 회로구성을 갖는 트랜지스터(130)을 나타낸다. 제12a도 트랜지스터에 관하여 상술한 게이트동작 형태를 얻기 위하여 게이트전극들(G1 및 G2)이 두개의 전류경로전극들의 정(+)방향으로 이동되었다는 것을 제외하고는, 이 트랜지스터(130)은 제22도에서 상술한 트랜지스터(90)와 근본적으로 동일하다. 따라서, 각각의 통로들(51f 및 51g)은 논리적 1전압이 관련된 게이트 G1 또는 G2에 인가될때 전도할 수 있다. 이 통로들(51f 및 51g)이 전기적으로 서로 직렬로 연결되어 있으므로, 트랜지스터(30)을 가로지르는 모든 전류경로는 두 통로들(51f 및 51g)이 모두 ON이 되는 경우에만 ON이 된다. 따라서 이 트랜지스터(130)은 제27a도에 나타난 회로구성에서 NAND게이트로서 동작한다.
제28a도는NOR게이트를 형성하는 회로구성을 갖는 본 발명의 또 다른 실시예를 나타내는 것으로, 이것을 제28b도의 진리표에 나타난 것처럼 동작한다. 제28a도에 나타난 트랜지스터(140)은 두개의 코플래너전극들(50c 및 50d)을 가지고 있으며, 이 전극들 상부는 절연층(64)에 의하여 덮어져 있다. 이 전극들(G1 및 G1)은 제12b도에 나타난 것과 같은 동작특성선을 얻기 위하여, 전극(54)보다는 전극(52)에 훨씬 가깝도록 배열되었다. 이 게이트전극들(G1 및 G2)은 통로들(51h 및 51i) 및 절연층(64)의 일부분(64a)에 의하여 서로 분리되어 있다. 예를 들면, 제16도에 나타난 트랜지스터(60)의 제조에 나타난 방법단계들을 다소 변경하므로 부분(64a)을 가진 절연층(64)을 포함하는 트랜지스터(140)는 쉽게 형성할 수 있다는 것을 이 기술에 익숙한 사람들은 알 수가 있다. 이 절연층(64)은 진성층(48)을 통하여 통로들(51h 또는 51i)의 어느 하나를 통과하는 전류흐름을 제어한다. 통로(51h)는 논리적인 0입력전압이 게이트전극(G1)에 인가되면 통로(51h)을 통하는 모든 전류흐름을 실질적으로 차단하도록, 하는 논리적 1입력전압은 통로(51h)을 통하여 통과하는 진성층(48)내에 있는 경로의 부분을 통하여 전류경로전극들(52 및 46)사이에 전류가 흐르도록 하는 크기이다. 통로(511i)는 게이트전극(G2)에 인가된 논리적 0 및 논리적 1입력전압에 관하여 똑같은 방법으로 된 크기이다. 더구나, 통로들(51h 또는 51i)각각은, 이 통로가 전도되도록 바이어스될 때 스스로 출력 Vo를 된 크기이다. 따라서, 트랜지스터(140) 회로구성은 NOR게이트로서 동작한다.
제28a도에 나타난 이 게이트층(50)은 부분 통로들(51h 및 51i)로서 정해지는 다수의 제어 또는 게이트전극들(50c 및 50d)로 구성되어 있다. 절연층(64a)은 통로들(51h 및 51i)의 남은 부분을 정한다.
제28c도에 나타난 트랜지스터(140)의 게이트층에 대한 또 다른 배열이 제28c도에 나타나 있다. 여기에 나타난 게이트층(50) 절연층들(62 및 64)에 의하여 덮어진 다수의 코플래너 게이트전극들(50c 및 50d)을 가지고 있고, 층(64)의 절연재료부분(64a)로 채워진 체적공간에 의해 수평적으로 서로 분리되어 있다.
제25도에서 부터 28도에 관한 앞서의 논의는 임의의 주어진 논리게이트가능을 달성하기 위하여 본 발명의 트랜지스터가 한 방법이상으로 구성될 수 있다는 것을 전형적으로 나타낸다.
이 기술에 익숙한 사람들은, 본 발명의 여러가지 가르침을 선택적으로 결합하여 여러가지 논리게이트 기능들을 가즌 또 다른 실시예들을 쉽게 만들 수 있다. 또한 제25도에서 부터 28도의 실시예들은 단지 논리게이트들의 각각에 대하여 두개의 입력을 나타내었으나, 본 발명의 트랜지스터의 장점은 부가적인 게이트 또는 제어전극들을 포함하므로서 다중(즉, 셋, 넷 또는 그 이상)입력들을 간단하고 쉽게 제공할 수 있다. 예를 들면, 5V-15V까지의 동작전압을 현저하게 변화하는 것이, 선택된 논리게이트기능을 보존하기 위한 트랜지스터 구조의 공간 및/또는 기하학을 변화하는데 전형적으로 필요하다는 것이 이 기술에서 또한 알 수가 있다. 더구나, 게이트층(들)의 수직위치의 변화, 동작전압의 변화(역으로 하는 것과 같은)는 트랜지스터에 의해 수행되는 논리게이트기능을 본 발명의 가르침에 따라 정성적으로 예견할 수 있는 방법으로 변화한다. 따라서, 본 발명의 또 다른 중요한 장점은, 기본적인 트랜지스터 동작특성들이 넓은 변화(아마도 전 집단)의 애널로그(analog; 즉 선형) 디바이스기능들 및 디지탈(digital; 즉 스위칭) 디바이스기능들을 실행 하는데 있어 현저한 정도로 변경할 수 있다는 것이다.
이제 제29a도를 참조하면 본 발명의 양극성트랜지스터의 수평형 실시예(150)가 나타나 있다. 이 트랜지스터(150)은 이 기술에 알려져 있는 일정한 플래너 박막 트랜지스터와 외관상 유사하다. 그러나, 이것은 저항성 접촉성들(46 및 52)이 다른 전도율 형태로 되어 있어, 이 트랜지스터는 단극성 디바이스보다는 양극성 디바이스로 동작한다는 것이 다르다.
이 양극성트랜지스터(150)은 절연기판(42)위에, 상태밀도 감소원소로서 불소를 갖거나 또는 가지지 않은 진성비정질실리콘합금층(48)을 실질적으로 데포지트함으로서 형성된다. 그리고나서 굉리도그래피 기술이 n+접촉(46) 및, 분리된 p+접촉(52)을 패턴하기 위해 사용된다. 이것은 n+및 p+비정질 실리콘 합금층이 데포지트되고, 그리고나서 패턴닝(patterning)하므로서 만들어진다. 저항성 접촉층들(46 및 52)이 형성된후에, 재료층이 전기적접촉들(44 및 54)을 형성하기 위하여 데포지트되고 패턴된다. 그위에 게이트 절연재료층(152)이 접촉들(44 및 54)사이의 갭을 덮기 위하여 데포지트되고 패턴된다. 끝으로 게이트금속층이 게이트(50)을 형성하기 위하여 데포지트되고 패턴된다.
트랜지스터(150)은 디플레이션 모드 FET 도는 인헨스먼트 모드 FET로서 동작한다. 디플레이션 모드 디바이스로 동작할때, 저항성접촉들(44 및 54)사이의 층(48)에 있는 전도 채널의 길이는, 이 채널이 게이트(50)에 인가된 전압이 없는 경우에 실질적으로 전도하도록 하기 위하여 충분히 적게 만드는 것이 바람직하다. 디플레이션 모드에서, 게이트(50)에 적당한 전압의 인가는 채널로 부터 지배전하 캐리어들을 직접 반발시키며, 이것은 또한 상술한 공간전하를 중화시키려는 경향에 기인하여 다른 극성(예를 들면, 상전하 캐리어들)의 전하 캐리어들을 공핍시키려고 한다.
트랜지스터(150)은 인헨스먼트 모드디바이스로 바람직하게 동작한다. 이러한 동작에 대하여, 저항성접촉들(44 및 54)사이의 전도 채널의 길이과 폭은 속도와 제조용이성 및 가격 사이에서 적당한 타협이 되도록 선택되며, 이것은 일반적으로 특징 규모의 함수이다. 채널영역내에서 지배극성의 전하 캐리어들을 유도하는 게이트(50)이 인가전압이 없는 경우, 심지어 전류경로전극들(44 및 54)사이에 전위(VAk)가 인가되더라도 이 채널은 실질적으로 바람직하게 비전도가 된다. 적당한 전압이 게이트(50)에 인가될 때, 지배캐리어들이 진성층(48)내로 부터 또한 이러한 캐리어들이 절연게이트쪽으로 쉽게 주입시키는 전류경로전극들로부터 끌려오고, 이들이 게이트절연층(152)에 인접한 진성층내에 현저하게 축적되어, 여기서 전도 채널을 형성한다. 예를 들면, 진성층(48)이 수소가 첨가된 비정질 실리콘 합금으로 만들어지면, 정전압이 게이트(50)에 인가되어, 잉여전자들이 게이트쪽으로 끌려와, 종래의 수평형으로 형성된 n-채널 MOSFET와 같이 전도 채널을 형성한다.
종래의 절연게이트 FET(IGFET)는 오직 한 극성의 전하 캐리어들을 실질적으로 가지고 있으며, 전도 채널의 깊이는 편재화 상태속으로 이끌린 유도전하 캐리어들의 셀프-스크리닝효과(self-screening effect)에 의하여, 또 인가게이트전압에 의하여 채널속에 있는 전도대에 의하여 제한된다. 이 스크리닝계(screening field)의 강도는 총 전하밀도에 달려있으며, 종래의 결정질 IGFET들에서 이것은 실질적으로 전도대에 있는 다수전하 캐리어들과 같으며, 비정질 IGEFT들에서는 전도대에 있는 트랩과 이동전하 캐리어들의 합과 같다. 그러나 본 발명의 양극성디바이스에서는, 하나의 전극으로부터의 보상전하 캐리어들은 다른 전극으로부터의 일차적 캐리어들에 의하여 만들어진 공간저하를 크게 중화하려고 하여, 일차적 캐리어들에 의해 발생한 전계를 크게 감소한다. 이 게이트에 유도된 계(field) 및 두 형태의 전하 캐리어들의 밀도는 게이트로부터의 거리가 증가함으로서 일반적으로 단조롭게 채널영역내에서 감소한다는 것을 컴퓨터 모델에서 보여준다. 그럼에도 불구하고, 인가된 게이트전압에 의하여 유도된 전계가 진성영역내에서 단위체적당 공간저하를 감소하므로, 이것은 전성층내에서 더욱 깊게 확장된다. 따라서 본 발명의 양극성 IGFET들의 전도 채널의 깊이는 단극성 절연게이트 FET들의 깊이보다 적어도 조금 또는 여러배정도 크므로, 이것은 실질적으로 증가된 전류가 흐르도록 허용한다.
i층이 비정질 실리콘 합금으로 구성된 n-i-n구조를 갖는 수평형 IGFET들에서 전도 채널의 깊이는 편재화상태내의 높은 전하밀도에 기인하여 매우 얕았다. 다시 말하면, 채널깊이를 제한하는 이러한 디바이스들은 높은 전하밀도에 직면해 있다. 이것은 밴드갭내에 있는 많은 트랩들의 몇몇을 바로 채우기 위해 사용되는 많은 수의 전자들이 큰 부분으로 있기 때문이다. 이러한 트랩된 전자들은 전자전도 크게 증가시키지 않고 총공간전하에 현저하게 기여한다. 이 축적된 공간전하는 짧은 거리에서 게이트에 유도된 계를 스크린하며, 따라서 실질적으로 이러한 디바이스에 있는 모든 전류는 절연 게이트-진성재료 접촉영역에 인접한 매우 얕은 영역으로 흐르도록 구속당한다. 더구나, 비록 밴드- 영역(band-bending region)의 전반적인 깊이가 게이트전압이 증가함에 따라 증가하더라도, 인헨스먼트 모드에서 동작하는 종래의 a-Si IGEFT들의 유효채널깊이는, 좀더 높은 게이트전압이 인가될때 감소함을 나타낸다.(이 유효채널깊이는 90%의 전류가 흐르는 채널영역의 부분두께로서 종종 정량적으로 정의된다). 게이트전압이 증가될때, 명백히 더 많은 트랩들이 충분되고, 따라서 좀더 높은 고른 전하 밀도에 이른다. 매우 큰 게이트 전압에서, 이 채널깊이는 얕은 채널깊이는 이러한 종래의 단극성 FET들의 전류 능력을 제한한다.
본 발명의 양극성 디바이스들이 훨씬 큰 채널깊이를 가지므로, 이들은 종래의 a-Si FET들의 얕은 채널깊이 문제를 대부분 극복할 수 있다. 제32도와 연관지어 더욱 기술된 첫번째 표준 DIFET은 동일한 n-i-n IGFET이 가지는 것보다 약 4배나 두꺼운 채널깊이를 갖도록 하였다. 일차캐리어들의 수를 보상캐리어들의 수와 더욱 가깝게 평형을 유지하기 위하여, 본 발명의 DIFET구조들의 정교한 동조(tuning)에 의함으로서, 좀더 큰 채널깊이 및 증가된 트랜지스터 전류들이 확실하게 달성된다. 제36도에서 부터 39도에 나타난 실시예들과 같이, DIFET구조들의 약간은, 이러한 목적으로 만들어졌다. 두개의 전류경로전극들 사이에 있는 모든 진성 영역은 실질적으로 두 형태의 전하 캐리어들로 충분되어야 하는 제한이 있다.
그러나, 증가된 채널깊이는 약극성 FET들에 의하여 달성할 수 있는 증가된 전류흐름을 단지 부분적으로 설명한다. 컴퓨터 모델은 또한 본 발명의 양극성 디바이스들의 전도 채널은 n-i-n 또는 p-i-p형태의 단극성 FET보다도 단일체적당 훨씬 많은 수의 다수 전하 캐리어들을 가지고 있다는 것을 나타내다. 이것은 비교적 적은 수의 소수 또는 보상전하 캐리어들이 전도 채널의 임의의 주어진 단위 채적내에 또한 존재하고 있다는 사실에 의해 설명되고, 그래서 이들이 일차적 또는 다수캐리어들에 만들어진 편채화된 공간전하를 중화하려고 한다. 양극성시스템내의 임의의 주어진 총공간전하밀도에서, 전도에 기여하는 캐리어들의 수는 단극성 시스템에 있는 수보다 훨씬 많다.
더구나, Simmons 및 Taylor에 의해 비정질합금들에 대하여 더욱 성장된, 쇼클리-리드-홀(Shockley-Read-Hall) 재결합모델에서 기술되듯이 0°K에서 트랩 준-페르미렐벨들(trap guasi-Femi levels) 사이에 놓여있는 트랩들의 한 전자의 점유확율은 1보다 작고, 따라서 임의의 주어진 양의 전하가 단극성시스템 보다도 양극성시스템에서 더욱 많이 트랩들을 충만하며, 여기서 점유확율이 페르미레벨 밑에서 1이 된다. 총공간전하의 임의의 주어진 레벨에 대하여, 더 많은 트랩들이 단극성시스템보다도 양극성시스템에서 충만된다. 유사한 논의들이 0°K보다 큰 온도에서 적용된다. 상술한 비정질 합금에 관한 재결합 모델에 대하여 더욱 자세한 기술은 G. W. Taylor 및 J. G. Simmons의 Journal of Noncrystall-ine Solids(1972), 제8-10권 페이지 940이하를 참조하며 이것이 여기서 참고로 인용되었다.
충분히 높은 게이트계(field) 및 소우스-드레인 전압에서 동작하는 a-Si 단극성 FET들에 있어서, 편재화 상태에 있는 공간전하가 이동할 수 있는 전하밀도를 제한하는 주요한 요인이며, 따라서 전류밀도를 제한한다. a-Si FET들 및 비교적 큰 밀도의 트랩된 전하를 채널영역의 반도체재료내에 가지는 다른 형태의 단극성 FET들에서 편재화 상태들에 의해 부과된 공간전하제한들을 극복하기 위한 기법이 본 발명의 이중 주입트랜지스터들의 양극성전류에 의해 제공됨을 전술하였다.
300°K(예를 들면 실내온도에서)의 진성 결정질 실리콘에서, 전자이동도는 대략 1300-1400cm2/V-S의 범위에 있고, 정공이동도는 대략 400-500㎠/V-S의 범위에 있다. 따라서 상당히 낮게 인가된 소우스-드레인 및 게이트 전압에 응답하여 결정된 FET들에서 비교적 실질적인 전류를 만드는 것은 어렵지가 않다. 그러나 비정질 반도체 재료로 만든 FET들에서는, 상당히 낮게 인가된 소우스-드레인 및 게이트 전압에 응답하여 비교적 실질적인 전류를 만드는 것은 어려우며, 그래서 비정질 반도체 재료 분야에서 많은 과학자들이 1.0㎠V-S와 같이 높은 전계효과 전자 이동도를 성취하기 위한 방법들을 오랫동안 찾았다. 댕글링본드(dangling bond) 및 다른 결함들을 감소하기 위하여 불소 및 수소가 첨부된 비정질 실리콘 합금을 사용하므로서, 비정질 실리콘에 대한 약 1.0의 전계효과 전자이동도에 관한 성취가, 거의 십여년의 연구를 거쳐서 2-3년전에 완성되었으며, 이것은 주요한 업적으로 간주되었다. 이 분야의 연구가 계속되었다.
본 발명의 트랜지스터 FET들내에서 만들어진 양극성 전류는 이러한 비정질 실리콘합금의 기본적인 물리적 성질들을 바꾸지 않았으며, 또한 이 전류는 종래의 단극성 FET들에서 적어도 5개의 전자밴드 이동도를 요구하는 채널전류를 효과적으로 제공하였고, 또한 그 이상도 가능하게 하였다. 본 발명의 양극성 FET들은 빠른 스위칭 속도를 가진다. 이들은 비교적 높은 전류를 가졌으므로, 빨리 ON된다. 또한, 다수의 정공들 및 전자들이 항상 본 발명의 FET들의 전도 채널에 존재하여, 게이트전극에 인가된 전압이 제거될때, 채널내에 있는 캐리어 재결합 때문에 매우 빨리 OFF되도록 허용한다. a-Si재료내에 있는 다수의 재결합센터는 턴-오프(turn-off)시간을 감소하도록 도와준다.
본 발명의 제28b도 실시예에서 나타난 것처럼 재결합층의 사용에 의해서 턴-오프 타임은 더욱 개선될 수 있고, 제30a도 실시예들에서 나타난 것처럼 두번째 절연 게이트의 사용에 의해서 완전한 턴-오프를 얻는데 도움이된다.
범양극성 디바이스들의 증가된 전류능력은 또한 다양한 디바이스 용량성들을 더욱 빠르게 충전 및 방전하도록 하며, 이것은 스위칭속도를 무척 증가시킨다. 현실적으로, 적어도 수십 MHz의 스위칭 속도는 본 발명의 일정한 양극성 비정질 실리콘 실시예들에 의하여 달성될 수 있으며, 특히 디바이스 용량성을 감소함으로써 예를들면, 및/또는 캐리어 수명을 최적화하기 위하여 잘 알려진 기법을 사용한 진성층의 진성 비정질 반도체 재료를 합금함으로써 이 디바이스 기하학은 속도화 최적화된다. 100MHz 또는 그 이상의 스위칭 속도는 본 발명의 양극성 트랜지스터 디바이스에 의해서 얻어질 수 있으므로 해서, 본 발명의 양극성 디바이스의 연구 및 개발이 바로 시작되었다.
전도 채널에서 비교적 큰 전류의 존재, 그 결과의 다수의 정공 및 전자들은 본 발명의 양극성 박막 FET들이 약 5-20마이크론 또는 그 이상의 범위에 있는 채널 길이를 같도록 허용하며, 또한 적어도 수 MHz에서 숫비 MHz의 스위칭 속도를 달성하도록 한다. 이것은 실질적인 장점이며, 고성능 양극성 FET등이 종래의 5 또는 10마이크론 광리도그래피를 사용하여 제조할 수 있는것을 의미하므로, 이것은 더 적은 채널 길이 및 다른 마이크론 또는 마이크론 이하 크기 디바이스 특징들을 형성하기 위해 사용된 많은 기법보다도 훨씬 경비가 적게 든다. 박막 트랜지스터 응용의 매우 넓은 분야에서 능동 매트릭스 디스플레이(active martrix display)와 같은 것은 100㎜×100㎜를 초과하는 면적위에서 매우 높은 생산을 요구하므로 종래의 5 또는 10마이크론(또는 좀더 큰) 광리도그래피의 사용은 매우 이롭다. 그러나 본 발명의 DIFET들은 철저하게 주파수 응답을 개선하기 위하여 짧은 채널 길이(예를들면 5마이크론 이하)로 또한 만들 수 있다는 것을 이 기술에 익숙한 사람들은 역시 알 수 있다. 이러한 짧은 채널 디바이스는 적당하게 작은 특징 크기를 가진 여기서 나타낸 형태, 또는 이미 이 기술에서 알려진 형태이다. 하나를 제외하고, 제29b도에 나타난 DIFET(155)는 제29a도에 나타낸 DIFET(150)의 제조와 동일하다.
즉, 이것은 부가적인 층(148)을 가지고 있으며, 이것을 재결합층이라 부르고, 층(48)과 인접하고 친밀한 접촉을 이룬다. 층(148)은 재료층(48)보다도 전자들 및 정공들을 트랩하는, 대단히 많은 수의 결함상태를 갖는 데포지트된 반도체 재료로 구성되어 있다. 층(148)에 대한 적당한 재료들은, 수소 또는 불소와 같은 어떠한 상태밀도 감소원소들을 갖지 않는 순수한 비정질 실리콘 또는 비정질 실리콘 합금을 포함한다. 층(148)은 절연 게이트(50)로 부터 반대쪽에 있는 층(48)의 가장자리에 위치하며, 층(148)에 있는 트랩들은 현저하게 감소하지 않으며, 또는 그렇지 않으면 트랜지스터(155)가 ON이 되었을때 최대전류 전도를 간섭한다. 트랜지스터(155)가 완전히 ON이 될때 층(48)에서 전도 채널의 길이를 정하는 총 축적전하에 의하여 게이트(50)에 인가된 전압에 의해 유도된 전계는 대부분 또는 완전히 스크린(screen)되도록 하기 위하여 층(48)은 두껍게 만드는 것이 바람직하다. 15V이하의 낮은 게이트 전압에 대하여, 250-800Å범위에 있는 층(48)의 두께는 충분하다. 층(148)도 50-1,000Å두께가 가능하고, 이 층은 100-300Å두께가 바람직하다.
동작에서, 즉 게이트 전계가 제거되면 각각 애노드 및 캐소드 쪽으로 끌려가거나, 또는 게이트 절연층(152) 및 층(48)사이의 접촉 영역으로부터 확산하는 전도 채널에 매우 가까운 이동할 수 있는 전자들 및 정공들의 재결합 센타 및 트랩을 제공하므로써 층(148)은 DIFET(155)의 턴-오프 시간을 빠르게 한다. 제29b도에 나타난 DIFET(155)에서 게이트(50)이 바로 OFF될때 층(48)의 채널에 처음부터 존재하는 잉여 전자들 및 정공들은 확산효과 때문에 층(148)쪽으로 채널 길이에 대하여 다소 직각으로 전형적으로 이동하며, 이것은 적어도 처음부터 애노드(52) 및 캐소드(46) 사이의 인가된 전계를 지배한다. 따라서, DIFET(155)는 DIFET(150)보다 더욱 빠르게 또는 좀 더 큰 크기에서 OFF하며 디바이스를 완전히 OFF하기 위하여 잉여전하 캐리어들이 채널을 비게하는 유사하게 제조된 단극성 FET보다도 이것 자체는 상당히 빠른 턴-오프 시간을 가지고 있다.
제29a도에 나타난 트랜지스터(150)와 같은 제30a도에 나타난 트랜지스터(160)는 ON시키기 위하여 인헨스먼트 모드에서 동작할 수 있다. 그러나 두번째 전극(162)때문에, 트랜지스터(160)은 트랜지스터(150)보다 OFF시키는 것이 더욱 힘들다.(즉, 전류 운반 전극들(46)과 (52) 사이에 더 낮은 OFF전류가 있다.)
게이트(162)는 알루미늄, 몰리브덴, 크롬과 같은 금속 또는 절연기판(42)위에 데포지트된 것과 같은 것으로 구성되는 것이 바람직하다. 게이트층(50)과 같이, 트랜지스터의 동작중, 특히 게이트에 인가된 전압을 빠르게 변화시킬때, 게이트층 자체내에 감지할 수 있는 전압 강하가 없도록 하기 위하여 게이트층(162)은 약 200-1,000Å과 같이 충분한 두께를 필요로 한다. 나타낸 게이트(162)는 채널층(48)의 중심부분(161) 밑에 배치되고 가깝게 나란히 놓여 있으며, 이것은 공간들(163a) 및 (163b)을 각각 정하기 위해 전류운반전극들(46 및 52)의 각각으로 수평으로 떨어져 있는 사이에 놓여있다. 게이트(162)은 채널 길이의 50%이하로, 나란히 놓여있거나 또는 중첩되며, 20%이하가 바람직하다. 게이트(162)은 전 채널폭을 가로질러 횡단하여 확장되며, 이 채널 길이에 직각이 바람직하다. 게이트(162)은 절연재료의 박막층(164)에 의하여 채널영역(46)으로부터 떨어져 있고, 절연되어 있다. 이 박막층(164)은 개선된 절연내력(dieldctric strength)을 갖기 위하여 데포지숀후에 소결된(annealed) 실리콘 산화물 또는 질화물로 데포지트하는 것이 바람직하다. 층(48) 및 부연속층들은 제29a도 트랜지스터를 만들기 위해 사용된 똑같은 방법으로 형성된다.
제30a도 디바이스가 ON될때, 게이트(162)는 바람직하게 플로트되도록 허용된다. 트랜지스터들(150) 및 (160)과 같은 DIFET들에 대하여 현재 많은 출원들이 고려되고 있으며, 이 트랜지스터는 애노드-캐소드 전압은 인가된 채로 하며서, 게이트(50)로부터 인가된 전압을 제거하고 게이트(50)을 플로트하도록 허용함으로서, 또는 인가된 게이트 전압을 0V로 가깝게 감소함으로서 OFF가 된다. 다른 곳에서 더욱 설명되듯이, 이것은 층들(52, 48 및 46)에 의하여 각각 형성된 p-i-n다이오드를 순바이어스로 하여, 심지어 트랜지스터가 정상적으로 OFF가 되더라고 약간의 OFF전류가 흐르도록 허용한다. 이 OFF전류는 상당한 것으로서, 이것은 층(48)의 기하학 및 이것의 전도 채널(예를들면, 짧은 채널 길이) 및 바디층 또는 바디(48)가 만들어지는 재료(예를들면, 도우프된 결정질, 다결정질 또는 비교적 다른 전도 반도체 재료가 채널 바디 또는 영역(48)에 사용된다면 누설전류는 훨씬 크다)에 종속된다. 제30a도에 나타낸 트랜지스터(160)에 있는 이러한 OFF전류를 대부분 또는 완전히 제거하기 위하여, 극성 또는 진폭에 종속되는 게이트(162)에 인가된 바이어스 전압은, 전류 운반전극에 의해 층(48)으로 주입되는 전하 캐리어들의 하나를 반발시키거나, 또는 적어도 층(48)의 길이를 따라서 이들의 드리프트를 현저하게 느리게 한다. 예를들면, 캐소드 전압보다 낮은 게이트(162)에 인가된 바이어스전압은 게이트(162)에 인접한(즉, 위에) 위치한 채널의 중앙 부분으로 부터 멀리 전자들을 반발시킨다. 캐소드 전압보다 조금 큰 바이어스 전압은 n-i접합에서 층(48)으로 주입되는 모든 전자들을 막기 위하여 반드시 필요한 것은 아니다. 이것은 캐소드와 게이트(162)에 인접한 층(48)의 부분 사이에서 비교적 작은 전위차만이 존재하므로, 층(48)에 있는 전자들의 드리프트 속도를 한번 크게 감소시킨다. 전술하듯이, 층(48)으로 들어가는 한국성의 전하 캐리어들의 수의 임의의 감소는 결국 층(48)으로 들어가는 다른 극성의 전하 캐리어들의 감소와 같거나 또는 거의 같다.
이 기술에 익숙한 사람들은, 트랜지스터(160)에서 게이트(162)에 의해 수행되는 트랜지스터 턴-오프 동작은 여기서 전술한 VMIT들과 연관된 동작원리들을 이용한다는 것을 인식할 수 있다. 따라서, 게이트(162)와 각각의 전극들(46 및 52) 사이의 상대적인 크기는 턴-오프를 돕기 위한 게이트(162)의 능력을 증가하기 위해 변화한다. 특별히, 게이트 및 하나의 전류운반전극 사이의 공간은 바이어스되거나 또는 거의 게이트 전위와 같은 데서 확장되며, 이 경우 게이트 및 다른 전류 운반 전극 사이의 공간은 상응하게 감소한다.
제30b도는 제30a도에 있는 DIFET(160)와같은 방법으로 제조되고 동작하는 DIFET(165)을 나타내며, 그러나 이것은 두번째 게이트(162)에 대하여 선택적인 배열을 가지고 있다. 트랜지스터(160)에서, 두번째 게이트(162)는 다수의 전극 부분들 또는 캐소드 및 애노드 전극(46 및 52)로 부터, 또한 서로서로 수평으로 떨어져 있는 성분들(162a 및 162b)로 구성되어 있다. 제30a도에 있는 게이트(162)와 같이, 게이트 부분들(162a 및 162b)은 각각 층(48)에 있느 전도채널의 전폭을 횡단하는 것이 바람직하고, 또 층(48)의 중앙부분에 거의 가깝게 인접해 있고 절연층(164)에 의하여 떨어져 있다. 게이트(162)와 같이, 게이트 부분들(162a 및 162b)은 금속과같은 적당한 전도재료층의 대포지숀에 의해 형성되며, 그리고 나서 이것은 광리도그래피 또는 종래의 방법으로 처리되어 분리된 성분들 속으로 형성된다.
트랜지스터(165)를 ON하기 위해서 게이트(50)에 인가된 바이어스전압을 제거하므로서, 트랜지스터(165)의 전도채널은 OFF가 된다. 게이트부분들(162a 및 162b)에 적당한 전압 또는 전압들을 인가하므로서, 트랜지스터(165)는 더욱 완전하게 OFF된다. 첫번째 예에서, 게이트 부분들(162a 및 162b)은 똑같은 전답(임의의 전압)으로 바이어스 되었으며, 게이트 부분들로 확장된 유도전계는 공간(163c) 상방 및 게이트부분들 상방의 층(148)의 중앙부분(161)이 전기적으로 중화되도록 한다. 즉 이것은 이 부분에 전위차가 존재하지 않는다는 것이다. 따라서, 전하캐리어들은 단지 확산만으로 실질적으로 이 부분(161)을 통하여 이동한다. 이것은 이부분을 통과하는 캐리어들의 속도를 크게 감소하여, 이 부분 및 전반적인 층(48)의 유효 저항을 실질적으로 증가시킨다. 두번째 예에서, 캐소드(46) 또는 애노드(52)에 각각 인가된 전압 이하 또는 이상의 어느 하나의 똑같은 전압이게이트 부분들(162a 및 162b)에 인가되었다. 이러한 전압은 전류운반전극들의 하나에 대하여 층(48)의 일부분을 적어도 역바이어스시킨다. 이 바이어스는 효과적으로 이 접합에서 전하캐리어들의 주입을 방해하므로, 따라서 전류운반 전극들 사이의 임의의 OFF전류를 크게 감소시킨다. 게이트 부분들(162a 및 162b)은 게이트 부분들에 대해서도 마찬가지로, 똑같은 재료로 만든 공통 세로연결 멤버(보이지 않음)에 의해 서로서로 전기적으로 연결되도록 만들어 질 수 있다. 트랜지스터가 앞서 기술한 두가지 예들의 방법에서 동작된다면, 이것이 유리하다.
세번째 예에서, 게이트 부분들(162a 및 162b)은 제30b도에 나타난 것처럼 전기적으로 격리되어 있고, 트랜지스터(165)을 더욱 완전하게 OFF시키기 위해 다른 전압들이 인가된다. 예를들면, 5V 및 0V가 각각 게이트 부분들(162a 및 162b)에 인가된다. 게이트(50)에 인가된 오버라이딩(overriding) 전압이 없는 경우에는, 층(48)의 중앙부분(161)을 통하여 전자들 및 정공들에 의한 흐름 또는 확산을 강하게 금지하는 전위장벽을 만들므로, 따라서 트랜지스터(165)가 첫번째 게이트(50)에 인가된 전압이 없는 경우에는 OFF전류를 크게 감소시킨다. 이런 예에서 게이트 부분들(162a 및 162b) 사이의 전위장벽은, 예를들면, 수십분의 일볼트에서 5V 이상의 큰 범위에 있다는 것을 알수가 있다.
비록 제29b도에서 제30b도에 나타는 실시예들은 양극성 FET들이지만, 이러한 디바이스들의 구조 및 동작원리들이 또한 단극성 FET들에 사용하기 위해 쉽게 변경할 수 있다. 특별히, 새로운 단극성형태의 수평형 a-Si합금 IGFET들이 간단히 층(52)의 p+-형 재료를 n+-형 재료로 변경하므로서, 제29b, 30a 및 30b도에 나타난 트랜지스터들과 똑같은 기본구성으로 쉽게 만들어질 수 있다.
이 수평형 트랜지스터들(150, 155, 160 및 165)은 제1도에 나타난 수직형 트랜지스터(40)의 형성에 관하여 상술한 박막데포지숀 기법에 의하여 형성할 수 있다. 앞에서 정하지 않했다면, 이러한 수평형 트랜지스터들에서, 채널층(48)은 200-1,000Å두께로, 저항성 접촉층들(46 및 52)은 100-500Å두께로, 금속접촉층들(44 및 54)은 500-3,000Å두께로, 절연층(152)은 200-5000Å두께로 또 게이트층(50)은 500-3000Å두께로 함이 바람직하다.
비록 본 발명은 제29a에서 30b도에 나타난 것처럼, 수평형 구조들을 사용하여 만들수 있지만, 제1도에서 제28a도에 나타난 것과 같이 수직형 구조들을 사용한 다수의 응용들도 바람직하다고 믿어졌다. 이것은 수직형 데포지숀 기법들의 수단을 사용하여 짧은 전극간 거리들을 만드는데 있어 용이하기 때문이다. 본 발명의 수직형 실시예들은 또한 많은 전도 통로들(51)을 갖으므로 해서, 이러한 트랜지스터들이 더욱 많은 전류를 취급하도록 가능하게 하는 트랜지스터들을 제조하는데 있어 용이하게 하는 장점을 가지고 있다.
제31도는 수평적으로 형성된 양극성 박막 트랜지스터(170)을 나타내는 것으로, 이것은 절연기판(42)위에 게이트층(50)이 데포지트되었다. 절연게이트층(152)이 다음에 데포지트되거나, 아니면 게이트(50)위에 형성된다. 원한다면, 이 절연층(152)은 내부결함의 수를 감소하고, 절연성질들을 개선하기 위하여 소결함할 수 있으며, 이것은 이 층이 다른 가능한 것보다 더욱 두껍게 만들도록 허용한다. 다음에 비정질 반도체층(48)이 데포지트된다. 이후에 광리도그래피 기법들이 선택적으로 n+접촉층(46) 및 p+접촉층(52)을 데포지트하기 위해 사용되고, 상응하는 금속층들(44 및 54)이 각각 이유에 놓여서, 제31도에 나타난 위치를 갖는다. 이 트랜지스터 구조(170)은 트랜지스터(150)와 비교하여 게이트(50)과 전류운반전극들 사이의 용량성이 감소되고, 또 제조하기에 간단하다.
본 발명의 수평형 DIFET들 및 수평형 단극성 FET들이 임의의 여러 방법들로 구성될 수 있음을 트랜지스터(170)는 예시한다. 예를들면, 트랜지스터(170)과 같이, 트랜지스터들(160 및 165)을 디바이스의 하부층으로서 그리고 게이트(162)을 디바이스의 상부층으로서 제조할 수 있다. 게이트층(50)과 두개의 전류경로전극들 사이의 중첩이 최소화되므로 트랜지스터들(150에서 170)은 모두 실질저긍로 감소된 전극간 용량성을 특징으로 한다. 이러한 트랜지스터들이 매우 빠른 고속도를 요구하지 않는 응용인 인헨스먼트모드에서 사용될 때, 5 또는 10마이크론에서 수십 마이크론 또는 그 이상의 길이를 갖는 전도채널들을 이용하는 것이 바람직하다. 왜냐하면 이러한 특징크기들은 비싸지 않은 광리도그래피 기술에 의해 쉽게 달성될뿐만 아니라, DIFET가 OFF상태에 있을때 이러한 채널등의 유효저항율을 더욱 높이기 때문이다. 낮은 에노드-캐소드 전압들에 대하여, OFF(예를들면, 게이트에 전압이 인가되지 않음)되었을때 양극성 FET의 채널저항은, Hack의 다수에 의하여 앞서 인용된 Journal문헌에서 논의 되듯이, 순 바이어스된 p-i-n 다이오드로 주입하는 기능캐리어(function carrier)이다. 그럼에도 불구하고, 이것은 또한 채널의 길이에 종속되고, 또 채널의 횡단면적에 역으로 종속된다. 따라서, OFF-상태 저항은 디바이스 기하학을 변경함으로서 변화할 수 있다는 것을 쉽게 알 수가 있다. 선택적으로, 이 채널은 채널 저항을 변경하기 위해서 또/또는 캐리어 수명을 바꾸기 위해서 도우프될 있다.
진성 a-Si : H채널 재료로 만든 종래의 TFT들에서, 상호콘덕턴스 (transconductance)를 개선하고, 턴-오프 시간을 감소하기 위해서 채널 길이들은 종종 최소화된다. 정상 게이트 전압들과 함께 트랜지스터가 ON이 될때 채널의 전도율은 전술한 것과 같이 전형적으로 매우 낮다. (전자 이동도는 약 1.0㎠/V-S만큼 높다). 그러나 본 발명의 양극성 TFT들에서, 채널길이들은 훨씬 길어질 수 있다. 왜냐하면 채널내에 있는 양극성 전류에 기인하여 상호 콘덕턴스가 실질적으로 개선되고, 또한 전술했듯이 캐리어 재결합에 기인하여 턴-오프 시간이 무척 감소하기 때문이다.
이 기술에서 알려지듯이 감소된 동작 게이트 전압들이 요구된다면, 턴넬링(tunneling) 또는 펀치-쓰루(punch-through)를 피하기 위해 여전히 두꺼도록 유지하며서, 가능한한 절연층(152)을 얇게 하는 것이 이롭다. 전술하듯이, 전도채널에서 두번째 또는 소수캐리어에 기인하여 양극성 FET들내의 공간전하의 중화는 앞서의 인헨스먼트 모드에서 동작하는 단극성 절연 게이트 FET들에서 가능한 것보다 실질적으로 두꺼운 전도채널들이 임의의 주어진 게이트 전압에서 형성되도록 허용한다. 따라서 양극성 FET들은 종래의 단극성 절연게이트 FET들과 비교하여 훨씬 감소된 게이트 전압에서 동작할 수 있다는 것을 알 수 있다.
제32도는 본 발명의 표준 FET(180)을 테스트하기 위하여 사용되는 테스트회로의 개략적인 다이어그램으로서, 이것은 개략적으로 부분적인 횡단면을 나타낸 것이다. FET(180)은 두개의 전류운반 알루미늄 전극들(44 및 182), 이들 밑의 n+저항성 접촉층들(46 및 52), 밑에 p+저항성 접촉층(52)을 가진 하나의 알루미늄전극(54), 하나의 진성 a-Si : 층(48), 실리콘 질화물의 게이트 절연층(152) 및 알루미늄 게이트 전극(50)을 갖는 4터미널 디바이스이다. FET(180)은 유리기판(보이지 않음)위에 만들어져 있다. 여러층들의 대략적인 두께는 아래와 같다. 즉 게이트 50-1,000Å, 절연물 152-2,000Å, 진성층 48-5000Å, 저항성 접촉층들(46 및 52) 184-500Å, 및 금속 전극층들(44 및 54) 182-100Å이다. 전극들(44,54 및 182)과 수펴거리(185)을 분리하는 것은 광리도그래피에 의하여 정해지고 형성된다. 인접 전극들 사이의 분리 거리들 (185 및 187)은 약 20마이크론이며, 이것은 대략 p+전극(52)과 n+전극(46)사이의 채널 길이이다. 두개의 n+전극들(46 및 184)사이의 채널길이는 약 60마이크론이며, 따라서 이것은 분리거리(187)뿐만 아니라 약 20마이크론의 p+전극거리(52)를 포함한다. 채널폭은 약 1,000마이크론이므로, 이결과 n+전극(46)및 p+전극(52)으로 형성된 양극성 p-i-n FET에 대하여는 W/L비율이 약 50이고, n+전극들(46 및 184)로 형성된 단극성 n-i-n FEt에 대해서는 W/L 비율이 약 16.7이다.
FET(180)에 대한 이 테스트회로는 각각 인가된 게이트 전압(VG) 및 인가된 드레인-소우스 전압(VDS) 또는 인가된 에노드-캐소드 전압(VAK)을 공급하는 두개의 가변 DC전원(186 및 188)을 갖는 종래의 곡선 트레이서(tracer)을 포함한다. 두개의 위치 스위치들(swictches; 190 및 192)이 제32도에서 개방위치고 개략적으로 나타났으며, 이것은 FET(180)가 스위치(190)을 폐쇄하고 스위치(192)는 개방함으로서 단극성 n-i-n FET로서 작용하거나 또는 스위치(190)은 개방하고 스위치(192)은 폐쇄함으로서 양극성 p-i-n FET로서 작용하도록 허용한다. FET구조 (180)내에서 이하나 FET들의 모두의 전자들 및 정공들에 대한 이동방향이 제32도에 나타났으며, 이것은 두개의 FET 들에서 전도채널들의 상대적 부분으로 되어 있다.
FET구조(180)의 n-i-n FET는 지시된 게이트 전압에서 제33도에 나타난 여러가지 ID-VDS곡선들을 만든다. p-i-n FET는 지시된 여러가지 게이트전압에서 제34도에 나타난 IA-VAK곡선들을 만든다. 기하하적 및 채널크기 차이들을 고려한 제33도 및 제34도에 나타난 데이타 분석은, 양극성 FET에서 얻을 수 있는 제34도 곡선은 오직 약 다섯의 전계효과 이동도를 가진 동일한 크기의 단곡성 n-in a-Si : H FET에 의하여 얻을 수 있다는 것을 지시한다. 선택적으로 이러한 결과들은 양극성 FET에 있는 전도채널이 동일한 크기의 단극성 n-i-n a-Si : H FET보다도 대략 다섯배정도 두꺼워야만 달성될 수 있다고 이 분석은 또한 나타낸다. 전술한 이유들 때문에, 증가된 전류들이 달성되고 따라서 실질적인 채널 깊이에 있어 증가가 상응하여 감소되려고 한다. 그럼에도 불구하고 실질적으로 증가된 채널 깊이들이 단곡성 n-i-n FET와 비교하여 표준 양극성 FET에서 얻어진다고 확신하며, 또 상술한 트랜지스터 구조(180)의 양극성 FET들 및 단극성 FET들에 의하여 형성된 전도채널들이 가능한 경계를 각각 나타내는, FET구조(180)의 진성층(48)내에 나타난 점선들(194) 및 대쉬선들(196)에 의하여 제안되듯이, 동시에 테스트되었다.
트랜지스터(180)은 양극성 동작에 의하여 특징되는 슈퍼(super)-인헨스먼트 모드의 동작을 갖는 단극성 FET로서 동작할 수 있다. 정상에서 동작하기 위하여, 단극성 FET 스위치(190)은 개방되고 스위치(192)은 폐쇄된다. 선택적으로, 스위치(190)은 전기적 리드(lead) 선들(197 및 198)을 짧게함으로서 연속적으로 폐쇄되거나, 또는 제거될 수 있으며, 정상 및 슈퍼-인헨스먼트 모드는 스위치(192)을 각각 개방 또는 폐쇄함으로서 선택된다. 스위치들(190 및 192)이 모두 폐쇄될때, FET(180)은 4터미널 DIFET로서 동작한다. 동시에 스위치들(190 및 192)이 모두 폐쇄되어 동작하는 표준 FET(180) 시험은 거의 대부분의 전류 흐름은 n+전극(52)을 통하여 흐르고, 대부분은 p+전극(214)을 통하여 흐르지 않는다는 것을 나타내었다.
4터미널 DIFET들의 다른 실시예들이 제35도에서 제40도까지에 예시되었다. 다음의 기술은 여러가지 '캐리어-평형'기술들 및 구성들을 통하여 전도채널에 있는 정공들의 수와 전자들의 수 사이의 더욱 가까운 평형이 어떻게 이러한 DIFET들의 최소한 일정한 것에서 더욱 쉽게 달성될 수 있는 것을 기술한 것으로서, 이것은 더 높은 전류능력, 방사 및 심지어 레이싱(lasing)을 나타낸다.
제35a도는 제32도에 있는 FET(180)와 유사한 본 발명의 또 다른 실시예이다. FET(210)은 하부에 저항성 접촉층들(52 및 214)와 같이 떨어져 있는 p+전극들(54 및 212), 하부에 n+저항성 접촉응(46)과 같이 하나의 알루미늄 전극(44) 및 a-Si : H와 같은 비정질 반도체 재료의 진성층(48), 게이트 절연층(52) 및 게이트 전극(50)을 가지고 있다. p+전극(52)과 n+전그(46) 사이의 분리거리(185)는 n+전극(46)과 p+전극(214)사이의 분리거리(187)보다 실질적으로 더욱 크다. 따라서 FET(180)이 4터미널 FET로 동작할때 일어날 수 있는 것보다 큰 양극성 전류들이 이 전반적인 디바이스의 더 큰 부분에서 만들어 진다.
제35b도에 나타난 FET(215)은 n+저항성 접촉(46)을 가진 캐소드전극(44)의 위치가 p+저항성 접촉(214)을 가진 드레인 전극(212)와 교환된 것을 제외하고는 제35a도에 나타난 FET(210)와 유사하다. 동일한 전압이 전극들(46 및 214)에 주어지면 이 배열은, 제35a도 디바이스에서 일어나는 것보다도 더 많은 수의 전도채널에 있는 정공들이 드레인에 들어가도록 허용하여, 양극성 전류가 층(48)의 전 채널 길이 위로 흐르도록 촉진한다. FET들(210 및 215)은 또한 양극성 또는 단극성 동작의 어느 하나로 동작할 수 있는 4터미널 디바이스들이므로, 이들 각각은 나머지 4터미널 FET들이 아래에서 기술되듯이, 제32도 디바이스와 같이 관련된 모든 모드에서 동작할 수 있다.
제36도에는 본 발명의 4터미날 양극성 트랜지스터의 또 다른 실시예가 도시되어 있따. 트랜지스터(320)의 상반부는 게이트(50), 게이트 절연물(152), 금속 전극(54,44)들에 각각 연결된 n+저항성 접촉(52,46)을 지니는 점에서 통상의 절연된게이트 전계효과 트랜지스터와 유사하다. 트랜지스터(230)의 하반부는 도시되지 않은 절연 기판에 바람직하게 형성되어 있고 2개의 다른 부분들로 이루어져 있으며, 상기 2개의 부분들중 좌측부분은 절연 재료(232)이고 우측부분은 금속과 같은 도전층(234)이며 그 위에 p+반도체 재료(236)의 층이 데포짓트된다. (절연부분(232)은 다음 층이 그위에 놓일 수 있는 평면의 표면을 단지 제공하는 역할을 하며 필요하면 생략될 수 있다) 다음층(48)은 진성 반도체 재료로 도우프되거나 사실상 진성 비정질 실리콘 합금으로 바람직하게 데포짓트된다. 층(48)이 데포짓트되거나 다른 방법으로 형성되면, 그 위의 층들은 제29도에서 설명한 기술과 비슷하게 데포짓트 또는 형성될 수 있다. 도전층(234)은 500-3000Å 두께인 것이 바람직하다. 저항성 접촉층(46,52 및 236)들은 500Å보다 두껍지 않아야 하며, 그것은 더 이상의 두께는 전하 캐리어를 진성 층(48)으로 효과적으로 주입하는 저항성 접촉의 능력에 대한 효과를 평가할 수 없기 때문이다.
짙게 도우프된 반도체 재료와 같은 형리로 만들어진 트랜지스터(230)의 전류를 인도하는 2개의 전극(52,46)들은 각긱 소오스(source : S)와 드레인 (drain : D)으로 호칭될 수 있다. 소오스 S 는 또한, 애노드 A에 대하여 부(-) 바이어스되어 있기 때문에 캐소드 K라 호칭될 수 있다. 소오스와 드레인은 서로 이격되어 있으며 각각은, 전자와 같은 제1극성의 전하 캐리어들의 채널이 절연된 금속 게이트 전극(50)에 인가된 적당한 바이어스에 의해 소오스와 드레인 사이에로부터 생기는 사실상 진성의 비정질 반도체 합금 층과 전기적으로 접촉된다. 트랜지스터(230)는 또한 금속층(234)과 반도체층(236)으로 구성된 애노드 A(또는 때때로 베이스)라 불리는 4개의 전극을 포함하며, 상기 반도체층(236)은 소오스와 드레인 전극들의 것과는 반대되는 종류의 불순물로 짙게 도우프되어서 소오스 전극(52)의 것과는 반대 극성의 전하 캐리어를 주입하게 된다. 제1극성의 전하 캐이러들, 즉 전자들은 소오스 S에 의해 진성층(48)으로 주입되어 전자는 층(48)에서 도전 채널을 따라 드레인 전극(46) 또는 베이스 전극(236)중 어느 하나로 이동한다. 제2극성의 전하 캐리어들, 즉 정공들은 애노드 A에 의해 진성 층(48)으로 주입되어 도전채널의 반대 극성의 전하 캐이러들을 향해 위로 이동하며, 동시에 소오스-드레인 전압과 애노드-캐소드 전압에 의한 전계와 도전채널에 있는 전자의 부(-)공간 전하에 의한 국소화된 전계때문에 소오스 S를 향해 수평으로 이동한다. 본 발명의 양극성 트랜지스터 디바이스(230)에서 이런 식으로 주입된 정공들은 진성 재료내의 재결합 센터블에서 전자와 재결합되는 도전채널 전체에 걸쳐 분포된다. 재결합 전류는 중요하며 디바이스의 전류 전도가 증가된다.
제34도 회로에서 개방위치로된 2위치 스위치(240)러 개략적으로 표현된 바와 같이, p+전극(236)(즉, 애노드 A)이 회로에서 벗어나 있어서, 트랜지스터(230)는 표준 플래너 n-i-n a-Si FET로서 작용한다. 그 자체로 트랜지스터(230)는 제36도에서 쇄선으로 표시된 매의 얕은 깊이의 채널(242)을 지닌다. 스위치(240)가 닫힘위치로 움직일때 작용하는 제36도 회로의 애노드 A로 트랜지스터(230)의 작용은 게이트가 오프(off)되면 중대하게 변하지 않지만 게이트가 온(on)되면 극적으로 변한다.
전압이 게이트(50)에 인가되지 않으면 p+접촉(236)으로부터의 오프 전류는 비교적 낮을 것이며 애노드와 캐소드 사이의 거리가 5-10미크론으로 비교적 크면 특히 그러하다. 게이트(50)가 +10V와 같이 양(+)전압의 인가에 의해 온(on)으로 되면 전자는 처음에 쇄선(242)으로 지시된 채널영역에 축적되지만, p+접촉(236)으로부터 채널영역으로 이동된 정공은 이러한 음(-)전하의 거의 모두를 중화시키며, 도전 채널(242)내의 전자에 의해 싱기는 셀프-스크리이닝 전계(self-screenging field)를 크게 감소시켜 외부에서 인가된 게이트(50)의 전계가 전술한 바와같이 진성 층(238)으로 보다 더 확장되는 것을 허용한다. 재료에서 증가된 수의 전자와 전공들은 진성층(238)의 트랩(trap)의 많은 분율(per centage)을 채워서 많은 수의 자유 캐리어, 즉 전도대의 전자와 가전자대의 정공이 채널 전류에 기여하는 것을 허용한다. 주입된 정공에 의해 공간 전하의 중하는 게이트의 전계가 양극성 채널의 가능한 경계를 나타내는 점선(246)으로 제시된 바와 같이 채널속으로 보다 더 깊이 넓혀지는 것을 허용하기 때문에 채널의 크기는 사실상 증가한다. 트랜지스터를 통하여 전류의 조종이 가능하며, 그것은 한 극성의 전하 캐리어 즉 전자의 수가 반대 극성의 전하 캐리어 즉 전공의 수보다 약간 많기 때문이다.
트랜지스터(230)가 전자의 준 페르미 레벨들을 전도대에 더 가깝게 계속 접근시켜 진성 층(48)에 존재하는 매우 많은 수의 결함상태 또는 트랩을 채우면 트랜지스터는 전계발광을 보인다는 것을 본 기술 분야에서 이해될 수 있을 것이다. 이 전계발광의 파장길이는 밴드 갭을 변화시키기 위하여 층(238)의 비정질 반도체 재료를 합금으로 만듬으로써 변경될 수 있다. 비정질 실리콘 합금에 대한 밴드갭은 약 1.7eV로서 이것은 전자기 스펙트럼의 짙은 적색 범위의 파장에 상당한다. 밴드갭은 탄소, 질소 또는 산소와 같은 원소들을 함유하는 실리콘 합금으로 넓혀지거나, 게르마늄이나 주석 또는 붕소와 같은 원소를 함유하는 실리콘 합금으로 낮아질 수 있다. 여러가지의 비정질 반도체 재료들의 밴드갭을 어떻게 조절하는가에 대한 보다 상세한 설명은, 본 명세서에 참고한 1982년의 오브신스키씨등의 미합중국 특허 제4,342,044호와 광전지기술에 대한 그 밖의 특허들 및 간행물에 주어져 있다. 상술한 것에 비추어 트랜지스터(230)는 LED와 마찬가지 방식의 발광다이오드로서 사용될 수 있다. 제36도에서, 광선(248)은 층(48)의 측면(247)으로부터 나오는 것으로 도시되어 있으며, 층(54,52,48)들의 일부분을 에칭하고 제거함으로써 형성될 수 있다.
양극성 FET에서 최대 전류를 얻기 위하여 층(48)에서, 특히 도전 채널에서 지배적이고 보상하는 전하 캐리어들의 밀도를 조절하여 최적의 공간 중화를 얻는 것이 매우 바람직하다. 이것은 채널 폭 또는 전류밀도를 증가시켜 게이트에 도입된 전계가 층(48)의 최대로 가능한 수의 캐리어를 조종하는 것을 허용한다. 제36, 37 및 38도는 그러한 최적의 공간 전하 중화를 얻는 3개의 예시적인 방법을 설명한다. 그러한 증화룰 얻기 위해 사용되는 기술은 DIFET의 작용중에 층(48)의 어떤 결함 상태에 축적하는 트립된 어떤 전하와 층(48)의 (만일 있다면)어떤 이온화된 도우판트로부터 생기는 전하와 함께 층(48)의 자유 캐리어들로 인하 전하를 고려해야 한다.
제36도에 도시된 FET(230)에서, 최적의 중화는 채널영역(242)과 베이스 전극의 p+층(244)사이의 중복된 부분(249)의 량을 조심스럽게 선택함으로써 얻어진다. 중복된 부분(249)의 양을 증가시키면 증가된 정공 주입이 발생하는 것을 허용한다. DIFET(230)의 층(48)로 주입된 정공의 수는 소오스에 주입된 전자의 수에 대한 함수이며, 또한 어떤 주어진 FET용 게이트바이어스와 애노드-캐소드 전압에 대한 함수이다. 동작 전압의 크기와 범위 대한 4터미날 DIFET의 최적 평형을 얻기 위해 요구되는 중복부분의 엄밀한 량은 여러크기들의 중복부분은 시험함으로써 실험적으로 결정될 수 있다.
제37도는, 제36도의 DIFET(230)과 비슷하게 배치된 본 발명의 4터미날 DIFET의 변형예를 보여주며, 전류를 전달하는 전극의 도전형이 반대로 되어 있으며 베이스 전극(236)과 채널 영역(242) 사이의 중복부분(249)의 량이 감소된 점에서 제36도의 것과 다르다. DIFET(255)는 전자가 보상 캐리어로서 작용하는 비정질 실리콘합금으로 만들어진 층(48)을 지니는 본 발명의 4터미날 디바이스의 바람직한 실시예를 나타낸다. 이것은 비정질 실리콘 FET들에서 바람직한데, 그 이유는 전자 대역 이동성이 정공 대역 이동성보다 4배 또는 5배 크기 때문이다.
FET(230)를 턴 온(turn on)시키면 게이트는, 적당하게 높은 전계효과 이동성을 얻기 위하여 가장 도움을 요하는 지배적인 캐이러, 축 정공들에 직접 작용하는 전계를 발생시킨다.
제37도 디바이스에서의 최적 중화는 베이스 전극(236)에 의해 층(48)으로 주입된 전하 캐리어들을 조절함으로써 얻어진다. 이것은, 드레인 전극(241)에 인가된 전압에 대하여 베이스 전극(236)에 인가된 전압을 조절함으로써 용이하게 성취될 수 있다. 베이스 전극(236)으로부터의 전자 주입은, 베이스와 드레인이 거의 같은 포텐셜에 있을 때 최대 실시 레벨에 있게된다. 드레인 전압에 대한 베이스 전압을 상당히 낮춤으로써 전자 주입 레벨을 상기 최대값 이상으로 증가시키는 것은 바람직하지 못하며, 그 이유는 드레인과 베이스 사이의 순방향 바이어스된 상당한 다이오드 전류가 인가된 게이트 전압으로 제어되지 않기 때문이다. 드레인(214) 전압에 대하여 베이스(234) 전압을 상승시키면 이 다이오드를 역방향 바이어스 시켜서 드레인-베이스 전류 흐름을 방해한다. 베이스에 인가된 전압은 드레인 전극에 전력을 공급하는 전원과 같은 전원에서 공급된다. 이 전압은, 예를 들어 스위치(240)를 개폐시켜 제어하거나 변화가능한 레지스터(258)를 조정함으로써 전압을 변화시켜 제어한다. 그 대신에 터미널 패드(259)에 인가된 전압 VA 또는 전류의 독립적으로 제어되는 원(spource)으로부터 공급된다. FET(280)와 같은 주어진 4터미날 FET에 대하여 드레인과 베이스 전극들 사이에 요구되는 엄밀한 전압차는 실험에 의해 쉽게 결정될 수 있다.
제38도는, 제35b도의 FET(215)와 매우 비슷한 형상으로되고 같은 식으로 동작될 수 있는 또 다른 4터미날 FET(260)을 보여준다. FET(260)에서 목적으로 하는 최적 중화는, FET(260)이 적당한 게이트 전압으로 턴 온될때 주어진 애노드-캐소드 전압에 대하여 층(48)에 정공과 전자의 정확한 비율을 제공하도록 활성 반도체 층(48)과 전기적으로 친밀하게 접촉하는 p+전극층(52)과 n+전극층(46)의 유효 표면적을 조심스럽게 선택함으로써 얻어진다. 전극의 유효 표면적의 증가는 전극이 정(正)의 전하 캐리어 보다 더 많은 캐리어 층(48)로 주입하게 할 수 있으며, 본인들은 이 관계가 비선형적인 것으로 생각한다. FET(260)에서, n+전극층(46)의 유효 표면적은 층(46,48)들 사이의 중복된 부분(262)에서의 면적의 크기여야한다. p+전극의 유효면적은 층(48,52)들 사이의 중복된 부분(264)의 면적의 크기여야 한다. 층(52) (또는 층 46)과 층(48)사이의 접촉면을 형성하는 어떤 주어진 반도체 재료-주입물 재료 결합체에 대하여 캐리어 주입 효율, 즉 접촉면에 인가된 주어진 바이어스에서 단위 면적당 캐리어의 수는 실험에 의해 쉽게 결정될 수 있다. 2개의 접촉면들 사이의 유효 면적은 FET의 요구되는 동작 전압에서 공간 전하 중화를 최적화하도록 선택될 수 있다(또는 실험으로 결정될 수 있다)
제38도의 디바이스에서는 공간 저하가 보다 가깝게 평형을 이루기 때문에 보다 작은 수의 캐이러가 층(48)을 떠나 p+드레인 전극층(214)에 들어달 것임에 주목해야 한다.
이것은 정공이 접촉층(214)에 의해 모아지는 것보다 층(48)에서 재결합하는 것이 보다 쉽기 때문이다. 또한 공간 전하 중화가 그의 최적조건에 접근되어있기 때문에 보다 많은 트랩이 채워지며 전체 캐리어 재결합의 많은 비율은 방사 재결합에 의한 것이다. 따라서 DIEFT(260)은 감지할 수 있는 량의 빛을 방출할 수 있다. 적당하게 구성되고 최적 중화를 이용한 본 발명의 다른 DIEFT들은 다음 도면에 의해 설명되는 바와 같이 빛을 잘 방출하도록 만들어 질 수 있다.
제39도는, 다른 크기로된 p+전극들과 n+전극들이 바로 위에서 설명한 바와 같이 전극들의 유효표면적들을 조확시킴으로써 최적 중화를 돕도록 비정질 실리콘 합금의 3터미날 FET(270)를 보여준다. FET(270)는 제31도의 FET(170)과 비슷한 기본 구조로 될 수 있으나, 층(52,54)들과 층(44,46)들을 따라 각각 수직의 내측면(272,273)들을 만들고 층(44,46,48,52)들을 따라 수직의 외측면(271,274)들을 만들도록 추가적인 포토레지스트 데포지숀, 패턴닝 및 디벨럽먼트 단계들을 지닌다. 측면(271,272)들 사이의 수평 거리는 p+층(52)의 유효표면적의 한 크기를 한정하며 측면(273,274)들 사이의 수평 거리는 n+층(46)의 유효 표면적의 한 크기를 한정한다. 집적회로 디바이스에서 통상의 형태인 DIEFT(270)가 직선으로 고안되면 거리(262,264)들의 비는 층(46,52)들의 유효면적이 비를 한정한다.
제39도 디바이스의 층(48)은 도시된 바와 같이 다수의 부층(sublayer : 48d 48e)로 이루어질 수 있다. 부층(48e)은 부층(48d)에 의해 게이트 절연물(152)로부터 분리되어 있다. 그 대신에 층(48)은 반도체 재료의 단일층으로 이루어질 수 있다. 전자의 경우에 부층들의 각각은 다른 부층들로부터 밴드갭 거리를 두고 있어서 DIEFT(270)가 2개 이상의 파장들로 선택적으로 광을 (예를 들어 가시광선) 방출할 수 있게 한다. 방출된 빛의 파장은 상당한 수의 결함상태가 채워지지 않고 남아 있는 비정질 재료에서 특히, 밴드 갭보다 짧다. 층(48d)은, 예를 들어 1.7eV의 밴드갭을 지니는(이것은 약 7300Å 이상의 방출 파장길이에 상당한다)사실상 진성 비정질 합금으로 만들어진다. 층(48e)은, 예를 들어 상당한 량의 탄소가 첨가되어 1.7eV보다 큰, 예를 들어 2.5eV의(역 500Å 이상의 방출파장에 상당함) 벤즈갭을 만들도록 사실상 진성의 비정질 실리콘 합금으로 만들어질 수 있다. 동작에 있어서 DIEFT(270)의 공간 저하 여역의 폭은 게이트 전압이 증가됨에 따라 증가된다. 따라서 DIEFT(270)의 광 출력의 스펙트럼은 다음과 같이 인가된 게이트 전압을 적절하게 변화시킴으로써 변화될 수 있다.
FET(270)는 층(48d)에서의 캐리어 재결합으로 인하여 한 파장에서 더 크게 방출을 일으키도록 선택된 제1게이트 전압에서 동작되고, 층(48d,48e)들 모두에서의 캐리어 재결합으로 인하여 두 파장으로 방출을 일으키도록 제2의 보다 큰 게이트 전압으로 동작된다. 전자의 결과는 밴드 밴딩 영역의 두께가 층(48d)로 확장될때 얻어지며, 후자의 결과는 밴드 밴딩영역의 두께가 층(48)을 가로질러 상당한 거리만큼 층(48e)속으로 확장될때 얻어진다.
위에서 후자의 경우에 언급된 바와 같이 단일의 균질한 층(48)을 지니는 DIEFT는 게이트 전압을 변화시킴으로서 여러 주파수의 광을 방출하도록 만들어질 수 있다. 특히 DIEFT에 의해 방출된 빛의 주파수는 둘이상의 다른 주파수들(또는 주파수의 좁은 대역들)사이에서 조종될 수 있다. 상기 주파수 대역들은, 부분적으로 채워지지 않은 결함상태에 또는 확장된 상태에 놓여있던지 간에 전자와 정공의 준-페르미 레벨들 사이의 에너지차를 변경시키도록 게이트 전압을 조정함으로서 서로 상당히 가깝게 된다. 준-페르미 레벨들은 확장된 상태에 놓이게 되면, 게이트 전압의 증가는 상기 레벨들을 확장된 상태로 더 밀어 넣는다.
DIEFT의 방출 광의 진폭 또는 세기는 게이트 전압을 변화시킴으로써 변화될 수 있다. 또한 방출광의 주파수와 진폭조차도 인가된 애노드-캐소드 전압을 조정함으로써 변화될 수 있으며, 그것은 상기 인가된 전아조종이 DIEFT의 전류에 영향을 주기 때문이다. 그러나, 이 후자의 기술은 게이트 전압을 변화시키는 것을 포함하기 보다 훨씬 많이 전력을 조종하는 것을 포함하며 그러므로 이것은 바람직한 방법으로 생각되지 않는다.
발생된 광은 DIEFT(270)으로부터 전극(46.52)들 사이의 상부 수평표면(269)을 통하여 방사된다. 외측면(271,274)들은, 금속(54,44)들이 상기와 같은 방출을 상당히 막거나 반사시키기에 충분히 두껍게 만들어지면 광의 출구를 제공하지 못한다. 필요하다면, 적당한 두께의 반사재료층이 다른 표면들로부터 광이 빠져나가는 것을 막도록 사용될 수 있다. 기판(42)으로 유리와 같은 투명한 재료를 이용하고 인듐 주석 산화물 또는 주석 산화물과 같은 투명한 도전성 재료로 게이트 층(50)을 형서시킴으로써 빛이 DIEFT(270)의 바닥으로부터 광이 방출되게 할 수 있다.
제40a도의 본 발명에 따른 3터미널 FET(275)는 공명광 공동(resonant optical cavity)을 지니며 비정질 반도체 재료 바람직하기로는 비정질 실리콘합금으로부터 고체 반도체 레이저(solid-state semoconductor laser)를 형성한다. 이 FET레이저(275)는 제39도의 FET(270)의 것과 비슷하게 구성되지만, 디바이스 대부분에서 걸쳐 상부절연층(276)과 디바이스 중압부에 상부 금속층(277)이 부가되어 있다.
고체 레이저의 반도체에서 기본적인 광-발생 메카니즘은 가전자대 정공들과 전도대 전자들의 직접적인 재결합이라는 것은 고체 레지어 기술분야의 숙련자에 잘 알려져 있다. 적당한 파브리-패롯트(Fabry-Parot) 광 공동에서, 광증폭 역치는, 광펄스가 감쇠되지 않고 왕복할 수 있을때 도달되는데 그것은 아래식에 따른다.
R2R1exp[(g-a)2W]=1
여기서, R1, R2=공통 끝에서의 반사율
g=단위 길이당 이득
a=단위 길이당 흡수
w=공독 폭
공동두께, 즉 층(48)의 두께는 광 손실을 감소시키도록 방출될 광자들 파장의 1/4의 짝수배로 가능한한 접근시키는 것이 바람직하다. 대포짓트된 비정질 재료로 만들어진 다층구조내의 개별적인 층의 두께는 정밀하게 제어될 수 있음은 비정질 실리콘 디바이스 분야에서 잘 알려져 있다. 이러한 층들 사이에서의 굴절율의 광학적으로 중요한 변화는 여러 재료들로 구성된 DIFET(275)의 층들을 선택함으로써 얻어질 수 있으며, 이로써 반도체 레이저서에 요구되는 상단한 내부 반사를 지니는 광 공동을 형성한다. DIFET(275)에서 하나 또는 그 이상의 선택된 층들의 두께, 채널 폭과 길이는 적당한 공명 광 공동을 형성하도록 선택될 수 있다. 한 배열에 있어서 반도체 층(48)은 1/2 또 1파장 두께로될 수 있다. 반도체 층(48)과 절연물 층(152,156)들 사이의 접촉면은 한 세트의 이격된 평면 공동 표면들을 형성한다. 측면(271,274)들은 다른 가능한 세트의 평면 공동표면을 형성하고 전방 및 후방 표면(278,281)들은 또 다른 가능한 세트의 평면 공통 표면을 형성한다. 이러한 여러 표면들의 접촉면의 반사율이 충분히 크면, 그 자체의 광 공동은 DIFET(275)의 광 증폭작용을 일으키기에 적당하다.
더욱 큰 량의 내부 반사를 지니는 광 공동이 필요하면, 절연층(152,276)들을 만들어진 코히어런트 광의 파장에 사실상 투명한 재료로 만들어질 수 있으며, 그래서 이러한 절연층들과 금속 게이트층(50) 및 금속 덮개 층(277)의 접촉면들 사이에 제2세트의 평면 반사 공동 표면들이 형성될 수 있다.
반도체 레이저 분야의 사람들에 알려진 어떤 적당한 절연 재료가 사용될 수 있다. 탄탈륨산화물과 같은 큰 절연계수의 절연물 실리콘질화물 또는 실리콘 산화물등이 만족스럽다. 층(152,276)들은 여러 재료들로 만들어질 수 있다. 층(276)용으로 선택된 재료의 공정온도는 층(48)의 전자 및 광 특성에 손상을 줄만큼 높지 않아야 한다. 제40b도는 만들어질 코이어런트 광의 파장에 대한 함수로서 디바이스에서 층들의 상대적인 두께의 바람직한 배열의 하나를 보여주는 FET(275)의 일부분의 확대도이다. 저항성 접촉층(46,52)들의 두께는 금속층(44,52)들과 부분적인 접촉면을 형성하는 것과 비슷한 식으로 제어될 수 있다는 점이 주목된다. 제40b도에 예시된 형태의 다른 바람직한 배열에서, 층(48)은 1/2파장의 두께이다. 1/4의 짝수배의 파장만큼 광 공동의 반사 표면들의 여러 세트들을 이격시킨 다른 배열이 사용될 수 있다.
제40b도에 예시된 형태의 레이저 형상에서, 층(50,277)들은 레이저 광의 파장에서 큰 반사율을 지니는 금속으로 바람직하게 만들어진다. 반도체 층(48)이 비정질 실리콘합금으로 형성되면, 예를 들어 은, 구리, 금, 크롬 또는 알루미늄은 층(50,277)용의 큰 반사율 재료로서 사용하기에 만족스럽다. 큰 반사율 금속이 광 공동의 측면을 형성하는 수직의 측면(271,274)을 바람직하게 덮는다. 광 공동의 후방 단부를 형성하는 수직 표면(281) 또한, 애노드를 캐소드에 쇼트(short)시키지 않으며 상당히 반사하는 단부를 형성하도록 반사하는 절연물 재료로 덮히거나 다른 적당한 또는 통상의 방법으로 마련된다. 광 공동의 정면단부를 형성하는 수직표면(278)은 2개의 공동 단부들이에서 광 증폭작용을 증가시키도록 부분적으로 바람직하게 반사한다. 이것은 또한 절연재료를 사용하거나 어떤 통상적인 또는 적당한 방법으로 성취될 수 있다. 제40a도에 도시된 바와 같이, 금속층(52,54)들은 측면(271,274)들용의 상기한 반사 덮개를 제공하도록 형성될 수 있다. 위에서 설명한 바와 같이 다수 세트의 반사 공동단부들과 반사 측면 및 후반 표면들을 지니는 광 공동에 의해 제공된 증가된 내부 반사는 낮은 입력 전력에서 광 증폭작용을 보다 용이하게 한다.
DIFET(275)는, 다시 언급된 것이지만, 최대 전류 처리능을 위한 최적 중화를 지닌다. 이러한 중화가 전극(46,52)들의 유효 면적들을 결합시킴으로써 실제로 얻거나 유지시키기가 너무 어려우면, 제36도나 37도의 실시예에서 설명한 베이스 전극을 사용한 중화가 본 발명의 DIFET 레이저에서의 그 장소에서 채용될 수 있다. DIFET(275)가 충분히 동작되면, 층(48)의 비정질 실리콘합금 반도체 재료의 결함상태가 충분히 채워져서 전가들과 정공의 준-페르미 레벨들을 전도대와 가전자대들 속으로 각기 밀어넣어져야 하며 상당한 레벨들의 직접 결합이 발생하는 것을 허용해야 하며, 그 이유는 결함상태 또는 트랩들이 상당히 치워져서 광자 방출을 일으켜야 하기 때문이다. 이때, 충분하게 반사하는 광 공동 표면들과 단부가 주어지면 광 증폭 역치에 이르게 되고 코히어런트 광 방출이 일어나게 된다. 층(50,277)들이 광물 크게 막고 측면과 후방의 표면들의 상당히 반사하게 되기 때문에 코히어런트 광의 대부분은 판형 화살표(279)로 표시된 바와 같이 층(48)의 수직 전방 표면(278)으로부터 방출한다.
편방과 후방 공동단부들 사이에서 뻗은 DIFET(275) 주축(282)방향으로의 광 증폭작용을 최대화하기 위하여, 비교적 큰 W/L채널 비를 사용하는 것이 바람직하다. DIFET(275)의 채널 길이를 수 미크론 또는 그 이하로 감소시킴으로써, 전류증가가 가능하며 이것은 DIFET(275)가 낮은 전력 레벨에서 응집된 광 방사를 성취하는 것을 허용한다. 펄스화된 지속파(continuous wave : CW) 동작은 본 발명의 레이저 DIFETs용으로 고려된다. CW 동작은 열분산 또는 냉각의 어떤 형태가 요구될 수 있다. 이것은 반도체 레이저 분야의 사람들에 잘 알려진 기술을 사용한 여러 방법으로 제공될 수 있다.
제39도에 관하여 전술된 바와 같이, 인가된 게이트 전압을 조정하거나 전류-전달 전극들 사이의 전압을 조정함으로써 본 발명의 광 방출 DIFETs의 광 출력을 진폭과 주파수를 변조하는 것이 가능하다. 이 변조기술은 본 발명의 DIFET 레이저들에도 사용될 수 있다. 예를 들어 상술한 광 공동은, 공동의 정상 공명주파수에 대하여 비교적 좁은 대역의 주파수내에서 선택된 주파수에서의 공명을 유지하기 때문에, DIFET레이저의 주파수 변조가 가능하다. 따라서, 본 발명의 광 방출 및 광 증폭하는 DIFETs는 게이트 전압의 변화를 통하여 광 진폭 또는 주파수를 변조함으로써 정보를 전달하도록 사용될 수 있다.
오직 게이트 구동만이 변조되기 때문에, 비교적 큰 전력 증폭기 또는 스위치가 필요치 않다. 더우기 본 기술 분야의 숙련자들은, 필요하다면, 본 발명의 광 방출 및 광 증폭하는 DIFETs가 인가된 게이트 전압의 적당한 변화로 오프(off) 상태와 온(on) 상태 사이에서 전환될 수 있음이 이해될 것이다. 다시 말해서, 비교적 낮은 전력의 게이트 신호로 DIFET의 광 출력을 제어할 수 있다. 이것은 본 발명의 DIFETs 고유의 큰 전력이득에 의해 가능하며, 주구동전력이 분리된 작용 전력요소들에 의해 오프와 온으로 전환되어야 하는 2터미널 광 방출 다이오드 및 레이저들에 대하여 중요한 잇점을 나타낸다. 게이트 전압을 변화시킴으로써의 그러한 광변조는 수십 또는 수백 메가헤르쯔의 속도로 수행될 수 있으며 이것은 본 발명의 광 방출 및 광 증폭하는 DIFETs를 통신 및 컴퓨터 및 그 밖의 응용에도 마찬가지로 매우 유용한 것으로 해준다.
제29도 내지 40도는 주로 인헨스먼트 모드로 동작되는 본 발명의 DIFET의 여러 수평적 실시예들을 보여 주고 있다. 제43도는 인헨스먼트 모드 DIFET의 수직적 실시예를 보여준다. 제43도의 DIFET(285)는 제19b도의 트랜지스터(80a)를 구성하도록 사용된 것과 비슷한 공정 단계들을 사용하여 구성될 수 있다. DIFET(285)는 기판(42), 금속층(44)과 n+형 비정질 실리콘 저항성 접촉층(46)으로 구성된 하부 전극, 하부 절연층(62)과 측면 절연층(152a,152b) 및 상부 절연층(64) 형태로 절연재료에 의해 둘러싸인 금속 게이트 층(50 p+형 비정질 실리콘 저항성 접촉층으로된 저항성 접촉층(52)과 금속층(54)로 구성된 상부 전극을 포함한다. DIFET(285)는 또한, 상부와 하부 전극들 사이에서 게이트(50)와 게이트 절연층(62,64)들을 관통하여 뻗은 적어도 하나의 통로(51p)를 포함한다. 통로(51p)는 상부와 하부 전극들 사이의 전류통로를 형성하는 사실상 진성 비정질 실리콘 반도체 재료(48)로 채워진다.
본 발명의 다른 수직적 실시예들에 관해 설명하면, DIFET(285)의 여러 층들의 두께는 여러 동작 전압들에 적합화시키도록 변할 수 있다. DIFET(285)의 여러 층들의 예시적인 두께들은 다음과 같다.
금속 층(44,54)들…300-1500Å
저항성 접촉층(46,52)…500-1500Å
상부와 측면 및 하부 절연층(62,64)들…300-1000Å
금속 게이트 층(50)…4000-20000Å
절연층(152a,152b)들 사이의 통로(51p)의 평균 크기는 약 1/2미크론에서 수 미크론으로 될 수 있다.
DIFET(285)를 구성하기 위하여 층(44,46,62,50,64)들은 처음에는 연속된 층, 즉 층들에 통로가 없는 층으로서 데포짓트될 수 있다. 그 다음에 포토레지스타가 층(64)위에 데포짓트되고, 패턴되며 디벨럽먼트되어서 제43도에 도시된 통로(51p)의 하부에서의 크기에 상당하는 통로를 남겨두게 된다.
그런 다음에 그 구조는 통로(51p)를 만들도록 플라즈마 에칭되고 제43도에 도시된 바와 같은 층(64,50,62)들이 형상화된다. 이온(icn)밀링이 사용될 수도 있다. (V형의 통로(51p)는 비교적 두꺼운 층(50)이 통로를 형성하도록 에칭되면서 통상 생기는 포토레지스트 마스크의 언더에칭(underetching에 기인된다) 포토레지스트가 벗겨진 다음 절연 층(152a, 152b)이 도시된 바와 같이 대포짓트된다. 절연 데포지션 단계에서 초과된 재료가 영역(46a)에 있게 되며 이것은 직접 반응하는 이온 에칭을 하여 제거될 수 있으며, 이온 에칭은 게이트 절연층(152a,152b)을 너무 많이 제거시키지 않고 과도한 재료를 영역(46a)으로부터 제거시킨다. 진성 층(48)과 p+저항성 접촉층(52)이 다음에 대포짓트된다. 그 다음의 결과적인 구조는, 절연 층(152a,152b)들의 데포지션으로부터 있을 수 있는 어떤 과잉의 절연재료와 함께 층(64)의 상부로부터 진성재료를 제거하기 위하여 필요에 따라 에칭이나 이온 밀링에 의해 평평하게 된다. 끝으로 층(52)과 금속층(54)은 그런 다음에 데포지션될 수 있으며 DIEFT(285)의 구조를 완성한다. DIEFT(285)의 에노드(54)와 캐소드(44) 사이의 순방향 바이어스된 다이오드 전류는 인가된 게이트 전압에 따라 증가되거나 감소될 수 있다. 인헨스먼트 모드에서 DIFET(285)를 동작시키기 위하여, 캐소드(44)는 접지될 수 있으며 애노드(54)는 여러 볼트들로 바이어스될 수 있는 한편 충분히 정(正) 전압이 게이트(50)에 인가될 수 있다. 이것은 p+전극(52)과 n+전극(46)사이에서 상당히 연장된 진성층(48)에 실제로 수직의 도전 채널(242a,242b)들을 생기게 한다. 도전 채널(242a,242b)들의 외측 경계들은 쇄선(244a,244b)으로 개략적으로 지시되어 있다. 저항성 접촉층(46,52)들 각각은, 그들로부터 외측으로 연장된 축적 영역내에 각각의 도전형의 높은 밀도의 전하 캐리어들을 함유하는 축적 영역을 지닌다.
예를 들어, p+전극층(52)은 점선(52b)으로 지시된 적어도 약 1,000Å의 진성층(48)으로 외측에서 연장된, 과잉 정공들을 함유하는 축적 영역(52a)를 지닌다. 마찬가지로, n+전극층(46)은 점선(46b)으로 지시된 바와 같이 적어도 1,000Å의 외측에서 연장된 축적 영역(46a)을 지닌다. 도전 채널(242a,242b)들은 축적 영역(46a,52b)들 속으로 연장되어 있으며, 따라서 도전채널을 따라 이동하는 전하 캐리어들이 진성층(48)속의 비교적 큰 저항의 영역과 만나지 않게 된다. 따라서, 각기 도전 채널의 전체 도전성은 매우 크다.
DIFET(285)는 매우 큰 전류밀도와 매우 큰 전환속도로 동작될 수 있는데 그것은 그의 짧은 채널길이와 그의 인헨스먼트 모드 동작때문이다. 특히 수직적 트랜지스터 구조에 관현한 사람들이 본 발명의 가르침을 받으면, 본 기술 분야의 숙련된 사람들은 본 발명의 범위내의 다른 인헨스먼트 모드 수직적 DIFET 구조를 쉽게 설계 및 구성할 수 있을 것이다.
본 발명 트랜지스터의 양극성의 실시예가 n+및 p+ 반도체 재료로 각각 형성된 층(46,52)들을 지니는 것으로서 일반적으로 설명되었지만, 본 기술 분야의 사람들은 많은 실시예의 층(46,52)들은 이러한 실시예의 기본적인 작동 또는 수행의 변경없이 p+ 및 n+ 반도체 재료로 만들어질 수 있음이 이해될 것이다.
같은 성질의 여러 실시예들에서, 위에서 양극성으로서 일반적으로 설명된 트랜지스터(95,100,110,130,140)들은 저항성 접촉층(46,52)들이 같은 도전형을 지니는 재료로 만들어지게 함으로써 단극성의 것으로 만들어질 수 있다. 그러한 트랜지스터들의(예를 들어 논리 게이트 용으로 사용된 것들) 단극성 실시예에서, 전류통로 전극들 사이에 놓인 동일한 일반적인 결합의 게이트 전극들이 사용될 수 있으나, 전류 통로 전극들 사이의 게이트 전극들의 상대적인 위치, 게이트 전극들 사이의 간격, 게이트에 인가된 전압 및 전류 통로전극들은 본 발명의 트랜지스터들의 단극성과 양극성의 동작 특성의 차이를 보정하도록 적용시켜져야 한다.
다른 가능한 변형들은 본 기술분야의 숙련자들에게 명백한 것이다.
예를 들어, 본 발명의 여러가지의 VMIT 실시예의 대부분에 있어서 절연되지 않은 것으로 도시된 게이트층들은 제15도와 제18도에 도시된 것과 비슷한 식으로 절연될 수 있다.
본 발명은 비정질 실리콘 합금과 같은 비정질 재료로 만들어진 반도체 영역들 또는 층들로 형성된 박막트랜지스터 디바이스에 대해 설명되었다. 그러나 비정질 실리콘합금외의 다른 반도체 재료도 사용될 수 있다. 본 기술분야의 숙련자들은 어떤 적당한 실제의 미세결정질, 실제의 다결정질 또는 다른 박막반도체 재료를 사용하여 형성된 TFTs에 대한 본 발명의 적합성을 쉽게 알 수 있을 것이다. 이런 반도체 재료와 함께 절연층과 금속 게이트 및 전극층들은, 제한하는 것이 아니라 예시적인 의미로서 글로의 방전 데표지션, 화학적 증착, 스퍼터링, 증발, 이온 도금등과 같은 것을 포함한 기술로 데포지션될 수 있다.
본 기술분야의 숙련자들은, 단결정질 기판에 에피텍셜 성장된 또는 그로부터 달리 구성된 형태의 신규한 결정질 트랜지스터 디바이스를 만들기 위하여 본 명세서에서 설명한 신규한 트랜지스터 구조와 동작 원리의 응용성을 인정할 것이다. 본 명세서의 가르침을 적용시킴으로써 본 기술분야의 사람들은, 본 발명의 신규한 구조와 동작원리들을 이용하도록 통상의 결정질 FETs를 쉽게 변화시킬 수 있을 것이다. 에스.엠 스제씨는 반도체 디바이스의 물리학(1981년 2판)의 431-496페이지에서, 그렇게 변화될 수 있는 짧은 채널길이를 지니는 몇개를 포함하여 약간의 통상의 결정질 MOSFETs에 대해 논했다. 그 책의 페이지 312-358은 그렇게 변화될 수 있는 몇개의 통상의 결정질 JEETs와 MESFETs들에 대해 설명한다. 스제씨 논술의 인용된 부분을 참고로 본 명세서에 기술한다. 많은 경우에 있어서, 통상의 FET를 본 명세서에서 기술한 일반적인 형태의 양극성 FET로 변경시키기 위해 요구되는 오직 구조직인 변화는 통상의 전류전달 전극들의 하나를 반대 전도형의 반도체 재료로 변경하는 것이다.
제41a도 내지 42b도는 결정질 FET 디바이스에 대하여 본 발명의 적용성에 대한 간단한 예증이다. 제41a도는 어떤 적당한 단일의 결정 기판(282)에 구성된 본 발명의 절연된 게이트 전계효과 트랜지스터를 보여준다. 제41a도의 기판(282)의 결정은 적당하게 순수한 또는 사실상 진성의 (즉, 도우프되지 않은) 실리콘과 같은 반도체재료로부터 바람직하게 에피텍셜 성장된 것이다. 변형적으로, 기판(282)은 전극들과 기판 사이의 노출 전류를 최소화하도록 본 기술분야에서 잘 알려진 적당한 예비조치 또는 단계들이 취해지면 도우프된 결정질 재료로부터 형성될 수 있다. 기판(282)은, 드레인 전극(290)이 p+확산 영역(292)에 저항 접촉하며 또 소오스 전극(294)이 n+영역(296)에 저항 접촉하는 것을 각기 허용하도록 그 속에 통로(286,288)들을 지니며, 실리콘산이화물 또는 실리콘 질화물과 같은 절연박막(284)으로 (1000-2000Å) 덮힌다. 절연층(284)은 p+와 n+영역들 사이에 위치한 사실상 진성 반도체재료의 반도체 영역(300)과 n+확산영역(296) 및 p+영역(292)으로부터 게이트전극(298)을 전기적으로 격리시킨다. 영역(300)은 단지 확산영역(292,296)들 사이의 기판(282)의 도우프되지 않은 부분이다. p+영역(292)과 드레인전극(290)은 각각 제29a도 트랜지스터(150)의 p+층(52)과 금속층(54)에 해당한다. 트랜지스터(280)의 n+확산 영역(296)과 소오스전극(294)들은 각각 트랜지스터(150)의 n+층(46)과 금속 소오스 전극(44)에 해당한다. 트랜지스터(280)의 도전채널 또는 영역(300)은, 도전채널이 속에 위치한 트랜지스터(150)의 비정질 반도체층(48)의 기능과 일치한다.
제41b도의 양극성 트랜지스터(305)는, 도전채널이 전자전도를 증진시키기 위하여 도전영역(306)이 도너 또는 n형 불순물로 도우프된 것을 제외하고는 제41a도의 트랜지스터(280)와 같다. 실제로 도우프하는 량은 n+또는 p+영역들보다 상당히 더 작다. 최적의 도우프하는 레벨은 요구되는 역치 전압과 디바이스 형상에 따라 변할 수 있다. 바람직하게는 채널 영역(306)은 가볍게 도우프된 n형 반도체로 형성되며, 때때로 본 기술분야의 사람들이 n-형 또는 un형 반도체로서 말한다. 채널(306)은 그러한 도너재료로 형성되기 때문에 트랜지스터(305)는 양극성 n-채널 MOSFET로서 가장 좋은 기능을 한다. 다시 말해서, 트랜지스터(205)의 동작중에 과잉 전자를 채널(306)로 끌어당기기 위하여 정(正) 바이어스가 게이트전극(198)에 인가될때 가장 좋은 전류흐름이 얻어진다.
제41c도는 본 발명의 변형적인 결정질 실시예를 도시한 것으로서, 본 실시예는 도전 채널의 정공의 전도를 증진시키기 위하여 수용체 또는 p형 불순물로 도우프된 진성재료로 형성된 것을 제외하고는 제41a도의 트랜지스터(280)과 사실상 동일하다. 채널영역(312)은 수용체이거나 때로는 p+형 또는 pi형 반도체라 불리는 가볍게 도우프된 p형 반도체재료로 형성된다. 양극성 트랜지스터(310)용의 최적의 다수 캐리어들은 전자가 아니라 정공들이다. 정공들은 게이트를 향해 끌려져서 게이트(198)에 음(-)의 바이어스를 둠으로써 채널을 형성한다.
동작에 있어서, 트랜지스터(280,305,310)들은 각각 양극성 전류흐름을 나타낸다. 그럼에도 불구하고 각기 도전채널에 두 유형의 전하 캐리어들의 존재는 통상의 비슷한 크기 및 형상의 결정질, 단극성의 절연된 게이트 트랜지스터에 인가된 등가의 전압에 의해 얻어질 수 있는 것과 비교해서 전류 밀도와 채널 깊이를 증가시킨다.
통상의 p-채널 인헨스먼트 모드 MOSFET에서, 채널 영역은 전형적으로 가볍게 도우프된 n형 재료로 형성되고 드레인과 소오스 확산영역들은 p+형 재료로 형성된다. 마찬가지로 통상의 n-채널 인헨스먼트 모드 MOSFET에서, 채널영역은 가볍게 도우프된 p형 재료로 형성되고 소오스와 드레인 확산영역들은 전형적으로 n+형 재료로 형성된다. 채널과 확산영역들 사이의 접합은 역방향 바이어스되어 있기 때문에, 그러한 MOSFETs들이 오프되면 극히 높은 채널 저항이 얻어진다. DIFET(280)의 도전영역은 진성 결정질재료로 만들어지기 때문에, 게이트(298)와 채널 길이가 너무 짧지 않으면 적당하게 높은 저항을 지닌다.
반대로, 제41b도와 41c도에 도시된 결정질 DIFETs들은 지배적인 캐리어의 극성과 같은 형인 불순물로 도우프된다.
이와 관련하여, DIFETs들은 소오스와 드레인 확산영역들용의 것과 같은 형의 불순물이 사용되며 소오스와 드레인 사이에서 확산된 채널을 전형적으로 지니는 디플리션 모드 MOSFETs와 유사하다. 게다가 역방향 바이어스된 접합이 존재하지 않아서 2개의 전류 전달 전극들 사이에서 전류 차단을 돕는다.
도우핑의 레벨이 높고 채널길이가 비교적 짧으면 이러한 트랜지스터들은 적당히 낮은 오프 전류를 지닐 수 없다. (인가된 게이트 전압의 부재시에) 같은 채널길이와 nu형 또는 pi형 채널영역을 지니는 트랜지스터의 오프 전류는 충분히 낮은 오프전류를 지닐 수 있으며 이것은 보다 가벼운 도우핑 때문에 증가된 저항에 기인한다. 트랜지스터(210)의 pi형 채널 또는 트랜지스터(205)의 nu형 채널에 도우핑의 량을 제한함으로써 적당하게 긴 채널길이가 주어지면, 인가된 게이트 전압의 부재시에 이러한 트랜지스터에서 적당한 오프 전류가 얻어질 수 있다. 그러나 이러한 트랜지스터들의 채널들은 채널영역에서 지배캐리어들을 몰아내는 경향이 있는 전계를 발생시키는 바이어스를 게이트에 인가시킴으로써 턴오프되며, 이로써 그렇지않으면 채널영역내에서 드리프트 전류로 있을 지배 캐리어들의 수를 상당히 감소시킨다. 전술한 바와 같이, 지배 캐리어들 수의 감소는 또한 보상 캐리어들의 수를 감소시키는 경향이 있다. 바이어스 전압은 반대 극성의 캐리어들로 주로 구성된 도전 채널을 만들만큼 크지는 않아야 한다.
제41a도 내지 41c도의 트랜지스터은 결정질 분야에서 잘 알려진 제조기술을 사용하여 형성될 수 있다. 트랜지스터(280)를 구성하기에 적당한 그러한 기술의 하나는 아래와 같은 단계를 포함한다.
1) 결정질 웨이퍼위에(예를 들어 5-25미크론 두께의) 진성기판을 성장시킴.
2) 절연재료의 얇은 층을 전체 웨이퍼위에 성장시킴.
3) 포토리토그래픽(photolithographic) 에칭공정에 의해 통로(286)에서 절연층을 제거시키고 p형 불순물이 그 통로를 통하여 침투하게 하여 p+영역(292)을 형성하도록 통로가 분리확산을 받게함.
4) 절연층의 남은 부분을 제거시킨 다음에 새로운 절연층을 형성하고, 포토리토그래픽 기술을 통하여 통로(288)를 형성하고, n+영역(296)을 증가시키기 위하여 n형 불순물을 통로를 통하여 진성층(282)으로 확산시킴.
5) 남은 절연재료를 제거하고, 절연재료의 새로운 층을 형성시키며, 저항성 접촉이 도우프된 영역과 금속 전극들 사이에서 만들어져야 할 통로(286,288)들에 해당하는 한 세트의 창들을 포토리토그래픽으로 형성함.
6) 전체 웨이퍼위에 알루미늄의 얇은 코팅을 진공 데포지션시킨 다음, 포토레지스트 기술을 사용하여 불필요한 모든 알루미늄면적을 에칭으로 벗겨버리고, 드레인전극(290)과 소오스 전극(294) 및 게이트 전극(298) 형태로 필요한 패턴의 알루미늄을 남겨둠.
제41b도의 트랜지스터(305)를 형성하기 위하여, 위에 언급된 것과 같은 기본공정이 사용될 수 있으나 아래 방법으로 수정된다. 단계(3)전에, 절연재료는 마이크되고 에칭되어 저항성 접촉층(296,298)들과 n형 또는 nu형 채널영역(306)들이 위치하게 될 곳의 면적위에 통로를 만든다. 그 다음, 이 통로를 통하여, 기판(282)은 n형 불순물들로 가볍게 도우프되어서 임시의 길다른 nu형 채널영역을 형성시킨다. 그런 다음에 상기 단계(3)로 공정을 계속 수행한다. 본 기술분야의 사람들은 형성된 다음에 짙게 도우프된 확산영역(292,296)들은 이들 영역내에 데포지션된 n형 또는 un형 층의 효과를 완전히 지배하거나 차단하며, 따라서 제42b도에 개략적으로 도시된 필요한 길이로 채널(306)을 복원시키는 것을 알것이다.
본 기술분야의 사람들은, 제41c도의 트랜지스터(310)가 트랜지스터(305)를 만드는데 사용된 것과 유사한 방법으로 만들어질 수 있음을 알 것이다. 물론 집적회로 제조에 대한 보다 최신의 기술들이 제41a도 내지 41c도에 도시된 단일체의 트랜지스터 디바이스를 형성하기 위하여 사용될 수 있다.
(비정질, 다결정질, 결정질등의) 많은 수의 통상의 FET 구조는 전술한 바와 같이 본 발명의 양극성 FETs 또는 DIFETs를 동작시키도록 용이하게 수정될 수 있다. 그러한 예의 하나가 제42도에 제공되어 있다. 제42a도는 보조 MOS 인버터(inverter : 320)로서 배치된 본 발명의 2개의 결정질 트랜지스터들 또는 DIFETs의 단면도이다. 제42b도는, FET에 대한 본 발명의 새로운 형태 즉 DIFET에서 양극성 전류흐름을 신호화하도록 통상의 하나의 화살표 대신에 두개의 화살표들을 각각 지니는 2개의 변경된 MOSFET 회로도로 특징지어진다. 각기 기호에서 완전한 화살표는 p형과 n형 반도체 재료들 사이에 형성된 다이오드성의 반도체 접합을 나타내며, 반쪽의 화살표는 n+ 및 n+ 반도체 재료들 또는 p+ 및 p-반도체 재료들 사이의 저항성 접합을 나타낸다. CMOS 디바이스는 같은 칩위에 보조 p-채널과 n-채널 인헨스먼트 MOS를 사용함으로써 매우 작은 수준으로 전력 낭비를 감소시킨다. 제42a도에 도시된 트랜지스터 Q1은 p-채널 디바이스이며, 트랜지스터 Q2는 n-채널 디바이스이다. 인버터(320)에서, 캐소드 K1와 애노드 A2는 함께 결합되어 있으며, 게이트들 G1과 G2는 서로 연결되어 있다. 2개의 트랜지스터들 Q1과 Q2는 직렬로 되어 있으며, 결합된 게이트 터미날 G에서 논리 1또는 0중 하나가 주어질때 한번에 한 트랜지스터만이 턴 온된다. 어느 논리 상태에서도 트랜지스터들중 하나가 오프되어 있기 때문에 이 인버터(320)에 대한 휴지 전력 낭비는 캐소드 전극 K2에 인가된 전력공급 전압(-VDD)와 오프-누출 전류의 결과이다.
본 기술분야의 사람들은 NOR 게이트, NAND게이트 및 플립-플롭과 같이 보다 복잡한 디지탈 회로는 제42b도에 도시된 형태의 단순한 인버터회로들을 결합시킴으로써 형성될 수 있다는 것을 알 것이다.
본 기술분야의 사람들이 알 수 있듯이, 본 발명은 명세서에 특정하게 설명된 것과 달리 실시될 수 있다. 예를 들어, 기술분야의 숙련자들은 본 발명의 여러 실시예들에서 선택된 특징들의 논리적이며 직선-순방향의 결합을 사용하고 논리게이트를 포함하여 추가적인 DIFET 및 VMIT 구조를 쉽게 설계하고 구성할 수 있을 것이다. 그러므로, 본 발명은, 첨부한 특허청구의 범위 내에서 앞에서 특별하게 설명한 것과는 다르게 실시할 수 있음을 이해해야 한다.
Claims (2)
- 절연 기판(42)상에 도전성 게이트(50)를 형성하는 단계, 상기 도전성 게이트상에 절연층(152)을 형성하는 단계, 상기 절연층상에 진성 비정질 반도체 재료층(48)을 데포지션하는 단계, 상기 지성 비정질 반도체 재료층상에 에칭가능 금속층(도시되지 않음)을 형성하여 상기 에칭가능 금속층을 패터닝하되, 상기 에칭 가능 금속층이 에칭시 상기 진성 비정질 반도체 재료층의 전자석(電子的) 특성에 악 영향을 주지않는 부식액(etchant)으로 에칭될 수 있게하는 단계, 상기 패터닝된 에칭가능 금속층(도시되지 않음)상에 제1의 도우핑된 비정질 반도체 재료층(46)을 데포지션하는 단계, 에칭으로 상기 에칭가능 금속층(도시되지 않음)상에 있는 상기 제1의 도우핑된 비정질 반도체 재료층(46) 부분을 제거함과 동시에, 상기 에칭가능 금속층을 제거하는 단계를 포함하는 박막형 전자 디바이스의 제조방법.
- 제1항에 있어서, 상기 에칭가능 금속층을 제거한후에 제2의 도우핑된 비정질 반도체 재료층(52)을 데포지션하는 단계를 부가적으로 포함하는 박막형 전자 디바이스의 제조방법.
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