KR20020071954A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
DMOS디바이스(또는 IGBT)는, SiC기판(2)과, 에피택셜층 내에 형성된 n－SiC층(3)(드리프트영역)과, 게이트 절연막(6) 및 게이트전극(7a)과, 게이트전극(7a)을 둘러싸도록 형성된 소스전극(7b)과, SiC기판(2)의 하면에 형성된 드레인전극(7c)과, p－SiC층(4)과, 소스전극(7b)의 단부 아래쪽으로부터 게이트전극(7a)의 단부 아래쪽에 걸쳐 형성된 n＋SiC층(3)을 구비한다. 또한 에피택셜층의 표면부 중 n＋SiC층(5)이 형성된 부분을 제외하는 영역에, 고농도 질소를 함유하는 n형 도핑층(10a)과, 비도핑층(10b)을 적층시켜 구성된다. 양자효과를 이용하여 온 저항의 저감과, 오프 시 내압의 향상이 얻어진다.
Description
종래, 인버터 등에 배치되는 반도체 파워소자로서, 반도체기판의 상면 쪽에 절연 게이트전극 및 소스전극을 형성하고, 하면 쪽에 드레인전극을 형성하여, 반도체기판의 넓은 면적을 이용하여 상하방향으로 대전류를 흐르도록 한 것이 알려져 있다.
도 4는 문헌(Silicon Carbide; A Review of Fundamental Questions and Applications to Current Device Technology, edited by W.J.Choyke,H.Matsunami, and G.Pensl, Akademie Verlag 1997 Vol.Ⅱ pp.369-388)에 개시된 DMOS 디바이스로 불리는 반도체 파워소자의 단면도이다.
도 4에 나타내는 바와 같이 반도체 파워소자는, 고농도의 n형 불순물을 함유한 SiC기판(111)(6H-SiC기판)과, SiC기판(111) 상에 형성된 에피택셜층 내에 형성된 저농도의 n형 불순물을 함유한 n－SiC층(112)(드리프트영역)과, 에피택셜층 상에형성된 게이트절연막(116) 및 그 위의 게이트전극(118)과, 에피택셜층 상에서 게이트전극(118)을 둘러싸도록 형성된 소스전극(119)과, SiC기판(111) 하면에 형성된 드레인전극(117)과, 에피택셜층 중 소스전극(119)의 아래쪽에 위치하는 영역으로부터 게이트전극(118)의 단부 아래쪽에 위치하는 영역에 p형 불순물을 도핑하여 형성된 p－SiC층(113)과, 에피택셜층 중 소스전극(119)의 단부 아래쪽에 위치하는 영역에 고농도의 n형 불순물을 도핑하여 형성된 n＋SiC층(114)을 구비한다. 이 반도체 파워소자에서, n＋SiC층(114)이 소스영역으로서 기능하고, p－SiC층(113) 중 게이트절연막(116)과의 경계 부근 영역이 채널영역으로서 기능하며, SiC기판(111) 및 n－SiC층(112)이 드레인영역으로서 기능한다. 단, n－SiC층(112)은 캐리어가 드리프트확산에 의해 이동하는 점에서, 일반적으로 드리프트영역으로 불린다. 반도체 파워소자를 온할 때에는, 게이트전극(118)에 5V 정도의 전압을 인가하여 소스전극(119)을 접지하고, 드레인전극(117)에 수 V의 전압을 인가한다. 이 때 통상의 MOSFET와 마찬가지의 동작에 의하여, n－SiC층(112) 중 게이트전극(118)의 아래쪽에 위치하는 영역으로부터 p－SiC층(113)을 거쳐 n＋SiC층(114)으로 전류가 흐른다.
즉 이 반도체 파워소자(DMOS디바이스)는, 게이트전극(118) 및 소스전극(119)의 패턴을 SiC기판(111)의 넓은 범위에 걸쳐 형성함으로써, 기판의 넓은 영역을 통해 종방향으로 대전류가 흐를 수 있도록 구성된다. 또 특히 SiC는 밴드갭이 크므로, 이 반도체 파워소자는 Si기판을 이용한 반도체 파워소자에 비해 높은 내압 특성을 발휘할 수 있다.
또 종방향으로 전류를 보내는 파워디바이스로서 IGBT가 있다. IGBT의 기본구조는 DMOS디바이스의 기본구조와 거의 같지만, 드리프트영역과 반도체기판이 서로 역 도전형인 점만이 다르다. DMOS디바이스에서는, 예를 들어 n형 기판 상에 n형 에피택셜층을 성장시키지만, IGBT의 경우, 예를 들어 p형 기판 상에 n형 에피택셜층을 성장시킨다. 예를 들어 도 4에 나타낸 SiC기판(111)을 n형이 아닌 p형기판을 이용하면 IGBT가 형성된다.
- 해결과제 -
그러나 상기 종래의 DMOS디바이스, IGBT 등의 반도체 파워소자에서는 다음과 같은 문제가 있다.
DMOS디바이스 또는 IGBT에 역 바이어스가 인가되면, 도 4의 점선에 나타내는 바와 같이, n－SiC층(112)(드리프트영역)에서 넓은 공핍층(115)이 형성된다. 이 때 n－SiC층(112) 중 게이트전극(118) 하방에 위치하는 표면부에서는 공핍층(115)의 폭이 좁아진다. 그 결과 드리프트층인 n－SiC층(112)의 표면부에서 공핍층(115)에 인가되는 전계가 커져, 이 부분에서 절연파괴가 발생하기 쉬워진다.
또 상기 종래의 DMOS 또는 IGBT에서 내압성을 향상시키기 위해서는p－SiC층(113)의 불순물농도를 높게 할 필요가 있지만, 그 경우에는 채널저항이 증대하므로 전류구동력이 저감한다. 즉, 저 저항화와 고 내압화는 트레이드오프 관계가 있어, 반도체 파워디바이스의 성능 향상에 한계가 있다.
본 발명은 인버터 등에 배치되는 고 내압 반도체 파워소자로서 기능하는 반도체장치에 관하며, 특히 전류구동능력과 내압의 향상 대책에 관한 것이다.
도 1은 본 발명의 제 1 실시형태에 있어서의 DMOS디바이스 단면도.
도 2는 본 발명의 제 1 실시형태에 있어서 DMOS디바이스의 셀 배치를 나타내는 상면도.
도 3은 본 발명의 제 1 실시형태 DMOS디바이스의 셀 단체에서 오프 시 공핍층의 확대상태를 나타내는 단면도.
도 4는 종래의 문헌에 개시된 DMOS디바이스의 단면도.
도 5는 도 4에 나타낸 종래의 SiC기판을 이용한 DMOS디바이스에서 오프 시 공핍층의 확대상태를 나타내는 단면도.
도 6은 본 발명의 제 2 실시형태에 있어서의 DMOS디바이스 단면도.
도 7의 (a)~(d)는 본 발명의 제 2 실시형태에 있어서의 DMOS디바이스 제조공정 중 전반부분을 나타내는 단면도.
도 8의 (a)~(d)는 본 발명의 제 2 실시형태에 있어서의 DMOS디바이스 제조공정 중 후반부분을 나타내는 단면도.
도 9의 (a), (b)는 각각 차례로 DMOS디바이스와 IGBT의 전류성분 차이를 나타내는 단면도.
도 10은 본 발명 제 2 실시형태의 변형예에 있어서 DMOS디바이스의 셀 배치를 나타내는 상면도.
도 11은 본 발명의 제 2 실시형태에 있어서 DMOS디바이스의 전류(I)-전압(V) 특성을 나타내는 도.
본 발명의 목적은 저 저항화와 고 내압화의 트레이드오프를 완화함으로써, 전류구동력이 크고, 또 내압이 큰 반도체 파워소자로서 기능하는 반도체장치를 제공하는 데 있다.
본 발명의 반도체장치는, 반도체기판과, 상기 반도체기판의 주면 상에 형성된 화합물 반도체층과, 상기 화합물 반도체층 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트전극과, 상기 화합물 반도체층 상에서 상기 게이트전극의 측방에 형성된 소스전극과, 상기 반도체기판의 상기 주면에 대향하는 면에 형성된 드레인전극과, 상기 화합물 반도체층 내에서 상기 소스전극 일부의 하방으로부터 상기 게이트전극의 단부 하방에 걸쳐 형성되고 제 1 도전형 불순물을 함유하는 소스영역과, 상기 화합물 반도체층 내에서 상기 게이트전극의 하방에 형성되고 제 1 도전형 불순물을 함유하는 캐리어주행영역으로서 기능하는 활성영역과, 상기 화합물 반도체층 내에서 상기 게이트전극의 하방에 형성되고, 제 1 도전형 불순물을 함유하는 드리프트영역과, 상기 화합물 반도체층 내에서 상기 드리프트영역과 상기 소스영역 사이에 형성되고, 제 2 도전형 불순물을 함유하는 역 도핑영역을 구비하며, 상기 활성영역은, 적어도 1 개의 제 1 반도체층과, 상기 제 1 반도체층보다 고농도의 캐리어용 불순물을 함유하고 상기 제 1 반도체층보다 막 두께가 얇으며 양자효과에 의한 제 1 반도체층에로의 캐리어 확산이 가능한 적어도 1 개의 제 2 반도체층을 갖는다.
이로써 활성영역에 있어서는, 양자효과에 의해 제 2 반도체층에 양자준위가 발생하고, 제 2 반도체층 중에 국소 존재하는 캐리어의 파동함수는 어느 정도의 확산을 갖게 된다. 그 결과 캐리어가 제 2 반도체층만이 아닌 제 1 반도체층에도 존재하게 되는 분포상태가 된다. 즉 양자효과에 의해 제 2 반도체층으로부터 제 1 반도체층으로 캐리어가 확산된 상태로 된다. 이 상태에서 활성영역의 전위가 높여지면, 제 1, 제 2 반도체층으로 끊임없이 캐리어가 공급된다. 그리고 캐리어가, 불순물농도가 낮은 제 1 반도체층을 흐르므로, 불순물이온 산란의 저감에 의해 높은 채널 이동도가 얻어진다. 한편 오프상태에서는 활성영역 전체가 공핍화되어 활성영역에는 캐리어가 존재하지 않게 되므로, 불순물농도가 낮은 제 1 반도체층에 의해 내압이 규정되고, 활성영역 전체에 있어서 높은 내압 값을 얻을 수 있게 된다. 따라서 제 1 도전형 활성영역을 이용하여 소스??드레인간에 대전류가 흐르도록 구성된 반도체장치에 있어서, 높은 채널 이동도와, 높은 내압을 동시에 실현할 수 있게 된다.
상기 반도체기판이 제 1 도전형임으로써, ACCUFET로서 기능하는 반도체장치에서 상술한 작용효과가 얻어진다.
상기 반도체기판이 제 2 도전형임으로써, IGBT로서 기능하는 반도체장치에서 상술한 작용효과가 얻어진다.
상기 활성영역이, 상기 제 1 반도체층과 제 2 반도체층을 각각 복수 개 적층시켜 형성됨으로써, 상술한 효과를 확실하게 발휘할 수 있다.
상기 제 2 반도체층이 탄화규소층이며, 상기 제 2 반도체층의 두께가 1 단층 이상이고 20 ㎚ 미만인 것이 바람직하다.
상기 제 1 반도체층이 탄화규소층이며, 상기 제 1 반도체층의 두께가 10㎚ 이상 100㎚ 이하인 것이 바람직하다.
상기 드리프트영역을 가로질러 형성되며, 상기 드리프트영역보다 고농도의 제 1 도전형 불순물을 함유하는 적어도 1 개의 고농도 도핑층을 추가로 구비함으로써, 횡방향으로의 공핍층 확산을 확보하여 보다 내압이 높은 반도체장치를 얻을 수 있다.
상기 소스영역을 관통하여 상기 역 도핑영역에 달하는 개구부를 추가로 구비하고, 상기 소스전극은 상기 개구부의 벽면 상에 형성되며, 상기 소스영역 및 상기 역 도핑영역의 각 일부에 직접 접촉함으로써, 결함이 많은 영역이나 표면의 거친 영역을 회피하여 소스전극을 형성할 수 있으므로, 높은 내압 값 등의 특성이 얻어진다.
본 발명의 반도체장치의 제조방법은, 반도체기판의 주면 상에, 제 1 도전형 화합물 반도체층을 형성하는 공정(a)과, 상기 화합물 반도체층의 일부에 제 2 도전형 불순물을 도입하여 역 도핑영역을 형성하는 공정(b)과, 상기 화합물 반도체층 및 상기 역 도핑영역 상에, 적어도 1 개의 제 1 반도체층과, 상기 제 1 반도체층보다 고농도의 캐리어용 불순물을 함유하고, 상기 제 1 반도체층보다 막 두께가 얇으며, 양자효과에 의하여 제 1 반도체층으로 캐리어가 번져갈 수 있을 정도의, 적어도 1 개의 제 2 반도체층을 갖는 활성영역을 형성하는 공정(c)과, 상기 활성영역 중 적어도 역 도핑영역의 위쪽에 위치하는 영역에 제 1 도전형 불순물을 도입하여 소스영역을 형성하는 공정(d)과, 상기 활성영역 중 상기 역 도핑영역 상에 위치하는 부분을 제거하여, 역 도핑영역에 달하는 개구부를 형성하는 공정(e)과, 상기 활성화영역 상에 게이트 절연막을 형성하는 공정(f)과, 상기 개구부 내에 노출되는 소스영역 및 상기 역 도핑영역 양쪽에 접촉하는 소스전극을 형성하는 공정(g)과, 상기 게이트 절연막 상에 게이트전극을 형성하는 공정(h)을 포함한다.
이 방법에 의하여 공정(e)에서 소스영역에 역 도핑영역과 같은 도전형의 불순물을 주입하지 않아도, 소스전극과 역 도핑영역을 접촉시킬 수 있으므로, 고성능의 ACCUFET 또는 IGBT로서 기능하는 반도체장치가 형성된다.
상기 공정(a)에서는, 제 1 도전형 불순물의 in-situ 도핑을 수반하는 에피택셜 성장법에 의하여 상기 화합물 반도체층을 형성하는 것이 바람직하다.
상기 공정(a) 및 (c)에서는, 상기 화합물 반도체층 및 상기 활성영역으로서 SiC층을 형성함으로써, 밴드갭이 넓고 내압성이 높은 SiC층을 이용한 파워소자로서 기능하는 반도체장치가 형성된다. 이 경우, SiC층 내에서는 이온 주입된 불순물의 활성화율이 낮기 때문에 이온 주입에 의해 형성된 영역에서는 결함이 발생하기 쉽지만, 개구부에 소스전극을 형성함으로써 결함을 많이 포함한 영역의 발생을 회피할 수 있다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태에 있어서 DMOS디바이스 단체의 구조를 나타내는 단면도이다. 도 2는 본 실시형태의 DMOS디바이스의 상면도이다. 도 1, 도 2에 나타내는 바와 같이, 본 실시형태의 DMOS디바이스는 고농도의 n형 불순물을 함유하는, 주면이 (0001) 오프면인 SiC기판(2)(6H-SiC기판)과, SiC기판(2) 상에 형성된 에피택셜층 내에 구성된 저농도의 n형 불순물을 함유하는 n-SiC층(3)(드리프트영역)과, 에피택셜층 상에 형성된 게이트 절연막(6) 및 그 위의 게이트전극(7a)과, 에피택셜층 상에서 게이트전극(7a)을 둘러싸도록 형성된 소스전극(7b)과, SiC기판(2) 하면에 형성된 드레인전극(7c)과, 에피택셜층 중 소스전극(7b) 하방에 위치하는 영역으로부터 게이트전극(7a) 단부 하방에 위치하는 영역에 p형 불순물을 도핑시켜 형성된 p-SiC층(4)과, 에피택셜층 중 소스전극(7b) 단부 하방으로부터 게이트전극(7a) 단부 하방에 위치하는 영역에 고농도의 n형 불순물을 도핑시켜 형성된 n+SiC층(5)을 구비한다.
여기서 본 실시형태의 제 1 특징은 에피택셜층 표면부 중 n+SiC층(5)이 형성된 부분을 제외한 영역에 다중 δ도핑층(10)(활성영역)이 형성되는 점이다. 그리고 이로써 본 실시형태의 DMOS디바이스는 이른바 ACCUFET(Accumulation Mode FET)로서 기능한다.
한편, 도 1의 아래 쪽에 확대시켜 나타낸 바와 같이 다중 δ도핑층(10)은, 고농도(예를 들어 1×1018atoms·cm-3)의 질소를 함유하는 두께 약 10㎚의 n형 도핑층(10a)의 5 층과, 비도핑 SiC 단결정으로 이루어지는 두께 약 50㎚의 비도핑층(10b)의 6 층을 번갈아 적층시켜, 최상층과 최하층을 비도핑층(10b)으로 하여 구성된다. 즉 총 두께가 약 350㎚이다.
그리고 이 반도체 파워소자에 있어서, n+SiC층(5)이 소스영역으로서 기능하고, 다중 δ도핑층(10)이 채널영역으로 기능하며, SiC기판(2) 및 n-SiC층(3)이 드레인영역으로 기능한다.
다중 δ도핑층(10)에서는, 양자효과에 의해 n형 도핑층(10a)에 양자준위가 발생하여, n형 도핑층(10a) 중에 국소 존재하는 전자의 파동함수는 어느 정도의 확산을 갖게 된다. 그 결과 전자가 n형 도핑층(10a)만이 아닌 비도핑층(10b)에도 존재하게 되는 분포상태가 된다.
이 반도체 파워소자를 온할 때는, 게이트전극(7a)에 5V 정도의 전압을 인가하여 소스전극(7b)을 접지시키고, 드레인전극(7c)에 600V 정도의 전압을 인가한다. 이때 다중 δ도핑층(10)의 전위가 높아져, 양자효과에 의해 n형 도핑층(10a)으로부터 비도핑층(10b)으로 전자의 파동함수가 넓어지고, n형 도핑층(10a), 비도핑층(10b)에 끊임없이 전자가 공급된다. 그리고 전자가 불순물농도가 낮은 비도핑층(10b)을 흐르므로, 불순물 이온산란의 저감에 의해 높은 채널 이동도가 얻어진다. 또 전류가 흐르면 드레인전압은 수 볼트로까지 저하된다.
특히 SiC기판 상에 게이트 산화막으로서 열산화막을 형성할 경우에는, 실리콘 산화막 중에 탄소 등의 불순물이 잔류하므로 게이트 산화막과 SiC채널영역(활성영역)과의 계면부근에 계면준위가 많이 존재한다. 때문에 종래의 SiC기판을 이용한 반전형 MOSFET에서는, 활성영역 내에서 게이트 산화막에 가까운 영역을 주행하는 캐리어 이동도는 낮다. 따라서 종래의 반전형 MOSFET의 경우는, 활성영역 중의 계면준위가 많은 영역, 이른바 열악한 계면에 가까운 영역에 캐리어가 흐르는 채널이 형성되므로, FET의 전류량은 적다.
그러나 본 실시형태의 MOSFET 활성영역의 경우, 계면에서 떨어진 비도핑층(10b)을 전자가 주행하므로 열악한 계면의 영향을 받기 어렵고 전자 이동도를 높일 수 있어 FET 전류량을 크게 할 수 있다.
또 통상의 ACCUFET에서는, 소스·드레인영역을 제외한 활성영역(본 실시형태에서의 다중 δ도핑층(10)에 상당하는 영역) 전체가 거의 같은 불순물농도를 갖는다. 이 경우 불순물농도를 높이는 것이 전자의 공급량은 증대하나, 활성영역의 불순물농도를 높이면 전자가 주행할 때 불순물에 의해 산란될 확률이 높아져 전자 이동도가 저하된다. 즉 FET 채널저항이 커져 대전류 및 고속동작이 확보되지 못한다. 그래서 구체적으로 소스·드레인영역을 제외한 활성영역의 불순물농도는 약 1 ×1016cm-3에서 1 ×1017cm-3이 된다.
또한 소스·드레인영역을 제외한 활성영역의 불순물농도를 높이면 내압은 저하된다. 그러나 본 실시형태의 ACCUFET에 의하면, 소스·드레인영역을 제외한 활성영역에 있어서, 도핑층은 불순물농도가 높지만 층 두께가 매우 얇으므로 층 두께가 두꺼운 불순물농도가 낮은 비도핑층에 의해 내압의 저하가 억제된다. 그리고전류가 흐르면 드레인전압은 수 V로까지 저하된다.
또 이 때 n-SiC층(3)에 있어서, 게이트전극(7a) 하방에 있는 다중 δ도핑층(10) 전체를 통해 넓은 범위로 전류가 흐르는 상태로 되어 특히 높은 전류값이 얻어진다. 이 효과는 캐리어의 전도패스를 넓히는 효과를 가지며 도통손실을 내리는 효과가 있는 것도 확인된다. 이에 반해 종래의 도 4에 나타내는 DMOS디바이스에서는, 전류가 n-SiC층(112) 중에서 좁은 범위로 좁혀지므로, 그다지 큰 전류값은 얻지 못한다.
한편 본 실시형태의 디바이스에 있어서, 오프상태에서는 다중 δ도핑층(10) 전체가 공핍화되어 다중 δ도핑층(10)에는 전자가 존재하지 않게 되므로, 불순물농도가 낮은 비도핑층(10b)에 의해 내압이 규정되어 다중 δ도핑층(10) 전체에서 높은 내압 값을 얻을 수 있게 된다.
따라서 본 실시형태에서는 다중 δ도핑층(10)을 이용하여 소스??드레인영역간에 대전류가 흐르도록 구성된 ACCUFET에 있어서, 높은 채널 이동도와 높은 내압을 동시에 실현하는 것이 가능해진다.
또 비도핑층(10b)에서의 불순물농도가 낮은 점에서, 다중 δ도핑층(10)을 채널층으로 이용함으로써 게이트 절연막(6)이나 게이트 절연막-다중δ도핑층간의 계면 부근에 트래핑(trapping)되는 전하의 저감에 의한 채널 이동도 향상과, 불순물 이온 산란의 저감에 의한 채널 이동도 향상과, 내압성 향상을 도모할 수 있다.
ACCUFET는 포화전류값이 크고 온 저항이 작은 점이 특징이지만, 아직 실용화에 이르지 못하는 커다란 이유의 하나로, 오프상태에서의 내압이 약하다는 난점이있다. 그러나 본 실시형태의 ACCUFET에서는, 상술한 바와 같이 δ도핑층과 비도핑층의 적층구조를 이용함으로써, 전류구동력을 더욱 향상시키면서, 오프상태의 높은 내압 값을 확보할 수 있다.
또 본 실시형태에서는 고농도 도핑층(δ도핑층)과 저농도 도핑층(비도핑층)을 번갈아 적층시켜 구성되는 다중δ도핑층(10)을 형성하지만, 1 층의 고농도 도핑층과 1 층의 저농도 도핑층만을 형성해도 된다. 또 고농도 도핑층과 저농도 도핑층의 어느 하나를 먼저 형성해도 된다. 1 층의 고농도 도핑층 상하에 각각 1 층의 저농도 도핑층(비도핑층)을 배치해도 된다. 즉 고농도 도핑층과 저농도 도핑층의 수가 달라도 된다. 게이트 절연막(6)과 접하는 최상부는 비도핑층인 것이 바람직하다.
본 실시형태의 제 2 특징은, n-SiC층(3) 내에서, 고농도(예를 들어 1 ×1018atoms·cm-3)의 질소를 함유하는 두께 약 100㎚의 2 개의 고농도 도핑층(8a, 8b)이 형성되는 점이다. 그리고 이 2 개의 고농도 도핑층(8a, 8b)간의 간격은 약 500㎚이다.
도 5는 도 4에 나타낸 종래의 SiC기판을 이용한 DMOS디바이스에서 오프 시 공핍층의 확대상태를 나타내는 단면도이다. 도 5에 나타내는 바와 같이 게이트전극(118)에 오프전압이 인가되어(예를 들어 0V) 소스전극(119)이 접지된 상태에서 드레인전극(117)에 600V 정도의 전압이 인가되면, n-SiC층(112) 내에서 공핍층(109)이 종방향 및 횡방향으로 확산된다. 이 때 도 중 화살표(y)로 나타내는 종방향(두께방향)으로의 공핍층 확산에 비해, 도 중 화살표(x)로 나타내는 횡방향으로의 공핍층 확산은 작다. 즉 종방향에서의 등전위면(109a)간 간격보다 횡방향에서의 등전위면(109a)간 간격이 좁다. 그 결과 공핍층(109) 내에서의 전계는 게이트전극(118) 하단면의 에지 부근에서 가장 커지며, 이 부분에서 절연파괴(break down)가 발생하기 쉬워진다.
도 3은 고농도 도핑층을 n-SiC층(112)에 구성시켜 이루어지는 본 실시형태의 DMOS디바이스의 셀 단체에서 오프 시의 공핍층 확대상태를 나타내는 단면도이다. 게이트전극(7a)에 오프전압이 인가되어(예를 들어 0V) 소스전극(7b)이 접지된 상태에서 드레인전극(7c)에 600V 정도의 전압이 인가되면, n-SiC층(3) 내에서 공핍층(9)이 종방향 및 횡방향으로 확산된다. 이 때 고농도 도핑층은 흡사 드리프트영역(여기서는 n-SiC층(3)) 중에 삽입된 전극처럼 기능한다. 따라서 공핍층(9)이 도 중 화살표(y)로 나타내는 종방향(두께방향)으로 퍼져 고농도 도핑층(8a, 8b)과 접하면, 공핍층(9)의 더 아래쪽으로의 확산이 고농도 도핑층(8a, 8b)에 의해 일단 억제되므로, 종방향으로의 공핍층(9) 확산에 비해 도 중 화살표(x)로 나타내는 횡방향으로의 공핍층(9) 확산 쪽이 커진다. 즉 종방향의 등전위면(9a)간 간격보다 횡방향의 등전위면(9a)간 간격이 넓어진다. 그 결과 공핍층(9) 내에서 게이트전극(7a) 하단면 에지 부근에서의 전계 집중이 거의 없어진다. 또 공핍층(9) 내의 등전위면(9a)은 고농도 도핑층(8a, 8b)에 거의 평행으로 형성되므로, 공핍층(9) 내에서의 종방향 전계는 국소적으로 집중하는 일없이 넓은 범위로 균일하게 생긴다. 따라서 절연파괴(break down)가 발생하기 어려워진다. 그러므로 본 발명의 DMOS디바이스는 도 4에 나타내는 종래의 DMOS디바이스에 비해 높은 내압 값(적어도 600V 정도)을 갖게된다.
여기서 이 효과는 다중 δ도핑층(10)의 유무와는 관계없이 얻어진다. 따라서 본 실시예에 있어서는 다중 δ도핑층(10)과 고농도 도핑층(8a, 8b)을 형성하지만, 어느 한쪽만을 구성함으로써 DMOS디바이스의 내압 값을 높일 수 있다.
특히 다중 δ도핑층(10)을 형성한 경우에는 ACCUFET로서 기능하므로 포화전류 값이 높은 특성을 얻을 수 있다.
한편 다중 δ도핑층(10)을 형성하지 않고 고농도 도핑층(8a, 8b)만을 형성한 경우에, 포화전류 값의 향상이라는 효과는 기대할 수 없지만 내압 값의 향상을 도모할 수 있다. 이 경우 고농도 도핑층은 본 실시형태와 같이 2 층만으로 한정할 것이 아니라, 1 층만이라도 되고, 2 층 이상 다수 층 배치해도 된다. 일반적으로는 고농도 도핑층의 수가 많을수록 DMOS디바이스 내압 값이 크다고 할 수 있다.
다음에 본 실시형태의 DMOS디바이스의 제조공정에 대하여 설명한다. 우선 주면이 (0001)면(C면)에서 수 도 어긋난 방위를 갖는 n+형 SiC기판(2)을 준비한다. SiC기판(2)의 직경은 25㎜이다. 우선 유량 5(l/min.)의 산소로 버블링된 수증기 분위기에서, SiC기판(2)을 1100℃에서 3 시간 정도 열산화시켜 표면에 두께 약 40㎚의 열산화막을 형성한 후, 버퍼드 불산(불산:불화암모늄 수용액＝1:7)으로 그 열산화막을 제거한다. 그리고 CVD장치의 챔버 내에 SiC기판(2)을 설치하여 챔버 내를 10-6Pa 정도(≒10-8Torr)의 진공도가 될 때까지 감압한다. 다음에 챔버 내에 희석가스로서 유량 2(l/min.)의 수소가스와 유량 1(l/min.)의 아르곤가스를 공급하여, 챔버 내 압력을 0.0933MPa로 하고 기판온도를 약 1600℃로 제어한다. 수소가스 및 아르곤가스의 유량은 상술한 일정 값으로 유지하면서, 원료가스로서 유량 2(ml/min.)의 프로판가스와, 유량 3(ml/min.)의 실란가스를 챔버 내에 도입한다. 원료가스는 유량 50(ml/min.)의 수소가스로 희석된다. 이 때 도핑가스 공급용 펄스밸브를 열고 질소를 도입함으로써, SiC기판(2)의 주면 상에 저농도(1 ×1016atoms·cm-3정도)의 질소를 함유하는 n형 SiC단결정으로 이루어지는 두께 약 10㎛의 n-SiC층(3)을 형성한다. 이 때 n-SiC층(3) 도중 2 개소에, 불순물농도가 예를 들어 1 ×1018atoms·cm-3정도의 2 개 고농도 도핑층(8a, 8b)을 형성한다.
단, 일본국 특허출원 2000-58964호 명세서 및 도면에 기재된 바와 같이, 도핑가스로서 질소를 약 10% 함유하는 수소가스를 공급 가능하게 하기 위해 도핑가스를 고압용기에 수납시켜두고, 고압용기와 도핑가스 공급용 배관 사이에 펄스밸브가 구성된다.
다음에 n-SiC층(3) 일부에 선택적으로 알루미늄(Al) 이온을 주입하고 깊이 1000㎚ 정도의 p-SiC층(4)을 형성한다. 그 후 이하의 순서로 다중 δ도핑층(10)을 형성한다.
우선 상기 n-SiC층(3)을 형성했을 때의 원료가스나 희석가스의 공급량, 온도 등의 조건은 바꾸지 않고 펄스밸브를 잠금으로써 n-SiC층(3) 상에, 두께 50㎚의 비도핑층(10b)(불순물농도가 5 ×1015cm-3정도인 것이 확인됨)을 형성한다. 다음에 챔버 내로의 희석가스, 원료가스의 공급량, 온도 등의 조건은 바꾸지 않고 펄스밸브를 열고 p형 불순물인 알루미늄을 함유하는 가스(도핑가스)를 펄스형상으로 공급함으로써 비도핑층(10b) 상에, 두께 약 10㎚의 n형 도핑층(10a)(고농도 도핑층)(불순물농도 약 1 ×1018cm-3정도)을 형성한다.
이와 같이 하여 원료가스 및 희석가스를 공급하면서 동시에 펄스밸브를 개폐시켜 도핑가스(질소)를 도입함에 따른 n형 도핑층(10a)의 형성과, 펄스밸브를 잠근 상태로 하여 도핑가스를 공급하지 않고 원료가스 및 희석가스만의 공급에 의한 비도핑층(10b)의 형성을 각각 5 회씩 반복한다. 마지막으로 최상층에는, 두께 50㎚의 비도핑층(10b)을 형성한다. 이로써 두께가 약 350㎚의 다중 δ도핑층(10)을 형성한다.
여기서 다중 δ도핑층(10)의 최상층을 점유하는 비도핑층(10b)의 두께를 다른 비도핑층(10b)보다 50㎚ 정도 두껍게 해도 된다. 단 이 경우에는 DMOS디바이스의 임계전압이 높아지므로, 게이트절연막-다중 δ도핑층 계면의 계면준위의 악영향에 의한 채널 이동도와 임계전압을 원하는 조건으로 조정하도록, 최상부의 비도핑층(10b) 두께를 정할 수 있다.
다음에 다중 δ도핑층(10) 일부에 고농도의 질소이온을 주입함으로써, 다중 δ도핑층(10)을 관통하여 p-SiC층(4) 상부에 달하는 깊이 약 400㎚의 n+SiC층(5)을 형성한다. 또 소스전극(7b) 하방 일부에 p형 불순물을 이온 주입하여 p-SiC층(4)상부(4a)를 형성한다. 이 공정은 소스전극(7b)을 p-SiC층(4)에 직접 접촉시킴으로써, 역 도핑영역의 전위를 제어하기 위해, 또 역 전류가 흘렀을 때의 DMOS디바이스 파괴를 방지하기 위해 필요하다. 후자에 관해 설명하면, 통상 DMOS디바이스의 부하는 유도부하(모터의 코일 등, 이른바 L성분을 많이 함유하는 부하)인 것이 많으며, DMOS디바이스의 게이트를 오프로 한 순간은 전자유도에 의해 소스·드레인간에 역 전압이 걸린다. 즉 한 순간, 드레인전위가 소스전위보다 낮아지므로, p-SiC층(4)과 n-SiC층(3)으로 구성되는 PN다이오드에 순방향으로 전압이 인가되어, 대전류가 소스·드레인간을 흐른다. 이 때 소스전극(7b)과 p-SiC층(4) 사이에 활성영역과 동일한 n형의 표면층이 있으면, n형 표면층과 p-SiC층(4) 사이의 표면 PN접합부에 역 바이어스가 인가되므로, 표면 PN접합부가 저항이 되어 발열되고 디바이스를 파괴시키기에 이르러버리는 경우가 있다. 그래서 소스전극(7b) 하방 일부에 p-SiC층(4) 상부(4a)를 형성함으로써, 표면 PN접합부가 발생하지 않도록 한다.
그 후 기판 상에 실리콘 산화막 등으로 이루어지는 게이트 절연막(6)을 형성한 후, 진공증착법으로 형성된 Ni합금막으로 된 소스전극(7b) 및 드레인전극(7c)을 형성한다. 또 소스, 드레인전극(7a, 7b)과 바탕층의 옴 접촉을 취하기 위해 1000℃에서 3 분간 열처리를 행한다. 이어서 게이트 절연막(6) 상에 니켈을 증착시켜, Ni막으로 된 게이트 길이 약 5㎛의 게이트전극(7a)을 형성한다.
상술한 공정으로 형성된 DMOS디바이스(ACCUFET)에 대하여, 전류-전압 특성(드레인전류와 드레인전압의 관계)의 게이트전압 의존성을 조사한 바, 종래의 DMOS디바이스에 비해 포화전류량이 더욱 증대된 것을 알았다. 그리고 드레인전압 400V이상에서도 파괴전압 없이 안정된 드레인전류가 얻어져, 오프상태의 절연파괴전압은 600V 이상이고, 온 저항도 1mΩ·㎠라는 낮은 값을 실현할 수 있다.
여기서 도핑층의 두께는, 도핑층에서 비도핑층에로의 전자 파동함수의 확산이 효과적으로 실행된다면, 필요 이상으로 두껍게 할 필요는 없다. 실험예나 모의실험 데이터 등을 종합하면, n형 도핑층(10a)(고농도 도핑층)의 두께는, SiC층을 이용할 경우에는 1 단층 이상에서 20㎚ 미만인 것이 바람직하다는 것을 알 수 있다. 또 비도핑층(10b)(저농도 도핑층)의 두께는, 그 비도핑층에 접하는 상하 도핑층으로부터의 전자 파동함수의 확산이 미치는 범위라면 되므로, 약 10㎚ 이상이고 약 100㎚ 이하인 것이 바람직하다.
또 SiC층 이외의 화합물 반도체층을 이용해도 된다. 예를 들어 GaAs층, AlGsAs층, GaN층, AlGaN층, SiGe층, SiGeC층 등의 경우에, 고농도 도핑층(δ도핑층) 두께는 그 재료에 따라 적정 두께가 정해진다. 예를 들어 GaAs층을 이용할 경우에는 1 단층의 δ도핑층을 형성할 수 있다. 일반적으로는 캐리어의 공급능력을 적정히 유지할 수만 있다면, 같은 두께로 내압값을 향상시키기 위해서는 고농도 도핑층(δ도핑층) 두께는 얇을수록 바람직하다고 할 수 있다.
한편, 다중 δ도핑층(10) 최상층 일부는 열 산화에 의해 게이트 산화막이 된다. 따라서 게이트 산화막 중에 도너 질소가 대량으로 침투하면 MOS 구조의 임계전압에 영향을 끼치거나, 게이트 산화막 자체의 내압 저하로 이어지므로, 다중 δ도핑층(10) 최상층은 비도핑층인 것이 바람직하며, 그 두께는 적어도 산화막으로 변화하는 두께 이상이라야 한다. 예를 들어 두께 40㎚의 열산화막을 형성하는 데는 적어도 두께 20㎚ 이상의 비도핑층이 필요하다.
그리고 SiC기판(2)으로서 농도 1 ×1018㎝-3전후의 p형 불순물을 함유하는 p+SiC기판을 이용하면, 본 실시형태와 마찬가지의 제조방법에 의해 다음의 제 2 실시형태에서 설명하는 바와 같은 IGBT(도 9의 (b) 참조)의 시험제작이 가능하다. 이 경우 드레인전극(7c)으로서 니켈 대신, p형 SiC층에 대해 옴 특성을 얻을 수 있는 금속막(예를 들어 알루미늄막, 알루미늄막과 니켈막 또는 티탄막과의 적층막, 알루미늄과 니켈 또는 티탄과의 합금으로 된 합금막 등)을 이용한다. 이 제조방법에 의해 얻어진 IGBT의 온 저항은 더욱 낮은 0.7mΩ·㎠이다.
-평면형상에 관한 변형예-
그리고 본 실시형태에서는 도 2와 같이 정방형으로 셀을 배치하지만, 본 발명의 ACCUFET 셀의 평면적 형상은 반드시 정방형으로 한정되는 것은 아니며, 각종 형상을 취할 수 있다. 예를 들어 후술하는 제 2 실시형태의 변형예와 같이, ACCUFET(또는 IGBT) 셀의 평면형상을 육각형으로 할 수 있다. SiC결정은 육방정계이므로, 그 결정축(A축) 방향에 평행인 6 개의 변을 갖는 육각형 평면형상을 갖는 ACCUFET(또는 IGBT)를 형성함으로써 캐리어 이동도의 향상을 도모할 수 있다.
(제 2 실시형태)
제 1 실시형태에서는, 소스전극(7b)을 역 도핑영역인 p-SiC층(4)에 직접 접촉시키기 위해, p-SiC층(4) 상에 형성된 다중 δ도핑층(10) 또는 n+SiC층(5) 일부에 p형 불순물을 이온 주입하여 p-SiC층(4)의 상부(4a)를 형성한다. 그리고 이와 같이 p-SiC층(4)을 표면으로까지 넓힌 후, p-SiC층(4)에 접촉시킬 소스전극(7b)을 형성한다. 따라서 이 방법에 의하면, 고농도로 도핑된 n형층(n형 도핑층(10a)이나 n+SiC층(5))의 도전형을 반전시키기 위해 필요한 고농도의 p형 불순물을 이온 주입시켜야 한다. SiC층의 p형 불순물로는 알루미늄이나 붕소 등이 이용되는데, 이들 불순물의 이온 주입 후의 활성화율은 수%에서 수십%이므로 매우 높은 주입 도즈량을 필요로 한다. 그러나 주입 결함을 회복하기가 어려운 SiC층에 있어서, 이와 같은 고 도즈량의 불순물을 함유하는 이온 주입 영역은 고 저항영역이 되므로, 이 영역으로 전류가 흐를 때 커다란 저항손실이 발생한다. 또 이온 주입에 따라 SiC층 표면도 거칠어지므로 특성이 더욱 악화된다. 그래서 본 실시형태에서는 이상과 같은 문제가 없는, 여러 특성이 우수한 DMOS디바이스의 구조 및 그 제조방법에 대하여 설명한다.
도 6은 본 실시형태에서의 DMOS디바이스 단면도이다. 본 실시형태에서도 DMOS디바이스의 평면형상은 도 2에 나타낸 바와 같다. 도 6에 나타낸 바와 같이, 본 실시형태의 DMOS디바이스는 고농도의 n형 불순물을 함유하는, 주면이 (0001) 오프면인 SiC기판(2)(6H-SiC기판)과, SiC기판(2) 상에 형성된 에피택셜층 내에 구성된 저농도 n형 불순물을 함유하는 n-SiC층(3)(드리프트영역)과, 에피택셜층 상에 구성된 게이트 절연막(6) 및 그 위의 게이트전극(7a)과, 에피택셜층 상에서 게이트전극(7a)을 둘러싸도록 형성된 소스전극(7b)과, SiC기판(2) 하면에 형성된 드레인전극(7c)과, 에피택셜층 중 소스전극(7b) 하방에 위치하는 영역으로부터 게이트전극(7a) 단부 하방에 위치하는 영역에 p형 불순물을 도핑하여 형성된 p-SiC층(4)과, 에피택셜층 중 소스전극(7b) 단부 하방으로부터 게이트전극(7a) 단부 하방에 위치하는 영역에 고농도 n형 불순물을 도핑하여 형성된 n+SiC층(5)을 구비한다.
여기서 본 실시형태의 DMOS디바이스 특성은, 제 1 실시형태의 DMOS디바이스와 달리, 다중 δ도핑층(10) 및 n+SiC층(5) 일부에 개구부를 형성하고, 이 개구부 저면에 p-SiC층(4) 일부를 노출시켜, 소스전극(7b)을 p-SiC층(4) 노출부와 접촉시킨다는 점이다.
에피택셜층 표면부 중 n+SiC층(5)이 형성된 부분을 제외한 영역에 다중 δ도핑층(10)(활성영역)이 형성되는 점, 이로써 본 실시형태의 DMOS디바이스가 ACCUFET(Accumulation Mode FET)로서 기능하는 점은, 제 1 실시형태의 DMOS디바이스와 동일하다. 또 다중 δ도핑층(10)의 구조도 제 1 실시형태의 DMOS디바이스 중의 다중 δ도핑층(10)과 기본적으로는 동일하다. 단 본 실시형태의 다중 δ도핑층(10)은, 두께 40㎚의 비도핑층(10b)(저농도 도핑층)(불순물 농도 약 5 ×1015㎝-3)과, 두께 약 10㎚의 n형 도핑층(10a)(고농도 도핑층)(불순물 농도 약 5 ×1018㎝-3)을 번갈아 4층씩 적층시킨 후, 최상층에 두께 40㎚의 비도핑층(10b)을 형성하여 구성되어, 총 두께가 약 240㎚이다.
그리고 이 반도체 파워소자에 있어서, n+SiC층(5)이 소스영역으로 기능하고,다중 δ도핑층(10)이 채널영역으로 기능하며, SiC기판(2) 및 n-SiC층(3)이 드레인영역으로 기능한다.
다음에 본 실시형태의 DMOS디바이스 제조공정에 대하여 도 7의 (a)~(d) 및 도 8의 (a)~(d)를 참조하면서 설명한다.
우선 도 7의 (a)에 나타내는 공정에서, 주면이 (0001)면(C면)에서 수 도 어긋난 방위를 갖는 n+형 SiC기판(2)을 준비한다. SiC기판(2)의 직경은 50㎜이고, n형 불순물 농도는 1 ×1018㎝-3이다. 유량 5(l/min.)의 산소에 의해 버블링된 수증기 분위기에서, SiC기판(2)을 1100℃에서 3 시간 정도 열산화시켜, 표면에 두께 약 40㎚의 열산화막을 형성한 후, 버퍼드 불산(불산: 불화암모늄 수용액＝1:7)으로 그 열산화막을 제거한다. 그 후 CVD장치의 챔버 내에 SiC기판(2)을 설치하고, 챔버 내를 10-6Pa 정도(≒10-8Torr)의 진공도가 될 때까지 감압한다. 다음에 챔버 내에 희석가스로서 유량 2(l/min.)의 수소가스와 유량 1(l/min.)의 아르곤가스를 공급하고, 챔버 내 압력을 0.0933MPa로 하며, 기판온도를 약 1600℃로 제어한다. 수소가스 및 아르곤가스 유량은 상술한 일정 값으로 유지하면서, 원료가스로서 유량 2(ml/min.)의 프로판가스와, 유량 3(ml/min.)의 실란가스를 챔버 내로 도입한다. 원료가스는 유량 50(ml/min.)의 수소가스로 희석된다. 이 때, 도핑가스 공급용 펄스밸브를 개방시켜, 질소를 in-situ 도핑함으로써 SiC기판(2) 주면 상에 저농도(1 ×1016atoms·㎝-3정도)의 질소를 함유하는 n형 SiC단결정으로 이루어지는 두께 약12㎛의 n-SiC층(3)을 형성한다.
단, 일본국 특허출원 2000-58964호의 명세서 및 도면에 기재된 바와 같이, 도핑가스로서 질소를 약 10% 함유하는 수소가스를 공급 가능하게 하기 위해, 도핑가스를 고압용기에 수납시켜두고 고압용기와 도핑가스 공급용 배관과의 사이에 펄스밸브가 배치된다.
다음에 도 7의 (b)에 나타낸 공정에서, n-SiC층(3) 상에 SiO2로 이루어지는 주입마스크(도시 생략)를 형성한 후, SiC기판(2)을 500℃ 이상의 고온으로 유지하면서, 주입마스크 상방으로부터 n-SiC층(3) 내로 p형 불순물인 알루미늄(Al) 이온을 주입한다. 그 후 표면의 미주입 영역을 반응성 이온에칭(RIE)으로 제거한 다음, 아르곤가스 분위기 중, 온도 1700℃로 활성화를 위한 열처리를 실시하고, 역 도핑영역인 p-SiC층(4)을 형성한다. 여기서는 RIE 후에 활성화를 위해 열처리를 하지만, 활성화를 위한 열처리를 실시한 후에 RIE를 실시해도 된다. 단 RIE를 실시하고 활성화를 위한 열처리를 함으로써, RIE의 이온충격에 의한 결함이 회복되기 쉬우며, RIE에 의해 발생한 표면 퇴적물도 제거할 수 있다.
그 후 도 7의 (c)에 나타낸 공정에서 다음의 순서에 따라 다중 δ도핑층(10)을 형성한다.
우선 상기 n-SiC층(3)을 형성할 때의 원료가스나 희석가스의 공급량, 온도 등의 조건은 바꾸지 않고 펄스밸브를 폐쇄함으로써, n-SiC층(3) 상에 두께 40㎚의 비도핑층(10b)(불순물농도 5 ×1015㎝-3정도인 것이 확인됨)을 형성한다. 다음에챔버 내로의 희석가스, 원료가스 공급량, 온도 등의 조건을 바꾸지 않고 펄스밸브를 개방하고, p형 불순물인 알루미늄을 함유하는 가스(도핑가스)를 펄스상태로 공급함으로써, 비도핑층(10b) 상에 두께 10㎚의 n형 도핑층(10a)(고농도 도핑층)(불순물 농도 약 1 ×1018㎝-3)을 형성한다.
이와 같이 하여 원료가스 및 희석가스를 공급하면서 동시에 펄스밸브를 개폐시켜 도핑가스(질소)를 도입함에 따른 n형 도핑층(10a)의 형성과, 펄스밸브를 닫은 상태로 하여 도핑가스를 공급하지 않고 원료가스 및 희석가스만의 공급에 의한 비도핑층(10b) 형성을 각각 4 회씩 반복한다. 마지막으로 최상층에는 두께 40㎚의 비도핑층(10b)을 형성한다. 이로써 두께 약 240㎚의 다중 δ도핑층(10)을 형성한다.
그리고 다중 δ도핑층(10)의 최상층을 점유하는 비도핑층(10b)의 두께를 비도핑층(10b)보다 50㎚ 정도 두껍게 해도 된다. 단 이 경우에는 DMOS디바이스의 임계전압이 높아지므로 게이트 절연막-다중 δ도핑층 계면의 계면준위의 악영향에 의한 채널 이동도와 임계전압을 원하는 조건으로 조정하도록 최상부 비도핑층(10b)의 두께를 정할 수 있다.
다음에 도 7의 (d)에 나타내는 공정에서, 기판 상에 SiO2로 이루어지는 주입마스크(도시 생략)를 형성한 후, SiC기판(2)을 500℃ 이상의 고온으로 유지하면서 주입마스크 상방으로부터 다중 δ도핑층(10) 내로 n형 불순물인 고농도 질소(N)의 이온 주입을, 주입 깊이 300㎚로 되도록 실시한다. 그 후 주입마스크를 제거한 다음, SiC용기 안에서 1600℃로 활성화를 위한 열처리를 실시하여 소스영역이 될 n+SiC층(5)을 형성한다. n+SiC층(5)은 다중 δ도핑층(10)을 관통하며 그 하단은 p-SiC층(4)과 접한다. 소스영역인 n+SiC층(5)은, 다중 δ도핑층(10)의 모든 반도체층과 접촉하는 것이 바람직하므로, n+SiC층(5)의 깊이는 다중 δ도핑층(10)의 깊이보다 깊은 것이 바람직하다.
다음, 도 8의 (a)에 나타내는 공정에서, p-SiC층(4) 표면을 노출시키기 위해 n+SiC층(5)(소스영역)의 일부를 제거한다. 그 후 기판 상에 알루미늄 박막을 증착에 의해 퇴적시키고, 포토리소그래피 및 드라이에칭으로써, 알루미늄 박막을 패터닝하여 에칭마스크(도시 생략)를 형성한다. 이 에칭마스크를 이용하여 CF4와 O2의 혼합가스(유량비 CF4:O2＝4:1)를 이용한 RIE로, n+SiC층(5)을 관통하여 p-SiC층(4)에 달하는, 깊이 350㎚의 개구부(20)를 형성한다. 이로써 개구부(20) 저면에는 p-SiC층(4) 일부의 표면이 노출된 상태가 된다. 이 때 개구부(20) 깊이는 적어도 n+SiC층(5)(소스영역)의 깊이보다 깊을 필요가 있다.
이 때 에칭가스로서 CF4와 O2의 혼합가스를 이용한 경우에, 에칭률은 67nm/min.이며, n+SiC층(5)을 에칭할 때와, p-SiC층(4)을 에칭할 때의 에칭률은 거의 변함없이 거의 일정하다고 간주한다. 따라서 개구부(20) 깊이는 에칭시간에 따라 제어 가능하다.
다음에 도 8의 (b)에 나타낸 공정에서, 기판 상에 게이트 절연막(6)이 될 열산화막을 형성한다. SiC기판(2) 상의 각 층 표면영역을, 유량 2.5(l/min.)의 산소로 버블링된 수증기 분위기 중에서 1100℃로 3 시간 동안 열산화시킴으로써, 기판 표면 상에 두께 약 40㎚의 열산화막을 형성한다.
다음으로, 도 8의 (c)에 나타내는 공정에서, 게이트 절연막(6)이 될 열산화막 상에, 개구부(20) 및 그 주변부를 개구시킨 레지스트 마스크(도시 생략)를 형성한 후, 버퍼드 불산으로 열산화막 중 레지스트 마스크의 개구부(20)에 위치하는 영역을 제거한다. 이로써 개구부(20) 및 그 주변부에 있어서, p-SiC층(4) 및 n+SiC층(5)(소스영역)의 각 일부 표면을 노출시킨다. 그 후 리프트 오프법으로, 노출된 p-SiC층(4) 및 n+SiC층(5) 각 일부의 표면 상에 소스전극(7b)을 형성한다. 리프트 오프법에 의한 소스전극(7b)의 형성은 다음과 같은 순서로 실시된다. 우선 전자 빔 증착법으로, 기판 상에 두께 약 200㎚의 니켈막을 퇴적시키고, 기판 전체를 유기용제에 침적시킴으로써, 니켈막 중 p-SiC층(4) 및 n+SiC층(5) 각 일부에 접촉된 부분만을 남기고, 다른 부분을 기판으로부터 박리시킨다.
또 SiC기판(2) 이면 상에 진공증착법으로 두께 약 200㎚의 니켈막을 퇴적시켜, 니켈로 된 드레인전극(7c)을 형성한다. 그리고 소스, 드레인전극(7b, 7c)과 바탕층과의 옴 접촉을 취하기 위해 N2가스 중에서 온도 1000℃, 3 분간의 조건으로열처리를 실시한다.
다음으로, 도 8의 (d)에 나타낸 공정에서, 전자 빔 증착법으로 기판 상에 두께 약 200㎚의 알루미늄막(도시 생략)을 형성한 후, 포토리소그래피 및 드라이에칭으로 알루미늄막을 패터닝하여 게이트 길이 약 10㎛의 게이트전극(7a)을 형성한다.
도 11은 본 실시형태의 DMOS디바이스(ACCUFET) 전류(I)-전압(V) 특성을 나타내는 도이다. 도 11에 나타내는 바와 같이 종래의 DMOS디바이스에 비해 포화전류량이 더욱 증대한다.
본 실시형태의 DMOS디바이스에 의하면, 제 1 실시형태의 DMOS디바이스와 기본적으로는 동일 작용효과를 발휘할 수 있다.
더불어 본 실시형태의 DMOS디바이스에 있어서는, 소스전극(7b)이 n+SiC층(5)에 형성된 개구부(20) 상에 형성되므로, 고 도즈량의 이온 주입에 의해 표면이 거칠어진 영역이나, 고 도즈량의 이온 주입에 의한 결함이 다수 존재하는 영역을 발생시키는 일없이 p-SiC층(4)과 접한다. 그 결과 다중 δ도핑층(10)에 역 전류가 흘렀을 때의 소스전극(7b) 하에서의 저항이 낮아, 제 1 실시형태에 비해 역 전류에 따른 저항손실이 낮다는 이점이 있다. 또 저항손실이 작다는 점에서, 역 전류가 흘렀을 때의 온도 상승도 작으므로, 역 전류에 기인하는 DMOS디바이스 파괴를 더욱 효과적으로 억제할 수 있다.
그리고 SiC기판(2)으로서 농도 1 ×1018㎝-3전후의 p형 불순물을 함유하는 p+SiC기판을 이용하면, 본 실시형태와 마찬가지의 제조방법으로 IGBT의 시험제작이가능하다. 이 경우 드레인전극(7c)으로서 니켈 대신에, p형 SiC층에 대해 옴 특성을 얻을 수 있는 금속막(예를 들어 알루미늄막, 알루미늄막과 니켈막 또는 티탄막의 적층막, 알루미늄과 니켈 또는 티탄의 합금으로 된 합금막 등)을 이용한다. 이 제조방법에 의해 얻어진 IGBT의 온 저항은 더욱 낮은 0.7mΩ·㎠이다.
도 9의 (a), (b)는 차례로, DMOS디바이스 및 IGBT를 흐르는 전류를 비교하여 나타낸 단면도이다. 도 9의 (a)에 나타낸 바와 같이 n형 DMOS디바이스에서는, SiC기판(2) 및 드리프트영역(n-SiC층(3))이 모두 n형층이기 때문에, DMOS디바이스가 온 시에는 전자전류만이 흐른다. 이에 반해 도 9의 (b)에 나타낸 바와 같이 IGBT에서는, SiC기판(2)이 p형층이고 드리프트영역(n-SiC층(3))이 n형층이기 때문에, IGBT가 온 시에는 전자전류만이 아닌 p형 SiC기판(2)으로부터 정공이 공급되어, 전자전류 및 정공전류 양쪽이 흐르므로 온 저항이 더욱 낮아진다. 단 IGBT의 경우, 오프로 했을 때 n형 에피택셜층에 주입된 정공이 p형 기판으로 되돌아와 역 전류가 흐르기 때문에, 스위칭 속도는 DMOS디바이스에 비해 늦다. 또 IGBT에서는, SiC기판(2)과 n-SiC층(3) 사이에 PN접합이 형성되기 때문에 수 V의 전압 손실이 발생한다. 때문에 본 실시형태의 IGBT는 내압의 설계 값이 수 kV 정도의 고 내압형 디바이스에 적합한 구조라 할 수 있다.
-평면형상에 관한 변형예-
또 본 실시형태에서는 제 1 실시형태와 마찬가지로, 도 2에 나타낸 바와 같이 정방형의 셀을 배치하지만, 본 발명의 ACCUFET 셀의 평면적 형상은 반드시 정방형으로 한정되는 것은 아니며, 각 종 형상을 취할 수 있다.
도 10은 ACCUFET(또는 IGBT) 셀의 평면형상을 육각형으로 한 본 실시형태의 변형예의 평면도이다. 각 셀은 등 간격으로 배치되어 벌집 모양의 게이트전극(7a)이 구성된다.
ACCUFET(또는 IGBT)는 서로 인접하는 셀로부터 연장되는 공핍층이 서로 이어지는 쪽이 절연파괴가 발생하기 어렵다. 도 2에 나타낸 바와 같이 정방형 셀을 등 간격으로 배치한 경우, 서로 인접하는 셀 변끼리의 거리에 비해, 경사방향으로 서로 인접하는 정점끼리의 거리가 커진다. 즉 서로 인접하는 셀 변끼리의 사이에 공핍층이 이어져도, 서로 인접하는 정점끼리의 사이에 이어지지 않는 영역이 남는 경우가 있다. 그 결과 절연파괴가 발생하기 쉬워진다.
이에 반해 도 10에 나타낸 육각형 셀의 경우, 서로 인접하는 변끼리의 사이에 공핍층이 이어지는 경우에는 정점끼리의 사이에서도 공핍층이 이어진다. 때문에 육각형 셀 쪽이 절연파괴가 쉬이 발생하기 어렵다.
또 본 발명의 ACCUFET(또는 IGBT) 셀의 평면적 형상은 반드시 정방형이나 육각형으로 한정되는 것이 아닌, 각 종 형상을 취할 수 있다.
또한 상기 제 2 실시형태에서는, 소스영역인 n+SiC층(5)의 형성을 위한 이온주입 공정, 개구부(20) 형성공정, 소스전극(7b) 형성공정을 실시한 후에 게이트전극(7a)을 형성하지만, 먼저 게이트전극(7a)을 형성하는 것도 가능하다. 이 경우 우선 게이트 절연막(6)이 될 열산화막 상에, n+SiC층(5)을 형성하고자 하는 영역을 개구시킨 알루미늄막(이 예에서는 게이트전극과 일치함)을 형성하고, 이 알루미늄막을 마스크로 하여 n형 불순물의 이온주입을 실시한다. 그 후 n+SiC층(5)을 관통하여 p-SiC층(4)에 달하는 개구부의 형성과, 소스전극(7b)의 형성을 실시한다. 이와 같은 순서에 의해, 게이트전극(7a)과 자기정합적으로 소스영역(n+SiC층(5))을 형성할 수 있으므로, 미세한 ACCUFET 또는 IGBT로서 기능하는 반도체장치를 얻을 수 있다. 단 그 경우에는 게이트전극(7a)을 구성하는 재료로서, 소스전극 형성 시의 고온처리 공정에 의해 특성이 열화되지 않는 것을 이용하는 것이 바람직하다.
본 발명의 반도체장치에 의하면, 종형구조의 ACCUFET 또는 IGBT로서 기능하는 반도체장치에 있어서, 게이트전극 하방의 채널영역으로 기능하는 부분을, 제 1 반도체층과, 제 1 반도체층보다 고농도의 캐리어용 불순물을 함유하고 제 1 반도체층보다 막 두께가 얇은 양자효과에 의한 제 1 반도체층에로의 캐리어 확산이 가능한, 적어도 제 2 반도체층을 서로 접하도록 형성, 구성한다. 고농도 불순물층을 함유하는 제 1 반도체층으로부터 캐리어가 공급되고, 불순물이 적은 고 품질의 결정성 좋은 제 2 반도체층을 캐리어가 주행하므로, 높은 채널 이동도와 높은 내압의 동시 실현이 가능해진다.
본 발명의 반도체장치는 전자기기에 탑재되는 ACCUFET, 종형 MOSFET, DMOS디바이스, IGBT 등의 디바이스, 특히 고주파신호를 취급하는 디바이스나 파워디바이스에 이용된다.
Claims (11)
- 반도체기판과,상기 반도체기판의 주면 상에 형성된 화합물 반도체층과,상기 화합물 반도체층 상에 형성된 게이트 절연막과,상기 게이트 절연막 상에 형성된 게이트전극과,상기 화합물 반도체층 상에서 상기 게이트전극의 측방에 형성된 소스전극과,상기 반도체기판의 상기 주면에 대향하는 면에 형성된 드레인전극과,상기 화합물 반도체층 내에서 상기 소스전극 일부의 하방으로부터 상기 게이트전극의 단부 하방에 걸쳐 형성되고 제 1 도전형 불순물을 함유하는 소스영역과,상기 화합물 반도체층 내에서 상기 게이트전극의 하방에 형성되고 제 1 도전형 불순물을 함유하는 캐리어주행영역으로서 기능하는 활성영역과,상기 화합물 반도체층 내에서 상기 게이트전극의 하방에 형성되고, 제 1 도전형 불순물을 함유하는 드리프트영역과,상기 화합물 반도체층 내에서 상기 드리프트영역과 상기 소스영역 사이에 형성되고, 제 2 도전형 불순물을 함유하는 역 도핑영역을 구비하며,상기 활성영역은, 적어도 1 개의 제 1 반도체층과, 상기 제 1 반도체층보다 고농도의 캐리어용 불순물을 함유하고 상기 제 1 반도체층보다 막 두께가 얇고 양자효과에 의한 제 1 반도체층에로의 캐리어 확산이 가능한 적어도 1 개의 제 2 반도체층을 갖는 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 반도체기판은, 제 1 도전형인 것을 특징으로 하는 반도체장치.
- 제 1 항에 있어서,상기 반도체기판은, 제 2 도전형인 것을 특징으로 하는 반도체장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 활성영역은, 상기 제 1 반도체층과 제 2 반도체층을 각각 복수 개 적층시켜 형성되는 것을 특징으로 하는 반도체장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제 2 반도체층은 탄화규소로 구성되며,상기 제 2 반도체층의 두께는 1 단층 이상이고 20 ㎚ 미만인 것을 특징으로 하는 반도체장치.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 반도체층은 탄화규소로 구성되며,상기 제 1 반도체층의 두께는, 10㎚ 이상 100㎚ 이하인 것을 특징으로 하는 반도체장치.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 드리프트영역을 가로질러 형성되며, 상기 드리프트영역보다 고농도의 제 1 도전형 불순물을 함유하는 적어도 1 개의 고농도 도핑층을 추가로 구비하는 것을 특징으로 하는 반도체장치.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 소스영역을 관통하고 상기 역 도핑영역에 달하는 개구부를 추가로 구비하며,상기 소스전극은 상기 개구부의 벽면 상에 형성되며, 상기 소스영역 및 상기 역 도핑영역의 각 일부에 직접 접촉하는 것을 특징으로 하는 반도체장치.
- 반도체기판의 주면 상에, 제 1 도전형 화합물 반도체층을 형성하는 공정(a)과,상기 화합물 반도체층의 일부에 제 2 도전형 불순물을 도입하여 역 도핑영역을 형성하는 공정(b)과,상기 화합물 반도체층 및 상기 역 도핑영역 상에, 적어도 1 개의 제 1 반도체층과, 상기 제 1 반도체층보다 고농도의 캐리어용 불순물을 함유하고, 상기 제 1 반도체층보다 막 두께가 얇으며, 양자효과에 의하여 제 1 반도체층으로 캐리어가 번져갈 수 있을 정도의, 적어도 1 개의 제 2 반도체층을 갖는 활성영역을 형성하는공정(c)과,상기 활성영역 중 적어도 역 도핑영역의 위쪽에 위치하는 영역에 제 1 도전형 불순물을 도입하여 소스영역을 형성하는 공정(d)과,상기 활성영역 중 상기 역 도핑영역 상에 위치하는 부분을 제거하여, 역 도핑영역에 달하는 개구부를 형성하는 공정(e)과,상기 활성화영역 상에 게이트 절연막을 형성하는 공정(f)과,상기 개구부 내에 노출되는 소스영역 및 상기 역 도핑영역 양쪽에 접촉하는 소스전극을 형성하는 공정(g)과,상기 게이트 절연막 상에 게이트전극을 형성하는 공정(h)을 포함하는 반도체장치의 제조방법.
- 제 9 항에 있어서,상기 공정(a)에서는, 제 1 도전형 불순물의 in-situ 도핑을 수반하는 에피택셜 성장법에 의하여 상기 화합물 반도체층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 9 항 또는 제 10 항에 있어서,상기 공정(a) 및 (c)에서는, 상기 화합물 반도체층 및 상기 활성영역으로서 SiC층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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