KR20060050861A - 에피택셜 기판 및 반도체 소자 - Google Patents

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타쿠지 오카히사
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스미토모덴키고교가부시키가이샤
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Abstract

쇼트키 다이오드(11)에서 질화갈륨 지지 기체(13)는 제1 면(13a)과 제1 면의 반대측인 제2 면(13b)을 갖고 있고, 1×1018 ㎝-3을 초과하는 캐리어 농도를 나타낸다. 질화갈륨 에피택셜층(15)은 제1 면(13a) 위에 마련되어 있다. 오믹 전극(17)은 제2 면(13b) 위에 마련되어 있다. 쇼트키 전극(19)은 질화갈륨 에피택셜층(15)에 마련되어 있다. 질화갈륨 에피택셜층(15)의 두께(D1)는 5 ㎛ 이상 1000 ㎛ 이하이다. 또한, 질화갈륨 에피택셜층(15)의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이다.

Description

에피택셜 기판 및 반도체 소자{EPITAXIAL SUBSTRATE AND SEMICONDUCTOR ELEMENT}
도 1은 제1 실시 형태에 따른 III족 질화물 반도체층을 포함하는 반도체 소자를 도시한 도면.
도 2는 상기 시료 A 및 B의 I-V 특성을 도시한 도면.
도 3a는 두꺼운 에피택셜막을 갖는 쇼트키 다이오드의 내압을 설명하기 위한 도면이고, 도 3b는 얇은 에피택셜막을 갖는 쇼트키 다이오드의 내압을 설명하기 위한 도면.
도 4는 시료 A 및 C의 I-V 특성을 도시한 도면.
도 5는 시료 A 및 D의 I-V 특성을 도시한 도면.
도 6은 시료 E, F, G의 I-V 특성을 도시한 도면.
도 7은 제2 실시 형태에 따른 III족 질화물 반도체층을 포함하는 반도체 소자를 도시한 도면.
도 8은 시료 H의 I-V 특성을 도시한 도면.
도 9a는 제4 실시 형태에 따른 트랜지스터를 도시한 도면이고, 도 9b는 도 9a에 도시된 II-II선을 따라 취해진 단면을 도시한 도면.
도 10a 내지 도 10c는 제5 실시 형태에 따른 에피택셜 기판의 제작을 도시한 도면이고, 도 10d 내지 도 10g는 에피택셜 기판의 제작을 도시한 도면.
도 11a는 자립 기판에 있어서의 고전위 영역 및 저전위 영역의 일 배치를 도시한 도면이고, 도 11b는 자립 기판에 있어서의 고전위 영역 및 저전위 영역의 다른 배치를 도시한 도면.
본 발명은 에피택셜 기판 및 반도체 소자에 관한 것이다.
Y. Irokawa et. al. Appl. Phys. Lett. Vol. 83, No. 11, 15 September 2003에는 pin 다이오드가 기재되어 있다. pin 다이오드는 GaN 자립 기판 위에 성장된 에피택셜층을 구비하고 있다. 순방향 턴온 전압은 온도 300 K에서 약 5 볼트이다. GaN 자립 기판으로서 사용되는 후막은 Al2O3 기판 위에 하이드라이드 기상 성장 에피택셜(HVPE)법에 의해 성장되어 있다. 이 후막을 레이저 빔 조사에 의해 Al2O3 기판으로부터 분리하여 GaN 자립 기판을 제작한다. 이 GaN 자립 기판 위에는 유기 금속 기상 성장법에 의해 3 ㎛ 두께의 언도핑 질화갈륨막이 성장된다. 계속해서, 이 언도핑 질화갈륨막 위에 0.3 ㎛ 두께의 Mg 도핑 질화갈륨막이 성장된다. GaN 자립 기판, 언도핑 질화갈륨막 및 Mg 도핑 질화갈륨막은 pin 구조를 구성한다.
P. Kozodoy et al. Appl. Phys. Lett. Vol. 73, No. 7, 17 August 1998에는 질화갈륨 pn 접합의 특성이 기재되어 있다. 우선, c면 사파이어 기판 위에 2 ㎛ 두 께의 GaN막이 LEO 재성장을 위한 SiO2 마스크를 이용하여 유기 금속 기상 성장법에 의해 형성된다. 마스크의 패턴은 45 ㎛ 간격으로 5 ㎛의 개구를 갖는 스트라이프이다. LEO 성장에서는, 질화갈륨은 마스크의 개구에 수직으로 성장되는 동시에, 수평 방향으로 마스크 위에 오버 성장된다. 성장된 질화갈륨의 높이 및 오버 성장의 길이가 각각 약 8 ㎛이다. 이 LEO 질화갈륨부 위에 pn 접합 다이오드가 형성된다. 이 pn 접합 다이오드는 1 ㎛ 두께의 언도핑 n형 GaN막과, 이 위에 성장된 0.5 ㎛ 두께의 마그네슘 도핑의 p형 GaN막을 포함한다. pn 접합 다이오드의 크기는 2 ㎛×20 ㎛이다.
전술한 Kozodoy 문헌의 질화갈륨 pn 접합 다이오드에서는, 저전위부(106 ㎝-2 미만)에서는 고전위부(∼4×108 ㎝-2)에 비하여 역방향 누설 전류가 감소하여 브레이크다운 전압이 향상되는 것을 나타내고 있다. 그러나, 이 보고의 장치 구조는 복잡하고 실용적으로 저전위부에 장치를 제작할 수 없다. 전술한 Irokawa 문헌의 GaN 에피택셜층의 두께는 3 ㎛로서, 캐리어 농도 5×1016 ㎝-3에 대하여 충분한 두께를 갖고 있지 않다. Irokawa 문헌의 pin 다이오드의 역방향 내압 전압도 충분히 높지 않다.
다이오드라는 질화물 반도체 소자의 브레이크다운의 기구(mechanism)는 이하와 같다. 역바이어스 상태에서 최대 전계 강도인 쇼트키 접합 또는 PN 접합에서의 전계 강도가 임계값을 초과하면, 임팩트 이온화에 따른 역방향 누설 전류가 급증한다. 이것이 브레이크다운 현상이다. 공핍층이 신장되는 곳의 에피택셜층의 두께가 충분히 두껍고, 접합부에서의 전계 강도가 임계값에 도달한 상태라도 공핍층이 에피택셜층 내에 있는 경우에는, 브레이크다운은 이상적이다. 그러나, 에피택셜층의 두께가 캐리어 농도에 대하여 충분한 두께가 아니고, 접합부에서의 전계 강도가 임계값에 도달하기 이전에 에피택셜층 전 두께가 공핍화되어 버리는 경우(펀치 스루), 접합부에서의 전계 강도가 보다 빠르게 임계값에 도달하기 때문에, 상기 이상적인 경우에 비하여 작은 인가 전압에 의해 브레이크다운이 생긴다. 또한, 에피택셜층과 기판과의 계면에까지 공핍층이 신장되기 때문에, 계면의 불완전성에 기인한 누설 전류가 역방향 특성을 악화시켜 브레이크다운 전압을 저하시킨다고 하는 영향의 가능성도 있다. 이상과 같은 영향에 의해 펀치 스루가 발생하면, 브레이크다운 전압이 작아 지게 된다.
본 발명은 상기 사항을 감안하여 이루어진 것으로서, 브레이크다운 전압을 향상시킬 수 있는 구조를 갖고 있고 III족 화합물 반도체층을 포함하는 반도체 소자를 제공하는 것을 목적으로 하고 있으며, 또한, 이 반도체 소자를 위한 에피택셜 기판을 제공하는 것을 목적으로 하고 있다.
본 발명의 일 측면에 따르면, III족 질화물 반도체층을 포함하는 반도체 소자이다. 반도체 소자는 (a) 제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 지지 기체와, (b) 상기 제1 면 위에 마련된 제1 질화갈륨 에피택셜층과, (c) 상기 제2 면 위에 마련된 오믹 전극과, (d) 상기 제1 질화갈륨 에피택셜층에 마련된 쇼트키 전극을 구비하고, 상기 제1 질화갈륨 에피택셜층의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며, 상기 제1 질화갈륨 에피택셜층의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이고, 그 반도체 소자는 쇼트키 다이오드이다.
이 쇼트키 다이오드에 따르면, 제1 질화갈륨 에피택셜층의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 제1 에피택셜층의 캐리어 농도가 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께 및 캐리어 농도의 적절한 설계에 의해 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다.
본 발명의 다른 측면에 따르면, III족 질화물 반도체층을 포함하는 반도체 소자이다. 이 반도체 소자는 (a) 제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 지지 기체와, (b) 상기 제1 면 위에 마련된 제1 질화갈륨 에피택셜층과, (c) 상기 제2 면 위에 마련된 오믹 전극과, (d) 상기 제1 질화갈륨 에피택셜층 위에 마련되어 있고 p형 도펀트를 포함하는 제2 질화갈륨 에피택셜층과, (e) 상기 제2 질화갈륨 에피택셜층 위에 마련된 오믹 전극을 구비하고, 상기 질화갈륨 지지 기체는 n 도전형을 나타내고 있으며, 상기 제1 질화갈륨 에피택셜층의 두께는 5 ㎛ 이상 1000 ㎛ 이하이고, 상기 제 1 질화갈륨 에피택셜층의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이며, 이 반도체 소자는 pn 접합 다이오드이다.
이 pn 접합 다이오드에 따르면, 제1 질화갈륨 에피택셜층의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 제1 질화갈륨 에피택셜층의 캐리어 농도가 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께 및 캐리어 농도의 적절한 설계에 의해 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다.
본 발명의 또 다른 측면에 따르면, III족 질화물 반도체층을 포함하는 반도체 소자이다. 반도체 소자는 (a) 제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 지지 기체와, (b) 상기 제1 면 위에 마련된 제1 질화갈륨 에피택셜층과, (c) 상기 제1 질화갈륨 에피택셜층 내에 마련된 p형 반도체 영역과, (d) 상기 p형 반도체 영역 내에 마련된 n형 반도체 영역과, (e) 상기 n형 반도체 영역 위에 마련된 소스 전극과, (f) 상기 제2 면 위에 마련된 드레인 전극과, (g) 상기 제1 질화갈륨 에피택셜층 위에 마련된 절연층과, (f) 상기 절연층 위에 마련된 게이트 전극을 구비하고, 상기 제1 질화갈륨 에피택셜층의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며, 상기 제1 질화갈륨 에피택셜층의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이고, 이 반도체 소자는 MIS 트랜지스터이다.
이 MIS 트랜지스터는 n형 반도체 영역 위에 마련된 소스 전극 및 기판의 제2 면 위에 마련된 드레인 전극의 한쪽에서 다른 쪽으로 세로 방향으로 전류가 흐르는 구조를 갖는다. 제1 에피택셜층의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 제1 에피택셜층의 캐리어 농도가 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께 및 캐리어 농도의 적절한 설계에 의해 소스·드레인 사이에서 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다.
본 발명에 따른 반도체 소자에서는, 상기 p형 반도체 영역의 p형 도펀트는 이온 주입에 의해 도입되어 있는 것이 바람직하다. 또한, 본 발명에 따른 반도체 소자에서는, 상기 n형 반도체 영역의 n형 도펀트는 이온 주입에 의해 도입되어 있는 것이 바람직하다.
본 발명에 따른 반도체 소자에서는, 상기 질화갈륨 지지 기체의 상기 제1 면의 면 방위가 (0001)면으로부터 ＋5°이하 －5° 이상의 범위인 것이 바람직하다. 이것에 의해 저전위인 GaN 기판이 제공된다.
본 발명에 따른 반도체 소자에서는, 상기 질화갈륨 지지 기체의 상기 제1 면의 면 방위가 (1-100)면 및 (11-20)면 중 어느 한쪽 면으로부터 ＋5° 이하 －5° 이상의 범위인 것이 바람직하다.
이 반도체 소자에 따르면, 에피택셜층 내의 전위가 감소하고, 역방향 누설 전류가 감소하며 또한 역방향의 내압이 향상된다.
본 발명에 따른 반도체 소자에서는, 상기 질화갈륨 지지 기체의 상기 제1 면의 전위 밀도가 1×108 ㎝-2 이하인 것이 바람직하다.
이 반도체 소자에 따르면, 전위 밀도가 작기 때문에, 에피택셜층 내의 전위가 감소된다. 그러므로, 역방향 누설 전류가 감소하고 또한 역방향의 내압이 향상된다.
본 발명에 따른 반도체 소자에서는, 상기 질화갈륨 지지 기체의 상기 제1 면은 전위 밀도가 1×108 ㎝-2 이하인 제1 영역과, 상기 제1 영역의 전위 밀도보다 높은 전위 밀도를 갖는 제2 영역을 포함하는 것이 바람직하다.
이 반도체 소자에 따르면, 전위 밀도가 보다 작은 영역 위에 형성된 에피택셜층 내의 전위는 작다. 그러므로, 반도체 소자의 역방향 누설 전류가 더욱 감소하고 또한 역방향의 내압이 향상된다.
본 발명의 일 측면에 따르면, 에피택셜 기판은 (a) 제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 자립 기판과, (b) 상기 제1 면 위에 마련된 제1 에피택셜막을 구비하고, 상기 제1 질화갈륨 에피택셜막의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며, 상기 제1 에피택셜막의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이다.
이 에피택셜 기판에 따르면, 제1 질화갈륨 에피택셜막의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 제1 질화갈륨 에피택셜막의 캐리어 농도가 1×1014 cm-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께 및 캐리어 농도의 적절한 설계에 의해 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다. 고로, 따라서, 내압이 향상된 반도체 소자를 위한 에피택셜 기판이 제공된다.
본 발명의 에피택셜 기판은 상기 제1 질화갈륨 에피택셜막 위에 마련되어 있고 p형 도펀트를 포함하는 제2 질화갈륨 에피택셜막을 더 구비할 수 있다. 이 에피택셜 기판에 따르면, 내압이 향상된 pn 접합 다이오드를 위한 에피택셜 기판이 제공된다. 또한, 본 발명의 에피택셜 기판에서는, 상기 p형 도펀트는 이온 주입에 의해 도입, 또는, 유기 금속 기상 성장법에 의해 p형 에피택셜층이 형성되어 있는 것이 바람직하다.
본 발명의 에피택셜 기판은 (c) 상기 제1 질화갈륨 에피택셜막 내에 마련된 p형 반도체 영역과, (d) 상기 p형 반도체 영역 내에 마련된 n형 반도체 영역을 구비하고, 상기 제1 질화갈륨 에피택셜막 및 상기 질화갈륨 자립 기판은 n 도전형을 갖는 것이 바람직하다.
이 에피택셜 기판에 따르면, 내압이 향상된 트랜지스터를 위한 에피택셜 기판이 제공된다.
본 발명의 에피택셜 기판에서는, 상기 제1 질화갈륨 에피택셜막은 HVPE법에 의해 성장되는 것이 바람직하다. 성장 속도가 빠르기 때문에, 실용적인 시간 내에서 막 두께가 두꺼운 에피택셜막을 제공할 수 있다. 한편, 본 발명의 에피택셜 기판에서는, 상기 제2 질화갈륨 에피택셜막은 유기 금속 기상 성장법에 의해 형성되는 것이 바람직하다. 이 에피택셜 기판에 따르면, 고품질의 에피택셜막이 제공된다.
본 발명의 에피택셜 기판에서는, 상기 질화갈륨 자립 기판의 상기 제1 면의 면 방위가 (0001)면으로부터 ＋5° 이하 －5° 이상의 범위인 것이 바람직하다.
이 에피택셜 기판에 따르면, 저전위인 GaN 기판이 제공된다.
본 발명의 에피택셜 기판에서는, 상기 질화갈륨 자립 기판의 상기 제1 면의 면 방위가 (1-100)면 및 (11-20)면 중 어느 한쪽 면으로부터 ＋5° 이하 －5° 이상의 범위인 것이 바람직하다.
이 에피택셜 기판에 따르면, 에피택셜층 내의 전위가 감소하고, 역방향 누설 전류가 감소하며 또한 역방향의 내압이 향상된 반도체 소자를 위한 에피택셜 기판이 제공된다.
본 발명의 에피택셜 기판에서는, 상기 질화갈륨 자립 기판의 상기 제1 면의 전위 밀도가 1×108 ㎝-2 이하인 것이 바람직하다.
이 에피택셜 기판에 따르면, 전위 밀도가 작기 때문에, 에피택셜층 내의 전위가 감소한다. 그러므로, 역방향 누설 전류가 감소하고 또한 역방향의 내압이 향상된 반도체 소자를 위한 에피택셜 기판이 제공된다.
본 발명의 에피택셜 기판에서는, 상기 질화갈륨 자립 기판의 상기 제1 면은 전위 밀도가 1×108 ㎝-2 이하인 제1 영역과, 상기 제1 영역의 전위 밀도보다 높은 전위 밀도를 갖는 제2 영역을 포함하는 것이 바람직하다.
이 반도체 소자에 따르면, 전위 밀도가 보다 작은 영역 위에 반도체 소자를 형성하면, 에피택셜층 내의 전위가 더욱 감소한다. 그러므로, 역방향 누설 전류가 더욱 감소하고 또한 역방향의 내압이 향상된 반도체 소자를 위한 에피택셜 기판이 제공된다.
본 발명의 상기 목적 및 다른 목적, 특징 및 이점은 첨부 도면을 참조하여 진행되는 본 발명의 적합한 실시 형태인 이하의 상세한 기술로부터 보다 용이하게 밝혀진다.
본 발명의 지견은 예시로서 도시된 첨부 도면을 참조하여 이하의 상세한 기술을 고려함으로써 용이하게 이해할 수 있다. 이어서, 첨부 도면을 참조하면서, 본 발명의 반도체 소자 및 에피택셜 기판에 관계되는 실시 형태를 설명한다. 가능한 경우에는 동일한 부분에는 동일한 부호를 붙인다.
(제1 실시 형태)
도 1은 제1 실시 형태에 따른 III족 질화물 반도체 소자를 도시한 도면이다. 이 반도체 소자는 쇼트키 다이오드(11)이다. 쇼트키 다이오드(11)는 질화갈륨 지지 기체(13)와, 질화갈륨 에피택셜층(15)과, 오믹 전극(17)과, 쇼트키 전극(19)을 구비한다. 질화갈륨 지지 기체(13)는 제1 면(13a)과 제1 면의 반대측인 제2 면(13b)을 갖고 있고, 1×1018 ㎝-3을 초과하는 캐리어 농도를 나타낸다. 질화갈륨 에피택셜층(15)은 제1 면(13a) 위에 마련되어 있다. 오믹 전극(17)은 제2 면(13b) 위에 마련되어 있다. 쇼트키 전극(19)은 질화갈륨 에피택셜층(15) 위에 마련되어 있다. 질화갈륨 에피택셜층(15)의 두께(D1)는 5 ㎛ 이상 1000 ㎛ 이하이다. 또한, 질화갈륨 에피택셜층(15)의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이다. 캐리어 농도가 1×1014 ㎝-3 이상이면, 온 저항을 작게 할 수 있다. 캐리어 농도가 1×1017 ㎝-3 이하이면, 내압을 높게 할 수 있다.
이 쇼트키 다이오드(11)에 따르면, 질화갈륨 에피택셜층(15)의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 에피택셜층(15)의 캐리어 농도가 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께와 캐리어 농도의 적절한 설계에 의해 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다. 따라서, 쇼트키 다이오드(11)의 브레이크다운 전압을 높일 수 있다.
GaN 기판의 캐리어 농도는 에피택셜층의 캐리어 농도보다 크다. 도 1에 도시된 바와 같이, 쇼트키 다이오드(11)에서는, 오믹 전극(17)은 기판(13)의 제2 면(13b)의 전면 위에 마련되어 있다. 한편, 쇼트키 전극(19)은 에피택셜층 표면의 일부, 예컨대 소자의 거의 중앙에 원 형상으로 형성되어 있다. 쇼트키 전극(19)으로서는 예컨대 니켈 금(Ni/Au)을 사용할 수 있지만, 이 밖에 Pt/Au, Au를 사용하여도 좋다. 질화갈륨 지지 기체(13) 및 질화갈륨 에피택셜층(15)은 n 도전형을 나타내고 있다. 또한, 질화갈륨 에피택셜층(15)은 질화갈륨 지지 기체(13) 위에 직접 호모 에피택셜 성장된다. 질화갈륨 지지 기체(13)의 두께(D2)는 예컨대 100 ㎛ 이상 700 ㎛ 이하인 것이 바람직하다.
(실시예 1)
HVPE법으로 제작된 (0001)면 GaN 자립 기판을 준비한다. 이하의 순서에 의해 쇼트키 다이오드를 제작한다. n 도전형 GaN 자립 기판의 캐리어 농도는 3×1018 ㎝-3 이며, 그 두께는 400 ㎛이다. 이 기판 내의 평균 전위 밀도는 5×106 ㎝-2이다. GaN 자립 기판 위에 캐리어 농도가 5×1015 ㎝-3이고 그 두께가 20 ㎛인 n 도전형 에피택셜막을 HVPE법에 의해 성장시켜 에피택셜 기판을 제작한다(이하, 시료 A로서 참조함). 기판의 이면에 오믹 전극을 형성하고, 에피택셜막 위에 쇼트키 전극을 형성한다. 오믹 전극은 유기 세정한 후에 기판의 이면 전면에 형성된다. 오믹 전극의 형성에서는, Ti/A1/Ti/Au(20 ㎚/100 ㎚/20 ㎚/300 ㎚)를 EB 증착법에 의해 형성한다. 오믹 전극막을 형성한 후에, 600℃에서 약 1분간 합금화를 행한다. 쇼트키 전극은 500 ㎚의 금막을 저항 가열 증착법에 의해 형성한다. 쇼트키 전극의 형상은 예컨대 200 ㎛ 직경의 원형이다. 오믹 전극 및 쇼트키 전극 각각의 형성에 앞서 증착 전에 HCl 수용액(염산 1:순수 1)을 이용하여 에피택셜막 표면의 처리를 실온에서 1분간 행한다.
한편, 다른 GaN 자립 기판 위에 캐리어 농도가 5×1015 ㎝-3이며 그 두께가 3 ㎛인 에피택셜막을 HVPE법에 의해 성장시켜 에피택셜 기판을 제작한다(이하, 시료 B로서 참조함). 상기와 같이 오믹 전극 및 쇼트키 전극을 형성한다.
도 2는 시료 A 및 시료 B의 I-V 특성을 도시한 도면이다. 도 2에서는, 특성곡선 CA가 시료 A의 특성을 나타내고, 특성 곡선 CB가 시료 B의 특성을 나타낸다. 도 3a는 두꺼운 에피택셜막을 갖는 쇼트키 다이오드의 내압을 설명하기 위한 도면이고, 도 3b는 얇은 에피택셜막을 갖는 쇼트키 다이오드의 내압을 설명하기 위한 도면이다. 시료 B의 역방향 내압은 시료 A의 역방향 내압에 비하여 작다. 이러한 이유로서는, 시료 A에서는 에피택셜층의 두께가 충분히 두껍기 때문에, 도 3a에 도시된 바와 같이, 인가 전압을 크게 해 나가면, 공핍층(DepA)이 기판과 에피택셜막과의 계면에 도달하기 전에 쇼트키 전극과 에피택셜막과의 계면 근처에서 임팩트 이온화가 발생하고, 이것에 따른 역방향 누설 전류가 흐른다. 이 임팩트 이온화가 역방향 내압을 결정하고 있다. 시료 B에서는 에피택셜막의 두께가 충분하지 않기 때문에, 도 3b에 도시된 바와 같이, 인가 전압을 크게 해 나가면, 쇼트키 전극 아래의 에피택셜 표면에서의 임팩트 이온화의 발생보다 먼저 공핍층(DepB)이 기판과 에피택셜막과의 계면에 도달하는 펀치 스루가 발생하게 되어, 역방향 내압이 저하된다.
(실시예 2)
HVPE법으로 제작된 (0001)면 GaN 자립 기판을 준비한다. n 도전형 GaN 자립 기판의 캐리어 농도는 3×1018 ㎝-3이며, 그 두께는 400 ㎛이다. 이 기판의 평균 전위 밀도가 5×105 ㎝-2이다. GaN 자립 기판 위에 HVPE법에 의해 캐리어 농도가 5×1015 ㎝-3이며 그 두께가 20 ㎛인 n 도전형 에피택셜막을 성장시켜 에피택셜 기판을 제작한다(시료 C). 이 에피택셜 기판을 이용하고, 실시예 1과 동일한 프로세스를 이용하여 쇼트키 다이오드를 제작한다.
도 4는 시료 A 및 시료 C의 I-V 특성을 도시한 도면이다. 도 4에서는, 특성 곡선 CA가 시료 A의 특성을 나타내고, 특성 곡선 CC가 시료 C의 특성을 나타낸다. 시료 A의 GaN 자립 기판 내의 평균 전위 밀도는 5×106 ㎝-2이며, 한편, 시료 C의 GaN 자립 기판의 평균 전위 밀도는 5×105 ㎝-2이다. 시료 C의 역방향 내압은 시료 A의 역방향 내압에 비하여 높다. 즉, 지지 기체에 존재하는 전위는 역방향 누설 전류를 증가시킨다고 생각된다.
(실시예 3)
HVPE법으로 제작된 (1-100)면 GaN 자립 기판을 준비한다. n 도전형 GaN 자립 기판의 캐리어 농도는 3×1018 ㎝-3이며, 그 두께는 400 ㎛이다. GaN 자립 기판 위에 HVPE법에 의해 캐리어 농도가 5×1015 ㎝-3이며 그 두께가 20 ㎛인 n 도전형 에피택셜막을 성장시켜 에피택셜 기판을 제작한다(이하, 시료 D로서 참조함). 이 에피택셜 기판을 이용하고, 실시예 1과 동일한 프로세스를 이용하여 쇼트키 다이오드를 제작한다.
도 5는 시료 A 및 시료 D의 I-V 특성을 도시한 도면이다. 도 5에서는, 특성 곡선 CA가 시료 A의 특성을 나타내고, 특성 곡선 CD가 시료 D의 특성을 나타낸다. 시료 A의 GaN 자립 기판은 (0001)면을 갖고 있고, 한편, 시료 D의 GaN 자립 기판은 (1-100)면을 갖고 있기 때문에, 시료 C의 역방향 내압은 시료 A의 역방향 내압에 비하여 향상되고 있다. 즉, (1-100)면 상에 질화갈륨막을 에피택셜 성장시키면, [0001] 방향의 관통 전위가 발생하지 않는다. 그러므로, 이 쇼트키 다이오드에서는 누설이 매우 적다.
(실시예 4)
HVPE법으로 제작된 (0001)면 GaN 자립 기판을 준비한다. n 도전형 GaN 자립 기판의 캐리어 농도는 3×1018 ㎝-3이며, 그 두께는 400 ㎛이다. GaN 자립 기판 위에 HVPE법에 의해 캐리어 농도가 1×1017 ㎝-3이며, 그 두께가 10, 5, 3 ㎛인 n 도전형에피택셜막을 각각 성장시켜 에피택셜 기판을 제작한다(시료 E, F, G로서 참조함). 이들 에피택셜 기판을 이용하고, 실시예 1과 동일한 프로세스를 이용하여 쇼트키 다이오드를 제작한다.
도 6은 상기 시료 E, F, G의 I-V 특성을 도시한 도면이다. 도 6에서는, 특성 곡선 CE, CF, CG가 시료 E, F, G의 특성을 각각 나타낸다. 시료 E 및 F에서는, 거의 동일한 역방향 내압을 나타내고 있지만, 시료 G의 역방향 내압은 시료 E 및 F의 역방향 내압에 비하여 작다. 시료 G에서는, 인가 전압을 크게 했을 때 에피택셜막 내의 공핍층이 기판과 에피택셜막과의 계면에 도달하는 펀치 스루가 발생하기 때문에, 역방향 내압이 저하된다고 생각된다. 따라서, 적어도 5 ㎛의 에피택셜막의 두께가 필요하다.
쇼트키 다이오드라는 전력 변환 장치의 드리프트층(n-층)에서는, 내압 향상을 위해 캐리어 농도는 1×1017 ㎝-3 이하인 것이 바람직하다. 펀치 스루를 발생시키지 않기 때문에, 캐리어 농도에 따른 에피택셜 두께의 적절한 설계가 중요하다. 캐 리어 농도가 1×1017 ㎝-3에서는, 에피택셜막의 두께가 5 ㎛ 이상이면, 고내압이기 때문에 에피택셜막의 두께는 충분하다.
(제2 실시 형태)
도 7은 제2 실시 형태에 따른 III족 질화물 반도체층을 포함하는 반도체 소자를 도시한 도면이다. 반도체 소자는 pn 접합 다이오드(31)이다. pn 접합 다이오드(31)는 질화갈륨 지지 기체(33)와, 제1 질화갈륨 에피택셜층(35)과, 제1 오믹 전극(37)과, 제2 질화갈륨 에피택셜막(39)과, 제2 오믹 전극(41)을 구비한다. 질화갈륨 지지 기체(33)는 제1 면(33a)과 제1 면(33a)의 반대측인 제2 면(33b)을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 나타낸다. 질화갈륨 지지 기체(33)는 n 도전형을 나타내고 있다. 제1 질화갈륨 에피택셜층(35)의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며, 제1 질화갈륨 에피택셜층(35)의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이다. 제1 질화갈륨 에피택셜층(35)은 제1 면(33a) 위에 마련되어 있다. 제1 오믹 전극(예컨대, 캐소드 전극; 37)은 제2 면(33b) 위에 마련되어 있다. 제2 질화갈륨 에피택셜막(39)은 제1 질화갈륨 에피택셜층(35) 위에 마련되어 있고, 또한 p형 도펀트를 포함한다. 제2 오믹 전극(예컨대, 애노드 전극; 41)은 제2 질화갈륨 에피택셜막(39)에 마련되어 있다.
이 pn 접합 다이오드(31)에 따르면, 제1 질화갈륨 에피택셜층(35)의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 제1 질화갈륨 에피택셜층(35)의 캐리어 농도가 1× 1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께와 캐리어 농도의 적절한 설계에 의해 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다.
질화갈륨 지지 기체(33) 및 제1 질화갈륨 에피택셜층(35)은 n 도전형을 나타내고, 제2 질화갈륨 에피택셜층(39)은 p 도전형을 나타낸다. GaN 자립 기판(33)의 캐리어 농도는 에피택셜층(35)의 캐리어 농도보다 크다. 제1 질화갈륨 에피택셜층(35)의 캐리어의 농도는 제2 질화갈륨 에피택셜막(39)의 캐리어 농도보다 작다. 그러므로, 공핍층은 주로 제1 질화갈륨 에피택셜층(35)으로 신장된다. 에피택셜층(35)의 두께 및 캐리어 농도로서, 제1 실시 형태에 따른 쇼트키 다이오드(11)와 동일한 두께 및 캐리어 농도를 이용할 수 있다. 질화갈륨 에피택셜층(39)의 캐리어 농도는 1×1017 ㎝-3 이상인 것이 바람직하다.
pn 접합 다이오드(31)에서는, 오믹(캐소드) 전극(37)은 기판(33)의 제2 면(33b)의 전면 위에 마련되어 있다. 캐소드 전극의 재료로서는, 예컨대 Ti/Al/Ti/Au(20 ㎚/100 ㎚/20 ㎚/300 ㎚)를 사용할 수 있고, 또한, 애노드 전극의 재료로서는, 예컨대 Ni/Au(50 ㎚/100 ㎚)를 사용할 수 있다. 제1 질화갈륨 에피택셜층(35)은 질화갈륨 지지 기체(33) 위에 직접 호모 에피택셜 성장되며, 제2 질화갈륨 에피택셜층(39)은 제1 질화갈륨 에피택셜층(35) 위에 직접 호모 에피택셜 성장된다. 제1 질화갈륨 에피택셜층(35)의 두께는 제2 질화갈륨 에피택셜층(39)의 두께보다 큰 것이 바람직하다. 제2 질화갈륨 에피택셜층의 두께(D3)는 예컨대 0.1 ㎛ 이상 10 ㎛ 이하인 것이 바람직하다.
(실시예 5)
HVPE법으로 제작된 (0001)면 GaN 자립 기판을 준비한다. n 도전형 GaN 자립 기판의 캐리어 농도는 3×1018 ㎝-3이며, 그 두께는 400 ㎛이다. 이 기판의 전위 밀도는 5×105 ㎝-3이다. GaN 자립 기판 위에 HVPE법에 의해 캐리어 농도가 5×1015 ㎝-3이며 그 두께가 20 ㎛인 n 도전형 에피택셜막을 성장시켜 에피택셜 기판을 제작한다. 연속하여 유기 금속 기상 성장법에 의해 p 도전형 GaN 층을 더 형성하고, PN 접합을 포함하는 에피택셜 기판을 제작한다. 도펀트로서 Mg를 5×1019 ㎝-3 도핑하고, 두께는 1 ㎛이다. 캐리어 농도는 1×1018 ㎝-3이다. p형 오믹 전극은 표면 p형층을 메사형으로 약 2 ㎛의 깊이로 Cl2계 RIE에 의해 드라이 에치를 행한 후, 메사 위에 Ni/Au(50 ㎚/100 ㎚) 저항 가열 진공 증착하여, 700℃의 질소 속에서 열처리함으로써 형성한다. p형 전극 형상은 예컨대 200 ㎛ 직경의 원형이다. n형 오믹 전극은 기판의 이면 전면에 Ti/Al/Ti/Au(20 ㎚/100 ㎚/20 ㎚/300 ㎚)를 EB 진공 증착한 후, 600℃에서 1분간 질소 속에서 열처리함으로써 형성한다(시료 H). 시료 H의 I-V 특성을 도 8에 나타낸다. 동일한 구조의 쇼트키 다이오드인 시료 C와 동일한 역방향 내압을 얻을 수 있는 것을 나타내고 있다.
(제3 실시 형태)
도 9a는 제3 실시 형태에 따른 트랜지스터를 도시한 도면이고, 도 9b는 도 9a에 도시된 II-II선을 따라 취해진 단면을 도시한 도면이다. III족 질화물 반도체 MIS형 전계 효과 트랜지스터(71)는 질화갈륨 지지 기체(53)와, 질화갈륨 에피택셜층(55)과, p형 반도체 영역(57)과, n형 반도체 영역(59)과, 소스 전극(61)과, 드레인 전극(63)과, 게이트 전극(75)을 구비한다. 질화갈륨 지지 기체(53)는 제1 면(53a)과 제1 면(53a)의 반대측인 제2 면(53b)을 갖고 있고, 또한 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는다. 질화갈륨 에피택셜층(55)은 제1 면(53a) 위에 마련되어 있다. p형 반도체 영역(57)은 질화갈륨 에피택셜층(55)에 마련되어 있다. n형 반도체 영역(59)은 p형 반도체 영역(57) 내에 마련되어 있다. 소스 전극(61)은 고도핑의 n형 반도체 영역(59) 위에 마련되어 있다. 드레인 전극(63)은 제2 면(53b) 위에 마련되어 있다. 게이트 전극(75)은 질화갈륨 에피택셜층(55) 위에 형성된 절연층(77) 위에 마련되어 있다. p형 반도체 영역(57)은 게이트 전극(75)의 아래에 마련된 연장부(57b)를 갖는다. 절연층의 재료로서는, 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미나, 질화알루미늄, AlGaN 등을 사용할 수 있다. 질화갈륨 에피택셜층(55)의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며, 또한 질화갈륨 에피택셜층(55)의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이다.
이 트랜지스터(71)는 n형 반도체 영역(59) 위에 마련된 소스 전극(61) 및 기판의 제2 면(53b) 위에 마련된 드레인 전극(63)의 한쪽에서 다른 쪽으로 전류가 흐르는 종형 구조를 갖는다. 질화갈륨 에피택셜층(55)의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 질화갈륨 에피택셜층(55)의 캐리어 농도가 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께와 캐리어 농도의 적절한 설계에 의해 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다.
이온 주입으로 p형 반도체 영역을 형성하면, 선택한 영역에 p 도전형 반도체를 갖는 플래너(planar) 구조의 반도체 소자를 형성할 수 있다. p형 도펀트로서는 예컨대 마그네슘 등을 사용할 수 있다. 또한, 이온 주입으로 n형 반도체 영역을 형성하면, 선택한 영역에 n 도전형 반도체를 갖는 플래너 구조의 반도체 소자를 형성할 수 있다. n형 도펀트로서는, 예컨대, 실리콘 등을 사용할 수 있다. p형 반도체 영역(57)은 n형 반도체 영역(59)을 에피택셜층(55)으로부터 전기적으로 분리하고 있다. p형 반도체 영역(57)은 게이트 전극 아래의 절연막 아래에 마련된 연장부(57b)를 갖는다. 게이트 전극(75)에 전압을 인가하면, 절연막과 p형 영역(57)의 계면에 n형 반전층이 형성되어, n형 반도체 영역(59)으로부터 캐리어가 반전층을 지나 에피택셜층(55)으로 흐른다. p형 반도체 영역(57)의 깊이는 0.1 ㎛ 이상 3 ㎛ 이하인 것이 바람직하다. p형 반도체 영역(57) 표면 부분의 캐리어 농도는 1×1017 ㎝-3 이상인 것이 바람직하다. n형 반도체 영역(59)의 깊이는 0.05 ㎛ 이상 2 ㎛ 이하인 것이 바람직하다. n형 반도체 영역(59)의 캐리어 농도는 5×1017 ㎝-3 이상인 것이 바람직하다. 도 9a에 도시된 바와 같이, 게이트 전극(75)의 분지(分枝; 75a)의 각각은 소스 전극(61)의 분지(61a) 사이에 위치하고 있다. 각 전극(75, 61)의 코너는 브레이크다운을 막기 위해서 둥글게 되어 있다.
제1 내지 제3 실시 형태에 따른 반도체 소자(11, 31, 71)에서는, 질화갈륨 지지 기체의 제1 면의 면 방위가 (0001)면(결정학적으로 등가인 면을 포함함)인 것이 바람직하다. 이것에 의해, 저전위인 GaN 기판이 제공된다. 또한, 반도체 소자(11, 31, 71)에서는, 질화갈륨 지지 기체의 제1 면의 면 방위는 (1-100)면(결정학적으로 등가인 면을 포함함) 또는 (11-20)면(결정학적으로 등가인 면을 포함함)인 것이 바람직하다. 면 방위의 불일치를 고려하면, 이들 결정면 중 어느 한 면으로부터 ＋5° 이하 －5° 이상의 범위인 것이 바람직하다. 반도체 소자(11, 31, 71)에 따르면, 에피택셜층 내의 전위가 감소하고, 역방향 누설 전류가 감소하며 또한 역방향의 내압이 향상된다. 또한, 반도체 소자(11, 31, 71)에서는, 질화갈륨 지지 기체의 제1 면의 전위 밀도가 1×108 ㎝-2 이하인 것이 바람직하다. 이 반도체 소자(11, 31, 71)에 따르면, 전위 밀도가 작기 때문에, 에피택셜층 내의 전위가 감소한다. 그러므로, 역방향 누설 전류가 감소하고 또한 역방향의 내압이 향상된다. 게다가, 반도체 소자(11, 31, 71)에서는, 질화갈륨 지지 기체의 상기 제1 면은 전위 밀도가 1×108 ㎝-2 이하인 제1 영역과, 제1 영역의 전위 밀도보다 큰 전위 밀도를 갖는 제2 영역을 포함하는 것이 바람직하다. 이 반도체 소자(11, 31, 71)에 따르면, 전위 밀도가 보다 작은 영역 위에 반도체 소자를 형성하면, 에피택셜층 내의 전위가 더욱 감소한다. 그러므로, 역방향 누설 전류가 더 감소하고 또한 역방향의 내압이 향상된다.
(제5 실시 형태)
도 10a 내지 도 10c는 제5 실시 형태에 따른 에피택셜 기판의 제작을 도시한 도면이다. 도 10a에 도시된 바와 같이, 질화갈륨 자립 기판(83)을 준비한다. n 도전형 질화갈륨 자립 기판(83)은 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는다. 도 10b에 도시된 바와 같이, 에피택셜막(85)은 질화갈륨 자립 기판(83)의 제1 면(83a) 위에 퇴적된다. 질화갈륨 에피택셜막(85)의 두께는 5 ㎛ 이상 1000 ㎛ 이하이다. 질화갈륨 에피택셜막(85)은 예컨대 n 도전형을 나타내고 있고, 그 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이다. 이것에 의해, 에피택셜 기판(81)을 얻을 수 있다. 이 기판을 사용하여 제1 및 제3 실시 형태에 도시된 반도체 소자를 제작할 수 있다. 질화갈륨 에피택셜막(85)은 HVPE법에 의해 성장되는 것이 바람직하다.
도 10c에 도시된 바와 같이, 이 에피택셜 기판(81)의 에피택셜막(85)의 표면에 쇼트키 전극막(87)을 퇴적하는 동시에, 기판(83)의 제2 면(83b) 위에 오믹 전극막(89)을 퇴적한다. 질화갈륨 에피택셜막(85)의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 질화갈륨 에피택셜막(85)의 캐리어 농도가 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께와 캐리어 농도의 적절한 설계에 의해 쇼트키 전극막(87)과 오믹 전극막(89) 사이에 전압을 인가하면, 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다. 따라서, 내압이 향상된 반도체 소자를 위한 에피택셜 기판이 제공된다.
이 에피택셜 기판(81)에는 질화갈륨 에피택셜막(85)에 p형 반도체 영역을 형성하는 동시에, 이 p형 반도체 영역 내에 n형 반도체 영역을 형성하도록 하여도 좋다. 이 결과, 내압이 향상된 트랜지스터를 위한 에피택셜 기판이 제공된다.
도 10d 내지 도 10g는 에피택셜 기판의 제작을 도시한 도면이다. 도 10d 및 도 10e에 도시된 바와 같이, 에피택셜 기판(81)을 제작한다. 도 10f에 도시된 바와 같이, 에피택셜 기판(81) 위에 p형 질화갈륨 에피택셜막(93)을 퇴적하여 에피택셜 기판(91)을 제작한다. 질화갈륨 에피택셜막(93)은 유기 금속 기상 성장법에 의해 성장되는 것이 바람직하다. 질화갈륨 에피택셜막(93)의 캐리어 농도는 질화갈륨 에피택셜막(85)의 캐리어 농도보다 크기 때문에, 공핍층은 주로 질화갈륨 에피택셜막(85)에 형성된다.
도 10g에 도시된 바와 같이, 이 에피택셜 기판(91)의 에피택셜막(93) 위에 오믹 전극막(95)을 퇴적하는 동시에, 기판(83)의 제2 면(83b) 위에 오믹 전극막(97)을 퇴적한다. 질화갈륨 에피택셜막(85)의 두께가 5 ㎛ 이상 1000 ㎛ 이하이면서 질화갈륨 에피택셜막(85)의 캐리어 농도가 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이기 때문에, 에피택셜층의 두께와 캐리어 농도의 적절한 설계에 의해 오믹 전극막(95)과 오믹 전극막(97) 사이에 전압을 인가하면, 펀치 스루가 발생하지 않는 이상적인 브레이크다운을 실현할 수 있다. 따라서, 내압이 향상된 반도체 소자를 위한 에피택셜 기판(91)이 제공된다.
상기 에피택셜 기판(81, 91)에서는, 에피택셜막(85)을 HVPE법에 의해 성장시키면, 1000 ㎛ 정도까지의 후막의 에피택셜막을 실용적인 시간 내에서 성장시킬 수 있다. 한편, 에피택셜 기판(91)에서는, 에피택셜막(93)을 유기 금속 기상 성장법에 의해 형성하면, 고품질의 에피택셜막을 형성할 수 있다. 또한, 에피택셜 기판(81, 91)에서는, 질화갈륨 자립 기판(83)의 제1 면(83a)의 면 방위가 (0001)면(결정학적으로 등가인 면을 포함함)인 것이 바람직하다. 이 에피택셜 기판에 따르면, 저전위인 GaN 자립 기판이 제공된다. 또한, 에피택셜 기판(81, 91)에서는, 질화갈륨 자립 기판(83)의 제1 면(83a)의 면 방위가 (1-100)면(결정학적으로 등가인 면을 포함함) 및(11-20)면(결정학적으로 등가인 면을 포함함) 중 어느 한쪽 면으로부터 ＋5° 이하 －5° 이상의 범위인 것이 바람직하다. 이 에피택셜 기판(81, 91)에 따르면, 에피택셜층 내의 전위가 감소하고, 역방향 누설 전류가 감소하며 또한 역방향의 내압이 향상된다.
도 11a는 GaN 자립 기판에 있어서의 고전위 영역 및 저전위 영역의 일 배치를 도시한 도면이고, 도 11b는 GaN 자립 기판에 있어서의 고전위 영역 및 저전위 영역의 다른 배치를 도시한 도면이다. 에피택셜 기판(81, 91)을 위한 질화갈륨 자립 기판(82)의 제1 면(82a)은 비교적 큰 관통 전위 밀도를 갖는 고전위 영역(82c)이 드러난 제1 영역과, 비교적 작은 관통 전위 밀도를 갖는 저전위 영역(82d)이 드러난 제2 영역을 갖는다. 고전위 영역(82c)은 저전위 영역(82d)에 둘러싸여 있고, 제1 면(82a)에 있어서, 제1 영역은 제2 영역 내에 도트형으로 임의로 분포되어 있다. 전체적으로 관통 전위 밀도는 예컨대 1×108 ㎝-2 이하이다. 이 에피택셜 기판(81, 91)에 따르면, 전위 밀도가 작기 때문에, 에피택셜층 내의 전위가 감소한다. 그러므로, 역방향 누설 전류가 감소하고 또한 역방향의 내압이 향상된다.
또한, 도 11b의 질화갈륨 자립 기판(84)의 제1 면(84a)은 비교적 큰 관통 전 위 밀도를 갖는 고전위 영역(84c)이 드러난 제1 영역과, 비교적 작은 관통 전위 밀도를 갖는 저전위 영역(84d)이 드러난 제2 영역을 갖는다. 저전위 영역(82d)은 고전위 영역(82c)을 따라 신장되어 있다. 그러므로, 제1 면(84a)에 있어서, 제1 영역(스트라이프 영역) 및 제2 영역(스트라이프 영역)은 교대로 배열되어 있다. 하나의 저전위 영역(84d)은 고전위 영역(84c)에 의해 다른 저전위 영역(82d)으로부터 분리되어 있다.
저전위 영역의 관통 전위 밀도가 1×108 ㎝-2 이하이고, 제2 영역의 관통 전위 밀도는 제1 영역의 전위 밀도보다 크며, 예컨대 1×108 ㎝-2 이상이다. 전위 밀도가 보다 작은 영역 위에 반도체 소자를 형성하면, 에피택셜막 내의 전위가 더욱 감소한다. 그러므로, 역방향 누설 전류가 더욱 감소하고 또한 역방향의 내압이 향상된다.
질화갈륨 반도체를 이용하는 고내압 반도체 소자는 실리콘 반도체를 이용하는 반도체 소자에 비하여 역방향 내압을 높게 할 수 있고, 또한 순방향의 온 저항도 작다.
적합한 실시 형태에 있어서 본 발명의 원리를 도시하여 설명해 왔지만, 본 발명은 그러한 원리에서 일탈하지 않고 배치 및 상세에 있어서 변경될 수 있는 것은 당업자에 의해 인식된다. 본 발명은 본 실시 형태에 개시된 특정한 구성에 한정되지 않는다. 예컨대, 노멀 오프 타입의 트랜지스터를 설명하였지만, 이것에 한정되지 않는다. 따라서, 특허청구범위 및 그 정신의 범위에서 이루어지는 모든 수정 및 변경에 권리를 청구한다.
이상 설명한 바와 같이, 본 발명에 따르면, 역방향 내압을 향상시킬 수 있는 구조를 갖는 III족 질화물 소자가 제공되며, 또한, 이 반도체 소자를 위한 에피택셜 기판이 제공된다.

Claims (20)

  1. 제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 자립 기판과,
    상기 제1 면 위에 마련된 제1 질화갈륨 에피택셜막
    을 구비하고,
    상기 제1 질화갈륨 에피택셜막의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며,
    상기 제1 질화갈륨 에피택셜막의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하인 것인 에피택셜 기판.
  2. 제1항에 있어서, 상기 제1 질화갈륨 에피택셜막 내에 마련된 p형 반도체 영역과,
    상기 p형 반도체 영역 내에 마련된 n형 반도체 영역
    을 구비하고,
    상기 제1 질화갈륨 에피택셜막 및 상기 질화갈륨 자립 기판은 n 도전형을 갖는 것을 특징으로 하는 에피택셜 기판.
  3. 제1항에 있어서, 상기 제1 질화갈륨 에피택셜막 위에 마련되어 있고 p형 도펀트를 포함하는 제2 질화갈륨 에피택셜막을 더 구비하는 에피택셜 기판.
  4. 제3항에 있어서, 상기 p형 도펀트는 이온 주입에 의해 도입되어 있는 것인 에피택셜 기판.
  5. 제3항에 있어서, 상기 제2 질화갈륨 에피택셜막은 유기 금속 기상 성장법에 의해 형성되는 것인 에피택셜 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 질화갈륨 자립 기판의 상기 제1 면의 면 방위가 (0001)면으로부터 ＋5° 이하 －5° 이상의 범위인 것을 특징으로 하는 에피택셜 기판.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 질화갈륨 자립 기판의 상기 제1 면의 면 방위가 (1-100)면 및 (11-20)면 중 어느 한쪽 면으로부터 ＋5° 이하 －5° 이상의 범위인 것을 특징으로 하는 에피택셜 기판.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 질화갈륨 자립 기판의 상기 제1 면의 전위 밀도가 1×108 ㎝-2 이하인 것을 특징으로 하는 에피택셜 기판.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 질화갈륨 자립 기판의 상기 제1 면은 전위 밀도가 1×108 ㎝-2 이하인 제1 영역과, 상기 제1 영역의 전위 밀도보다 큰 전위 밀도를 갖는 제2 영역을 포함하는 것을 특징으로 하는 에피택셜 기판.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 질화갈륨 에피택셜막은 HVPE법으로 성장되는 것을 특징으로 하는 에피택셜 기판.
  11. III족 질화물 반도체층을 포함하는 반도체 소자로서,
    제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 지지 기체와,
    상기 제1 면 위에 마련된 제1 질화갈륨 에피택셜층과,
    상기 제2 면 위에 마련된 오믹 전극과,
    상기 제1 질화갈륨 에피택셜층에 마련된 쇼트키 전극
    을 구비하고,
    상기 제1 질화갈륨 에피택셜층의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며,
    상기 제1 질화갈륨 에피택셜층의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이고,
    상기 반도체 소자는 쇼트키 다이오드인 것을 특징으로 하는 반도체 소자.
  12. III족 질화물 반도체층을 포함하는 반도체 소자로서,
    제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 지지 기체와,
    상기 제1 면 위에 마련된 제1 질화갈륨 에피택셜층과,
    상기 제2 면 위에 마련된 오믹 전극과,
    상기 제1 질화갈륨 에피택셜층 위에 마련되어 있고 p형 도펀트를 포함하는 제2 질화갈륨 에피택셜층과,
    상기 제2 질화갈륨 에피택셜층 위에 마련된 오믹 전극
    을 구비하고,
    상기 질화갈륨 지지 기체는 n 도전형을 나타내고 있으며,
    상기 제1 질화갈륨 에피택셜층의 두께는 5 ㎛ 이상 1000 ㎛ 이하이고,
    상기 제1 질화갈륨 에피택셜층의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이며,
    상기 반도체 소자는 pn 접합 다이오드인 것을 특징으로 하는 반도체 소자.
  13. III족 질화물 반도체층을 포함하는 반도체 소자로서,
    제1 면과 상기 제1 면의 반대측인 제2 면을 갖고 있고 1×1018 ㎝-3을 초과하는 캐리어 농도를 갖는 질화갈륨 지지 기체와,
    상기 제1 면 위에 마련된 제1 질화갈륨 에피택셜층과,
    상기 제1 질화갈륨 에피택셜층 내에 마련된 p형 반도체 영역과,
    상기 p형 반도체 영역 내에 마련된 n형 반도체 영역과,
    상기 n형 반도체 영역 위에 마련된 소스 전극과,
    상기 제2 면 위에 마련된 드레인 전극과,
    상기 제1 질화갈륨 에피택셜층에 마련된 절연층과,
    상기 절연층 위에 마련된 게이트 전극
    을 구비하고,
    상기 제1 질화갈륨 에피택셜층의 두께는 5 ㎛ 이상 1000 ㎛ 이하이며,
    상기 제1 질화갈륨 에피택셜층의 캐리어 농도는 1×1014 ㎝-3 이상 1×1017 ㎝-3 이하이고,
    상기 반도체 소자는 MIS 트랜지스터인 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서, 상기 p형 반도체 영역의 p형 도펀트는 이온 주입에 의해 도입되어 있는 것인 반도체 소자.
  15. 제13항에 있어서, 상기 n형 반도체 영역의 n형 도펀트는 이온 주입에 의해 도입되어 있는 것인 반도체 소자.
  16. 제14항에 있어서, 상기 n형 반도체 영역의 n형 도펀트는 이온 주입에 의해 도입되어 있는 것인 반도체 소자.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 질화갈륨 지지 기체의 상기 제1 면의 면 방위가 (0001)면으로부터 ＋5° 이하 －5° 이상의 범위인 것을 특징으로 하는 반도체 소자.
  18. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 질화갈륨 지지 기체의 상기 제1 면의 면 방위가 (1-100)면 및 (11-20)면 중 어느 한쪽 면으로부터 ＋5° 이하 －5° 이상의 범위인 것을 특징으로 하는 반도체 소자.
  19. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 질화갈륨 지지 기체의 상기 제1 면의 전위 밀도가 1×108 ㎝-2 이하인 것을 특징으로 하는 반도체 소자.
  20. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 질화갈륨 지지 기체의 상기 제1 면은 전위 밀도가 1×108 ㎝-2 이하인 제1 영역과, 상기 제1 영역의 전위 밀도보다 큰 전위 밀도를 갖는 제2 영역을 포함하는 것을 특징으로 하는 반도체 소자.
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