WO2005122273A1

WO2005122273A1 - パワー素子

Info

Publication number: WO2005122273A1
Application number: PCT/JP2005/010691
Authority: WO
Inventors: Makoto Kitabatake; Osamu Kusumoto; Masao Uchida; Kunimasa Takahashi; Kenya Yamashita; Koichi Hashimoto
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-06-11
Filing date: 2005-06-10
Publication date: 2005-12-22
Also published as: US20080265260A1; US7671409B2; EP1775774A4; JPWO2005122273A1; JP4064436B2; EP1775774A1

Abstract

　ワイドバンドギャップ半導体を用いて形成され、かつトランジスタ構造を有するパワー素子であって、パワー素子の電流経路２０は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４と、負の温度依存性を示すオン抵抗を有するチャネル領域１とを含んでいる。パワー素子全体におけるオン抵抗の温度変化は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４におけるオン抵抗の温度変化ΔＲpと、負の温度依存性を示すオン抵抗を有するチャネル領域１におけるオン抵抗の温度変化ΔＲnとを相殺させることによって得られる。パワー素子の温度を－３０°Cから１００°Cへ変化させた場合のパワー素子全体におけるオン抵抗の変化の、－３０°Cにおけるパワー素子全体のオン抵抗に対する割合が５０％以下である。

Description

明細書

パワー素子

技術分野

[0001] 本発明は、ワイドバンドギャップ半導体を用いたパワー素子に関する。

背景技術

[0002] 高耐圧かつ大電流特性を有するパワー素子は、様々な分野で使用されている。パヮー素子には、電力損失によってパワー素子の温度が上昇し、素子特性が変化するという問題がある。このような素子特性の変化を抑えるため、従来から、パワー素子を冷却することによって安全動作温度以下に保持する構造が採用されている。具体的には、パワー素子をパッケージ基材に接触させ、パワー素子で発生した熱をパッケ一ジ基材に逃すことにより、素子温度の上昇を抑えている。

[0003] 室温で約 1. l leV程度のバンドギャップを有するシリコン半導体を用いたパワー素子（Siパワー素子）は、 150°Cを越える温度になると、熱暴走してショート状態となり電流制御素子として機能しなくなる。従って、 Siパワー素子における最も電流密度が高い部分の温度が 150°Cを超えないように熱設計される。特に、 Siパワー素子の内部における電流密度が 50AZcm²以上となる場合には、 Siパワー素子の内部で発生する熱が顕著になるので、効率的に熱を放出する必要がある。

[0004] し力しながら、パワー素子の温度が安全動作温度（150°C)以下に保たれている場合でも、温度変化によってパワー素子における導通時の電気抵抗 (以下、「オン抵抗」と称する。）が変化し、信頼性を低下させるという問題がある。

[0005] 従来の Siパワー素子として、 Si— MOSFET (金属酸ィ匕物一半導体電界効果ランジスタ）を例に説明する。 Si— MOSFETは、フルパワーで用いられる場合でも安全動作温度（150°C)以下の範囲に保持されるように、パッケージ基材自体および Si MOSFETのパッケージ基材への実装方法が最適化されている。 Si- MOSFET の素子温度が 150°C以下に保たれていれば、素子の破壊は起こらない。

[0006] し力しながら、素子温度が 100°C程度まで上昇すると、通常、オン抵抗が大きく変化する。図 4は、従来の Si— MOSFETにおけるオン抵抗 R の温度特性を示すグラフの一例であり、非特許文献 1に開示されている。図 4において、 Idはドレイン電流、 VGSはソース—ドレイン間電位をそれぞれ意味している。図 4に示すように、従来の Si— MOSFETのオン抵抗は、素子の温度 Tjが高くなるにつれて増加する。 100 °Cにおけるオン抵抗の値は、室温下におけるオン抵抗の値の 2倍以上となる。

[0007] Si— MOSFETのオン抵抗が温度上昇に伴って増大する理由は、オン抵抗が主に Si— MOSFETのドリフト領域における電気抵抗によって決まり、ドリフト領域の電気抵抗が大きな温度依存性を示す力もである。ドリフト領域は、比較的低い濃度の不純物を含む領域である。ドリフト領域では、温度が上昇すると、フオノン散乱が増大してキャリアの伝導を阻害するため、電気抵抗が増大すると考えられる。

[0008] Si— MOSFETにおける電気特性の温度変化は、以下のような問題を引き起こす。

[0009] インバータ等の機器を制御する回路は、一般的に、 Si— MOSFETなどのスィッチング素子を備えたパワーエレクトロニクス回路である。 Si— MOSFETの電気特性が温度により変化すると、それに伴って、インバータ等の回路の負荷に流れる電流も変化してしまう。このように、回路の負荷に流れる電流が温度依存性を示すと、その回路によって制御されるシステムの動作が不安定になるという問題を生じる。システムを安定して動作させるためには、 Si— MOSFETの温度上昇によって Si— MOSFET のオン抵抗が増大しても回路の付加に対して同じ電流が供給されるように、例えば電圧を上げるようなフィードバック制御をかける必要がある。しかし、このようなフィードバック制御を設けると、回路構成が複雑になり、製造コストも増大してしまう。

[0010] Si— MOSFET以外の他の Siパワー素子も、温度によって電気特性が変化するため、上記と同様の問題を有している。他の Siパワー素子として、 Si— IGBT (絶縁ゲート型バイポーラトランジスタ）を例に説明する。 Si-IGBTのオン抵抗は、温度の上昇に伴って減少する。従って、 Si— IGBTを含む回路を構成した場合、 Si— IGBTの温度が上昇して Si— IGBTにおける電気抵抗が減少すると、電圧を下げるようなフィードバック制御をかける必要がある。また、 IGBTにおけるオン抵抗は、 Si— MOSFE Tにおけるオン抵抗より大きい温度依存性を示す。そのため、動作時に Si— IGBTを流れる電流によって発生する熱をより高効率に放熱できるように、 Si— IGBTの熱設計を行い、 Si— IGBTの温度を低温に保つ必要がある。 [0011] なお、 SiCに関しては、 MOSFETのオン抵抗の特性評価が特許文献 1、 2および非特許文献 2に開示されてヽる。

特許文献 1 :特開 2002— 261275公報

特許文献 2 :特開平 7— 131016号公報

非特許文献 1： Infineon社 Cool MOS Power Transistor dataシート SPP04N60C3,S PB04N60C3,SPA04N60C3

非特許文献 2 :「高反転層チャネル移動度を有するプレーナ型 AH— SiC MOSFET s」、 FEDジャーナル Vol. 11 No. 2 (2000) p82の図 3

発明の開示

発明が解決しょうとする課題

[0012] 上述したように、従来の Siパワー素子における電気特性は、素子温度に依存して変化する。従って、 Siパワー素子を含む回路を用いてシステムを安定して動作させようとすると、回路の付カ卩に対して一定の電流が流れるようにフィードバック制御を行う必要があり、回路構成が複雑になる。

[0013] 本発明は、上記事情に鑑みてなされたものであり、その目的は、オン抵抗の温度変化を抑えたパワー素子を提供することにある。

課題を解決するための手段

[0014] 本発明のパワー素子は、ソース電極と、ドレイン電極と、前記ソース領域と前記ドレイン電極との間で直列電流径路を形成するチャネル領域およびドリフト領域を含むヮイドギャップ半導体とを備えたパワー素子であって、前記直列電流径路のうち前記チャネル領域以外の領域は正の温度依存性を示すオン抵抗を有し、かつ、前記チヤネル領域は負の温度依存性を示すオン抵抗を有しており、前記パワー素子の温度を — 30°Cから 100°Cへ変化させた場合のパワー素子全体におけるオン抵抗の変化の、—30°Cにおけるパワー素子全体のオン抵抗に対する割合が 50%以下である。

[0015] 好ましい実施形態において、前記パワー素子全体におけるオン抵抗の温度変化は、前記電流経路のうちの前記チャネル領域以外の領域におけるオン抵抗の温度変化 ARと、前記チャネル領域におけるオン抵抗の温度変化 ARとを相殺させること

P n

によって得られる。 [0016] 好ましい実施形態において、前記パワー素子の温度を— 30°Cから 100°Cへ変化させた場合において、前記温度変化 ARの絶対値は、前記温度変化 ARの 1Z2以

P n 上 2倍以下である。

[0017] 好ましい実施形態において、電子の 300Kにおけるチャネル移動度が 10cm²ZVs 以上であり、前記パワー素子の温度が— 30°C以上 100°C以下のとき、前記チャネル領域のオン抵抗力前記電流径路のうちの前記チャネル領域以外の領域におけるオン抵抗の 2倍以上 20倍以下である。

[0018] 好ましい実施形態において、前記パワー素子の温度が— 30°C以上 100°C以下のとき、前記チャネル領域のオン抵抗は 200m Ω cm²以下である。

[0019] 好ましい実施形態において、前記直列電流経路には、 50A/cm²以上の電流密度の電流が流れる。

[0020] 好ま、実施形態にぉ、て、前記ワイドバンドギャップ半導体は炭化珪素である。

[0021] 好ましい実施形態において、前記パワー素子は、炭化珪素基板と、前記炭化珪素基板の主面上に形成された炭化珪素層とを備え、前記ソース電極は前記炭化珪素層上に設けられ、前記ドレイン電極は前記炭化珪素基板の裏面に形成されている。

[0022] 好ましい実施形態において、前記炭化珪素基板の主面は（0001)面である。

発明の効果

[0023] 本発明によると、素子温度によるオン抵抗の変化を抑えた、温度に対する安定度の高、パワー素子を提供できる。このようなパワー素子を用いてインバータ回路などのパワーエレクトロニクス回路を構成すると、フィードバック制御のための冗長な回路を設けなくてよいので有利である。従って、フィードバック回路が簡略ィ匕または省略された単純な構成を有し、かつシステムを安定に動作させることができる信頼性の高、パヮーエレクトロニクス回路を提供できる。さらに、そのようなパワーエレクトロニクス回路を備えた信頼性の高いパワーエレクトロニクスシステムを実現できる。

図面の簡単な説明

[0024] [図 l]SiC— MOSFETにおけるチャネル領域の電気抵抗と素子温度との関係を示すグラフである。

[図 2] (a)および (b)は、それぞれ、本発明による実施形態のパワー素子の平面図および断面図である。

[図 3]本発明による実施形態の MOSFETにおけるオン抵抗の温度変化を示すダラフである。

[図 4]従来の Siパワー素子におけるオン抵抗の温度変化を示すグラフである。

符号の説明

1 チャネル領域

2 JFET (ジャンクション)領域

3 ドリフト領域

4 基板

5 チャネル層

8 ゥエル領域

9 コンタクト領域

10 炭化珪素層

11 ドレイン電極

13 ソース電極

15 ゲート絶縁膜

17 ゲート電極

発明を実施するための最良の形態

[0026] 本発明のパワー素子は、温度上昇に伴って導通状態の電気抵抗が所望の割合で減少する部分 (チャネル領域)と、温度上昇に伴って導通状態の電気抵抗が所望の割合で増加する部分 (チャネル領域に対して直列的に接続された領域)とを有しており、これらの部分における電気抵抗の変化を互いに相殺させることにより、 30°Cでのパワー素子全体の導通状態の電気抵抗に対して、 100°Cでの導通状態の電気抵抗の変化幅が 50%以下となる。このようなパワー素子は、炭化珪素（SiC)などのワイドギャップ半導体を用いて形成されている。なお、本明細書では、「パワー素子」とは、耐圧が 100V以上であり、かつ 1 A以上の電流を制御する半導体素子を指す。

[0027] Siを用いた従来のパワー素子によると、例えば MOSFETの場合、全体のオン抵抗は主にドリフト領域のオン抵抗によって決まる。そのため、 MOSFET全体のオン抵抗は、ドリフト領域のオン抵抗と同様の温度依存性を示すことになる。

[0028] 本発明者らは、パワー素子におけるオン抵抗の温度依存性を抑えるため、パワー素子の構成について種々の検討を行った。このとき、 SiCなどのワイドギャップ半導体を用いて MOSFETを形成すると、チャネル領域のオン抵抗力、 Si— MOSFETにおけるチャネル領域のオン抵抗よりも極めて高くなる点に注目した。なお、本明細書では、「ワイドバンドギャップ半導体」とは、伝導帯の下端と価電子帯の上端とのェネルギー差 (バンドギャップ）が 2. OeV以上である半導体を意味する。そのようなワイドバンドギャップ半導体としては、 SiCの他、 GAN、 A1N等の III族窒化物、ダイヤモンド等が挙げられる。

[0029] SiCは、 SUりも 1桁以上高い界面準位密度を有するため、 SiC— MOSFETのチャネル移動度 (チャネル領域における電界効果移動度）は低い。そのため、チャネル領域のオン抵抗は極めて高くなる。従来の SiC— MOSFETにおけるチャネル領域のオン抵抗は、素子内の他の領域 (ドリフト領域など）におけるオン抵抗の 100倍以上となる場合もある。これは、 SiC— MOSFETのオン抵抗を増加させる一つの要因となっており、チャネル領域のオン抵抗を低下させることにより、低オン抵抗'低損失のパワーデバイスを実現するための開発が進められている。本発明は、 SiC-MOS FETでは、チャネル領域のオン抵抗が、素子全体のオン抵抗に影響を与えるほど高いという点を逆手に利用し、 MOSFETなどのパワー素子の温度に対する安定性を改善するものである。

[0030] 本発明者らが調べた結果、 SiC— MOSFETでは、チャネル領域の構造や形成方法などによって、チャネル領域におけるオン抵抗の温度依存性を制御できることを見出した。図 1は、チャネル領域におけるオン抵抗の温度依存性を示すグラフの一例である。図 1の横軸は、 1ZT(T:素子の温度）、縦軸はチャネル領域における導通状態の電気抵抗 (オン抵抗) Rである。図 1からわ力るように、チャネル領域におけるォ

1

ン抵抗 Rのグラフの勾配を、オン抵抗 R1が最小となる温度 T1よりも温度の高い領域

1

と、温度 T1よりも温度の低、領域とで変化させることができる。

[0031] この知見に基づけば、チャネル領域のオン抵抗の温度依存性を、素子内の他の領域における電気抵抗の温度依存性と反対になるように設計できる。 [0032] なお、チャネル領域のオン抵抗 Rlの温度依存性が「負」になる場合があること自体は公知である（非特許文献 2)。し力しながら、このような「負」の温度依存性は、電子の 300Kにおけるチャネル移動度が 10cm²ZVsよりも充分に低いレベルにあるときに観察されている。チャネル移動度が 10cm²ZVs以上になると、オン抵抗の温度依存性は「正」となる傾向がある。この点については、後に詳細に説明する。

[0033] 本発明では、チャネル移動度が 10cm²ZVs以上になるような場合であっても、各種の設計パラメータを調節することにより、チャネル領域におけるオン抵抗 R1の温度依存性を「負」にすることができ、また、その値が他の領域におけるオン抵抗の温度依存性 (正)を相殺するレベルに調節できることを見出して、本発明を完成した。

[0034] 本発明では、パワー素子の使用環境やパワー素子に対する放熱構造を考慮して、素子温度範囲を— 30°Cから 100°Cとし、この範囲内でオン抵抗が高い安定性を有するように設計を行う。より具体的には、素子温度を 30°Cから 100°Cへ変化させた場合のオン抵抗の変化 AR の、— 30°Cにおけるオン抵抗 R °Cに対する割合（ on on(-30 )

AR /R °C )が 50%以下となるように、パワー素子の設計を行う。これにより、パ on on(-30 )

ヮー素子を含むパワーエレクトロニクス回路を形成する際に、フィードバック回路を簡略ィ匕することが可能になる。なお、上記割合（ AR /R °C )が 50%を超えると、 on on(-30 )

高温でパワー素子のオン抵抗が増大し、パワーエレクトロニクス回路に十分な電流が流れなくなる。そのため、フィードバック制御を行わなければ、このパワーエレクト口- タス回路によって制御される機器のパワーが低下してしまう。

[0035] 以下、図面を参照しながら、本発明による実施形態のパワー素子の構成を説明する。本実施形態は、炭化珪素（SiC)を用いた縦型 MOSFETである。

[0036] 本実施形態の MOSFETは複数のユニットセルを備えており、図 2 (a)は、そのうちの 4個のユニットセルの構成を示す平面図である。また、図 2 (b)は、図 2 (a)における

A— A'断面図である。

[0037] 図 2に示すように、 MOSFETは、 n型の SiC基板 4の主面上に形成された炭化珪素層 10炭化珪素層 10は、ドリフト領域 3、 p型のゥエル領域 8、ゥエル領域 8の内部に設けられたコンタクト領域 (n+領域） 9、およびチャネル層 5を有している。チャネル層 5 は、例えば、 n型の SiC層を含む蓄積チャネル構造を有している。チャネル層 5のうちゥエル領域 8の上面と接する部分はチャネル領域 1となる。ドリフト領域 3は、 n型の高抵抗領域であり、チャネル領域 1を介してコンタクト領域 9と接続されている。コンタクト領域 9は、炭化珪素層 10の上に形成されたソース電極 13と接続されている。また、チャネル領域 1の上には、ゲート酸ィ匕膜 15を介してゲート電極 17が設けられている。一方、 SiC基板 4の裏面にはドレイン電極 11が形成されて、る。

[0038] 図 2の MOSFETは、例えばノーマリーオフ型に設定されており、ゲート電極 17に電圧を印加すると、ドレイン電極 11からチャネル領域 1を介してソース電極 13へ電流が流れる（オン状態)。ゲート電極 17に電圧を印加しない状態 (オフ状態)では、チヤネル領域 1は空乏化される。さらに、 p型のゥエル領域 8および n型のドリフト領域 (n— 領域） 3の間の pn接合が逆バイアスされて、主としてゥエル領域 8からドリフト領域 3に空乏層が拡がり、隣接するゥエル領域間の JFET領域 (ジャンクション領域) 2が空乏化される。その結果、ドレイン電極 11からソース電極 13へ電流を流すことはできない

[0039] オン状態において、ドリフト電極 11からの電流は、 SiC基板 4、ドリフト領域 3、 JFET 領域 2およびチャネル領域 1を経て、ソース電極 13へ流れる。このような電流の模式的な経路を、図 2に矢印 20を用いて示す。 MOSFETのオン抵抗 R は、電流経路 2 on

0に沿った各領域における電気抵抗の和となる。すなわち、 SiC基板 4の抵抗 R、ドリ

4 フト領域 3の抵抗 R、 JFET領域 2の抵抗 Rおよびチャネル領域 1の抵抗 Rの和とな

3 2 1 る（R =R +R +R +R )。

on 1 2 3 4

[0040] 電流経路 20に沿った各領域のうち、 JFET領域 2、ドリフト領域 3および基板 4の電気抵抗 R、 R、 Rの温度依存性は正であり、温度上昇に伴って増大する。これらの

2 3 4

領域の電気抵抗の和 (R +R +R )は、例えば図 3の曲線 25で示される。この電気

2 3 4

抵抗の和が (R +R +R )で示される部分が、前述した「温度上昇に伴って導通状態

2 3 4

の電気抵抗が所望の割合で増加する部分 (チャネル領域に対して直列的に接続された領域)」に相当する。

[0041] 一方、チャネル領域 1の電気抵抗 Rの温度依存性は、前述したように、チャネル領

1

域 1の構造や形成方法などによって、また温度範囲によって変化し得る。そこで、チヤネル領域 1の電気抵抗 R力 — 30°C〜100°Cの温度で負の温度依存性を有するように、チャネル層 5の構造および形成方法を制御する。チャネル領域 1の電気抵抗 R

1 は、例えば図 3の曲線 26で示される。なお、具体的なチャネル層 5の構造や形成方法は後述する。

[0042] これにより、素子温度を T1から T2 (T1、 Τ2 :— 30°C〜100°Cの範囲内）まで変化させた場合の、 JFET領域 2、ドリフト領域 3および基板 4の電気抵抗の温度による変化分 Δ (R +R +R ) = ARpと、チャネル領域 1の電気抵抗の温度による変化分 Δ

2 3 4

R = ARnとを互いにうち消し合わせることができる。その結果、 MOSFET全体のォ

1

ン抵抗 R は、図 3の曲線 27に示すように、従来よりも小さい温度依存性を有する。

ON

具体的には、素子温度を— 30°Cから 100°Cへ変化させた場合のオン抵抗の変化 Δ R の、— 30°Cにおけるオン抵抗 R °Cに対する割合（AR ZR °C )は 50% on on(-30 ) on on(-30 ) 以下である。

[0043] 素子温度を— 30°Cから 100°Cへ変化させた場合において、 JFET領域 2、ドリフト領域 3および基板 4のオン抵抗の温度による変化分 Δ (R +R +R )と、チャネル領

2 3 4

域 1のオン抵抗の温度による変化分 ARとを互いにうち消し合わせる（すなわち、相

1

殺する）ためには、 Δ (R +R +R )の絶対値が ARの絶対値の 1Z2以上 2倍以下

2 3 4 1

であることが好ましい。

[0044] なお、チャネル層 5の構造や形成方法によって、オン抵抗 Rの温度依存性だけで

1

なく電気抵抗 R

1の値も制御することができる。オン抵抗 R

onの温度依存性をより効果的に低減するためには、オン抵抗 R力 JFET領域 2、ドリフト領域 3および基板 4の

1

抵抗の和 (R +R +R )の約 2倍以上 20倍以下であることが好ましい。 2倍未満であ

2 3 4

れば、 JFET領域 2、ドリフト領域 3、基板 4のオン抵抗の温度変化分 Δ (R +R +R )

2 3 4 がチャネル領域 1のオン抵抗の温度変化分 ARよりも大きくなりすぎて、オン抵抗の

1

温度依存性 (正)を十分に低減できない。反対に、 20倍より大きい場合には、チヤネル領域 1の電気抵抗の温度依存性が支配的になり、オン抵抗の温度依存性 (負）を十分に低減することは困難である。より好ましくは、チャネル領域 1のオン抵抗 Rが、 J

1

FET領域 2、ドリフト領域 3および基板 4のオン抵抗の和（R +R +R )の 2倍以上 10

2 3 4

倍以下、さらに好ましくは約 5倍である。約 5倍であれば、温度依存性の変化分 Δ (R

2

+R +R )、 ARがそれぞれうち消し合う結果、 MOSFET全体のオン抵抗 R の温度依存性をほぼゼロにできる。

[0045] 本発明のパワー素子における電流経路に流れるオン電流の電流密度は特に限定しないが、オン電流の電流密度が大きいと (例えば 50AZcm²以上）、より効果的にオン抵抗 R の温度依存性を低減できる。

on

[0046] 以下、本実施形態の MOSFETの実施例を説明する。

[0047] 本実施例の MOSFETは、基本的には図 2に示す構成を有し、その耐圧は 600V である。本実施例の MOSFETは、 MOSFET全体のオン抵抗の温度依存性をほぼゼロにできるように設計されている。具体的には、次に説明するように設計されている

[0048] MOSFET (面積： 0. 01mm²)は、 9個のユニットセルから構成されている。各ュ- ットセルにおいて、 p型ゥエル領域 8 (サイズ： 15 /ζ πι Χ 15 /ζ m)の不純物濃度 (A1濃度）を 1 X 10¹⁸cm— ³とする。また、チャネル層 5を、厚さが 150nmで、 n型不純物（N) を 1 X 10¹⁷cm— ³の濃度で含む SiC層とする。チャネル層 5のうち p型ゥエル領域 8の上に位置する部分 (すなわちチャネル領域 1)の長さ（チャネル長） 1Lを 2 μ mとする。隣接するゥエル領域 8の間隔 2Wを 3 μ mとする。

[0049] さらに、 SiC基板 4の n型不純物濃度や、ドリフト領域 3の n型不純物濃度などを適宜調整することにより、 JFET領域 2、ドリフト領域 3および基板 4のオン抵抗の和 (R +R

2

+R

3 4 )が調整されており、素子温度が室温のとき、オン状態における電気抵抗の和（

R +R +R )は 30 Ωである。これに対し、チャネル領域 1の電気抵抗 Rは 150 Ωで

2 3 4 1 ある。従って、チャネル領域 1のオン抵抗 R 1S その他の領域におけるオン抵抗の和

1

の約 5倍となる。その結果、チャネル領域とその他の領域との温度依存性の変化分が互いにうち消し合うので、 MOSFET全体の電気抵抗の温度依存性をほぼゼロに抑えることができる。

[0050] 本実施例の MOSFETの場合、 30°Cにおけるオン抵抗 R °Cと 100°Cにおけ on(-30 )

るオン抵抗 R °Cの差 AR (=R °C -R °C )の、—30°Cにおけるオン抵抗 on(100 ) on on(100 ) on (- 30 )

R °Cに対する割合（AR ZR — °C )を 10%以下に抑えることができる。従って on(-30 ) on on( 30 )

、本実施例の MOSFETを用いると、極めて安定な回路を構成できることが確認できる。この回路には冗長なフィードバック回路を設ける必要がないので有利である。 [0051] 本実施例では、ドリフト領域 3、ゥエル領域 8、コンタクト領域 9や電極 11、 13、 17などは、公知の方法で形成される。チャネル層 5は、例えば CVD法を用いて形成できる。このとき、 CVD成長条件などを最適化することにより、チャネル層 5の表面平坦性を確保する。好ましくは、チャネル層 5の表面凹凸力チャネル層 5の厚さに比べて十分小さくなるように、例えばチャネル層 5の厚さの 10%である 15nm以下となるように制御する。これにより、低抵抗（150 Ω )で、かつ負の温度依存性を有するチャネル層 5が得られる。なお、チャネル層 5の表面凸凹が大きい（例えば lOOnm程度）と、チヤネル層 5のオン抵抗 Rは 600 Ω以上と高くなり、その他の領域の電気抵抗の和（R +

1 2

R +R )の 20倍以上となるおそれがある。

3 4

[0052] また、本発明者らは、チャネル層 5の抵抗 Rや温度依存性を制御するためには、チ

1

ャネル層 5の上に形成されるゲート酸化膜 15の厚さやチャネル層 5の熱処理条件 (活性ィ匕ァニールなど）を制御することが有効であることを確認した。

[0053] 本実施例では、ゲート酸ィ匕膜 15の厚さを 80nmとし、上述したようにチャネル層 5のオン抵抗 Rを 150 Ωまで低減できたが、ゲート酸ィ匕膜 15の厚さを増カロさせるとチヤネ

1

ル層 5のオン抵抗 Rは増加し、厚さが lOOnm以上のときチャネル層 5のオン抵抗 R

1 1 は 600 Ω以上となる。一方、ゲート酸ィ匕膜 15の厚さを 80nmよりも減少させると、チヤネル層 5のオン抵抗 Rは 150 Ωよりも減少する。

1

[0054] また、チャネル層 5の温度依存性も、ゲート酸ィ匕膜 15の厚さに伴って変化する。具体的には、ゲート酸ィ匕膜 15の厚さを小さくすると、チャネル層 5のオン抵抗 Rが負の

1 温度依存性を有する温度領域がより低温側に移動する。すなわち、チャネル層 5オン抵抗 Rが最小となる温度 T1 (図 1)がより低くなることを確認した。この場合、チャネル

1

層 5のオン抵抗 Rの負の温度依存の係数は減少する。

1

[0055] このように、チャネル層 5の抵抗 Rや温度依存性を制御してパワー素子全体のオン

1

抵抗の温度依存性を抑えるためには、ゲート酸ィ匕膜 15の厚さやチャネル層 5の形成条件などを最適化する必要がある。

[0056] なお、上記実施例は、耐圧が 600Vの MOSFET素子におけるチャネル層 5ゃゲート酸ィ匕膜 15の形成条件の一例であり、例えば MOSFET素子の耐圧が変わると、チャネル層 5以外の領域における電気抵抗の和 (R +R +R )が変化するため、チヤネル層 5のオン抵抗 Rの最適値や温度依存係数の最適値も変化する。

1

[0057] また、チャネル層 5のオン抵抗 R1の温度依存性によって、他の領域の電気抵抗の温度依存性を相殺する場合、他の領域の電気抵抗の和 (R +R +R )は lOmQ cm

2 3 4

²以下であることが好ましい。この電気抵抗の和が 10m Ω cm²を超えると、それに伴つて、パワー素子の温度を 30°Cから 100°Cまで変化させたときの電気抵抗の和の温度変化 Δ (R +R +R )が大きくなり、チャネル層 5のオン抵抗 Rの温度変化 ARで

2 3 4 1 1 相殺することが困難となるからである。

[0058] 本発明の好ましい実施形態では、チャネル層 5における電子のチャネル移動度が室温（300K)で 10cm²ZVs以上である。チャネル移動度が 10cm²ZVsよりも低い場合、チャネル層 5のオン抵抗 R1が大きくなりすぎるため、電流損失が大きぐパヮ一素子として適さない。

[0059] 前述のように、 300Kにおける電子のチャネル移動度が 10cm²ZVsよりも低い状態では、チャネル層のオン抵抗が負の温度依存性を有する場合のあることが知られているが、このようなチャネル層を用いてトランジスタを形成したとしても、損失が大きいため、パワー素子としては実用に供することはできない。

[0060] なお、前述した非特許文献 2は、（03— 38)面や（11 20)面にチャネル領域を形成すること〖こより、 10cm²ZVs以上の高いチャネル移動度を達成できることも教示している。し力しながら、それらのチャネル移動度は、温度の上昇とともに低下しており、チャネル層のオン抵抗は「正」の温度依存性を有して!/、る。

[0061] 一方、本実施形態では、チャネル移動度が 10cm²ZVs以上の高、値を示し、かつ温度上昇とともに増大する (オン抵抗が減少する）チャネル層を形成し、それによつてパワー素子全体のオン抵抗の温度依存性を抑制している。

[0062] 本実施形態では、 4H— SiCの（0001)面にチャネル領域を形成し、し力も、 MOS 界面（SiO /SiC界面）における窒素濃度を 1 X 10²°cm ²以上 1 X 10²²cm ²以下の

2

範囲に調節している。 4H— SiCの（0001)面における SiO ZSiC界面には、炭素な

2

どの不純物やダングリングボンドが存在するため、チャネル移動度は低くなる。しかしながら、界面における窒素濃度を上記範囲内に調節することにより、不純物やダングリングボンドを不活性ィ匕 (パッシペート）できるため、界面準位密度を低減し、高いチヤネル移動度を実現することができる。

[0063] 本発明では、チャネル領域における電子のチャネル移動度（300K)を 10cm²ZVs 以上に調節しつつ、その温度特性を利用している。なお、本発明に適したチャネル移動度および温度依存性を実現するには、界面準位密度が、伝導帯および荷電子帯のうちの少なくとも一方のバンド端付近におけるポテンシャル範囲で 1 X 10¹²cm"² ZeV以下であることが好まし、。

[0064] なお、チャネル領域の導電型を規定する不純物の濃度が 1 X 10¹⁶cm ³以上の高濃度部分と、 1 X io¹⁶ _cm ³未満の低濃度部分 (不純物を含まない真性半導体)部分を少なくとも一層ずつ積層することによってチャネル領域を形成することが好ましい。このような層状構造としては、 δドープ積層構造（ δドープ層 +アンドープ層の交互積層）が挙げられる。例えば、 δドープ層は lOnm程度、アンド一プ層は 40nm程度に設定される。このような層厚にて、例えば、 δドープ層が 3層、アンドープ層が 4層となるように交互に積層すると、 30nm+ 160nm= 190nmとなり、チャネル領域の層状構造の総厚は約 0. 2 mとなる。

[0065] このような層状構造を有するチャネル領域によれば、 10cm²ZVs以上の高いチヤネル移動度と、温度上昇とともにチャネル移動度が増大する特性を再現性良く実現できる。このような層状チャネル構造は、 MOS界面から離れた領域のチャンネル電流密度を高めるため、高いチャネル移動度と所望の温度特性を同時に満たすことができると考えられる。実験によると、層状チャネル領域の総厚は 1 μ m以下に設定することが好ましぐ 0. 5 m以下に設定することが更に好ましい。

[0066] パワー素子の温度が 30°C以上 100°C以下の範囲において、他の領域の電気抵抗の和（R +R +R )が上記上限値（10m Ω cm²)以下のとき、電気抵抗の和の温度

2 3 4

変化 Δ (R +R +R )をより効果的に相殺するためには、チャネル層 5のオン抵抗 R

2 3 4 1 は 200m Ω cm²以下であることが好ましい。より好ましくは、上記温度範囲におけるチャネル層 5のオン抵抗 Rは、他の領域の電気抵抗の和（R +R +R )の 5倍の 50m

1 2 3 4

Ω cm²以下である。 50m Ω cm²以下であれば、パワー素子全体におけるオン抵抗の温度変化を抑制しつつ、パワー素子の低損失ィ匕を実現できる。

[0067] チャネル層 5におけるチャネル長 1Lや厚さおよび不純物濃度は上記に限定されず、 MOSFETにおける他の部分のサイズや抵抗値等によって変化し得る。また、チヤネル層 5の構造や形成方法は上記構造や形成方法に限定されず、チャネル領域 1 が所望の範囲の電気抵抗 R

1を有するように、かつ、チャネル領域 1の電気抵抗 R

1が所望の温度依存性を有するように適宜選択される。チャネル層 5は、界面準位の影響を低減してチャネル移動度を向上させるために、蓄積チャネル構造を有することが好ましい。蓄積チャネル構造は、出願人が特許出願 2002— 544789で開示しているように、アンドープ SiC層と n型ドープ層（ δドープ層）とを交互に積層させた構造（ δドープ構造)であってもよい。その場合、例えば δドープ層の不純物濃度、および δドープ層およびアンドープ層の厚さ、特に δドープ構造の最上面におけるアンド一プ SiC層の厚さを変えることにより、チャネル領域 1のオン抵抗 Rを調整できる。

1

[0068] なお、本実施例の MOSFETの面積は 0. 01mm²と小さいため、上述したような電気抵抗の値 (R : 150 Q , R +R +R： 50 Ω )が得られる力 MOSFETの素子面積

1 2 3 4

を増大させたり、ユニットセルの集積度を上げると、上記電気抵抗の値は減少する。具体的には、本実施例と同様の構成を有し、面積が lmm²の MOSFETの場合には、各領域の電気抵抗の値は本実施例における電気抵抗の値の 1Z100となる。また、面積が lcm²の MOSFETの場合は、電気抵抗の値は本実施例における電気抵抗の値の 1/10000となる。

[0069] 上記実施例では、チャネル領域 1における電気抵抗 Rの値や温度依存性を制御

1

することによって、オン抵抗の温度変化の割合（ AR /R °C )を 50%以下、好ま on on(-30 )

しくは 10%以下に抑えている力逆にドリフト領域 3などの温度依存性が正の領域における電気抵抗の値を故意に増加させることによって、素子全体のオン抵抗の温度変化を抑えることもできる。あるいは、チャネル領域 1などの温度依存性が負の領域における抵抗値およびドリフト領域 3などの温度依存性が正の領域における抵抗値の両方を制御することによって、 MOSFET全体のオン抵抗 R の温度変化を抑えて on

もよい。なお、ドリフト領域 3における電気抵抗 Rは、例えばドリフト領域 3の不純物濃

3

度などを変えることによって調整できる。

[0070] 本発明のパワー素子は、図 2に示すような MOSFETに限定されない。トランジスタ構造を有し、電流経路に温度依存性が正の部分および温度依存性が負の部分が含まれたパワー半導体素子であれば良い。例えば、 JFET、 MISFET、 MESFETなどの FET (電界効果トランジスタ）、 IGBT等のバイポーラ '伝導度変調型スイッチング素子であっても良い。

産業上の利用可能性

[0071] 本発明によると、オン抵抗の温度変化を抑えた信頼性の高いパワー素子を提供できる。本発明は、ワイドバンドギャップ半導体を用いた MOSFET、 MISFET、 MES

FET、 JFET、 IGBTなどのパワー FETに適用され得る。

[0072] 本発明のパワー素子を用いると、冗長なフィードバック回路を設けることなぐ安定度の高い制御回路を構成できる。また、そのような制御回路を備えた信頼性の高いシステムを構築できる。

Claims

請求の範囲

[1] ソース電極と、

ドレイン電極と、

前記ソース領域と前記ドレイン電極との間で直列電流径路を形成するチャネル領域およびドリフト領域を含むワイドギャップ半導体と、

を備えたパワー素子であって、

前記直列電流径路のうち前記チャネル領域以外の領域は正の温度依存性を示すオン抵抗を有し、かつ、前記チャネル領域は負の温度依存性を示すオン抵抗を有しており、

前記パワー素子の温度を— 30°Cから 100°Cへ変化させた場合のパワー素子全体におけるオン抵抗の変化の、 30°Cにおけるパワー素子全体のオン抵抗に対する割合が 50%以下であるパワー素子。

[2] 前記パワー素子全体におけるオン抵抗の温度変化は、前記電流経路のうちの前記チャネル領域以外の領域におけるオン抵抗の温度変化と、前記チャネル領域

P

におけるオン抵抗の温度変化 ARとを相殺させることによって得られる請求項 1に記載パワー素子。

[3] 前記パワー素子の温度を— 30°Cから 100°Cへ変化させた場合において、前記温度変化 ARの絶対値は、前記温度変化 ARの 1Z2以上 2倍以下である請求項 2に

P n

記載のパワー素子。

[4] 電子の 300Kにおけるチャネル移動度が 10cm²ZVs以上であり、前記パワー素子の温度が— 30°C以上 100°C以下のとき、前記チャネル領域のオン抵抗力、前記電流径路のうちの前記チャネル領域以外の領域におけるオン抵抗の 2倍以上 20倍以下である請求項 1に記載のパワー素子。

[5] 前記直列電流経路には、 50A/cm²以上の電流密度の電流が流れる請求項 1に記載のパワー素子。

[6] 前記ワイドバンドギャップ半導体は炭化珪素である請求項 1に記載のパワー素子。

[7] 前記パワー素子は、炭化珪素基板と、前記炭化珪素基板の主面上に形成された炭化珪素層とを備え、前記ソース電極は前記炭化珪素層上に設けられ、前記ドレイン電極は前記炭化珪素基板の裏面に形成されて!、る請求項 1に記載のパワー素子。

前記炭化珪素基板の主面は（0001)面である、請求項 7に記載のパワー素子。