JP2004311815A

JP2004311815A - 半導体装置およびその製造方法

Info

Publication number: JP2004311815A
Application number: JP2003105192A
Authority: JP
Inventors: Ryoji Kosugi; 亮治小杉; Kenji Fukuda; 憲司福田
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2003-04-09
Filing date: 2003-04-09
Publication date: 2004-11-04

Abstract

【課題】イオン注入層にＭＯＳ（ＭＩＳ）界面を形成した場合でも、オン抵抗と逆耐圧の双方を良好なものとすることができるようにする。
【解決手段】この発明の半導体装置１は、炭化珪素領域を含む半導体基板（１０，１１，１２，１３，１４）上にゲート絶縁膜１６を有する半導体装置１において、ゲート絶縁膜１６と半導体基板の炭化珪素領域（１１，１２，１３，１４）との界面が、（０００１）面、（０００−１）面、あるいはその各面の１５度以内のオフカット面であり、当該半導体装置１がオン状態であるとき、ゲート絶縁膜１６と半導体基板の炭化珪素領域１１との界面に電子が流れる方向が、半導体基板１０のオフ方向に対して垂直である、ことを特徴としている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素領域を含む半導体基板上にゲート絶縁膜を有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）は、大きなバンドギャップ、高い熱伝導率、高い飽和電子ドリフト速度、高い絶縁破壊電圧といった優れた特徴を有する半導体材料であり、シリコンパワーデバイスに変わる次世代の低損失パワーデバイス素子材料として注目されている。とりわけ４Ｈと呼ばれる結晶構造を有する炭化珪素（４Ｈ−ＳｉＣ）は、バルクの電子移動度が高く、異方性も小さいことから数ある結晶多形の中でも最も有望なポリタイプとして知られる。
【０００３】
ＳｉＣパワーデバイスの恩恵を得るには、基本素子として整流素子（ダイオード）とスイッチング素子の開発が必要となる。このうち代表的なスイッチング素子が、金属−酸化膜（絶縁膜）−半導体電界効果型トランジスタ（ＭＯＳ（ＭＩＳ）ＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｆｉｅｌｄ−ｅｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。現在最も一般的な縦型ＳｉＣＭＯＳ（ＭＩＳ）ＦＥＴは、ＤｏｕｂｌｅＩｍｐｌａｎｔｅｄ型のＭＯＳ（ＭＩＳ）ＦＥＴ（ＤＩＭＯＳ（ＭＩＳ）ＦＥＴ）であり、このＤＩＭＯＳ（ＭＩＳ）ＦＥＴは、イオン注入によって形成されたｐ−ｗｅｌｌ層、ｎ＋層、ｐ＋層をイオン注入層として備えている。
【０００４】
ところで、パワーデバイスの特性はオン抵抗（Ｒ_ｏｎｓ）と逆耐圧（Ｖ_ＢＤ）によってその性能が評価される。すなわち、低いオン抵抗と高い逆耐圧を両立させることが高性能パワーデバイスには不可欠であるが、ＳｉＣ基板を用いたＭＯＳＦＥＴでは、オン抵抗成分のうちチャネル抵抗成分が極めて大きいことから、オン抵抗値がＳｉＣの物性値から理論的に予想される値よりも極めて高い。
【０００５】
一方、上記のＤＩＭＯＳ（ＭＩＳ）ＦＥＴの場合、イオン注入層を形成する関係で、そのイオン注入層形成後、熱処理（アニール）を行って活性化を図り、その活性化によってｐ−ｗｅｌｌ層の底部とｎ＋層（ソース）間のパンチスルーを抑制し、高い逆耐圧を確保するようにしている。
【０００６】
しかし、この熱処理は、通常１６００℃以上の高温で行われるため、熱処理後のイオン注入層に表面荒れが発生する。ＤＩＭＯＳＦＥＴの場合、ｐ−ｗｅｌｌ層上にＭＯＳ界面を形成することから、チャネル移動度はこのＭＯＳ界面荒れの影響を受けて低下し、オン抵抗がより一層高くなってしまう。
【０００７】
このように、熱処理後、イオン注入層に表面荒れが発生するのは、ＳｉＣのエピタキシャル成長がポリタイプ制御のためにオフ基板上に行われ、もともと表面がステップバンチングを起こしやすい状態となっていることが一因と考えられる。
【０００８】
例えば、４Ｈ−ＳｉＣエピタキシャル膜上に通常の熱酸化法によってＭＯＳ（ＭＩＳ）界面を形成した場合、チャネル移動度は５〜１０ｃｍ^２／Ｖｓ程度であるのに対し、イオン注入層上に形成したものではチャネル移動度が０．１ｃｍ^２／Ｖｓ程度まで減少してしまう。
【０００９】
したがって、低損失ＳｉＣＭＯＳＦＥＴの実現にはｐ−ｗｅｌｌ層形成後の熱処理に何らかの新たな工夫を取り入れなければならない。これまでの報告では、アニールをシラン雰囲気で行って表面荒れを抑えたり（非特許文献１参照）、またアニールを１２００℃程度まで下げて表面荒れを抑える手法が提案されている（非特許文献２参照）。
【００１０】
【非特許文献１】
Ｓ．Ｅ．Ｓａｄｄｏｗｅｔａｌ．，Ｍａｔ．Ｓｃｉ．Ｆｏｒｕｍ３３８−３４２，９０１（２０００）
【００１１】
【非特許文献２】
Ｊ．Ａ．Ｃｏｏｐｅｒｅｔａｌ．，Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．５７２，３（１９９９）
【００１２】
【発明が解決しようとする課題】
しかし、上記の非特許文献１による手法では、特殊材料ガスであるシランを使用可能な化学気相堆積装置が必要なことから、標準的な活性化アニール法としては確立されていないのが現状である。
【００１３】
また、非特許文献２による手法では、活性化アニール温度を下げることはイオン種の活性化率を下げることになり、ｐ−ｗｅｌｌ層の底部とｎ＋（ソース）層との間のパンチスルーにより耐圧が低下してしまう。すなわち、アニール温度を下げると、確かに表面荒れを抑えてオン抵抗を下げることができるが、一方では逆耐圧が低下してしまい、その両立が困難である。
【００１４】
この発明は上記に鑑み提案されたもので、イオン注入層にＭＯＳ（ＭＩＳ）界面を形成した場合でも、オン抵抗と逆耐圧の双方を良好なものとすることができる半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、炭化珪素領域を含む半導体基板上にゲート絶縁膜を有する半導体装置において、上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面が、（０００１）面、（０００−１）面、あるいはその各面の１５度以内のオフカット面であり、当該半導体装置がオン状態であるとき、上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面に電子が流れる方向が、半導体基板のオフ方向に対して垂直である、ことを特徴としている。
【００１６】
また、請求項２に記載の発明は、上記した請求項１に記載の発明の構成に加えて、上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面は、その炭化珪素領域にイオン注入によって形成された炭化珪素半導体領域上に設けられたゲート絶縁膜と当該炭化珪素半導体領域との界面である、ことを特徴としている。
【００１７】
また、請求項３に記載の発明は、上記した請求項１または２に記載の発明の構成に加えて、上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面は、その炭化珪素領域にイオン注入によって形成された炭化珪素半導体領域上のエピタキシャル膜上に設けられたゲート絶縁膜と当該エピタキシャル膜との界面である、ことを特徴としている。
【００１８】
請求項４に記載の発明は、炭化珪素領域を含む半導体基板上にゲート絶縁膜を有する半導体装置の製造方法において、上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面が、（０００１）面、（０００−１）面、あるいはその各面の１５度以内のオフカット面となるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、上記ゲート絶縁膜形成工程の後、６００℃から１１００℃でＨ_２Ｏを含む雰囲気において熱処理を行う熱処理工程と、を含むことを特徴としている。
【００１９】
また、請求項５に記載の発明は、上記した請求項４に記載の発明の構成に加えて、上記熱処理工程の後、さらに水素を含む雰囲気において熱処理を行う、ことを特徴としている。
【００２０】
また、請求項６に記載の発明は、炭化珪素領域を含む半導体基板上にゲート絶縁膜を有する半導体装置の製造方法において、上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面が、（０００−１）面、あるいはその面の１５度以内のオフカット面となるようにゲート絶縁膜を形成するとともに、そのゲート絶縁膜の形成をＨ_２Ｏを含む雰囲気において行うゲート絶縁膜形成工程と、を含むことを特徴としている。
【００２１】
さらに、請求項７に記載の発明は、上記した請求項６に記載の発明の構成に加えて、上記ゲート絶縁膜形成工程の後、水素を含む雰囲気において熱処理を行う、ことを特徴としている。
【００２２】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
本実施例では、ＭＯＳ（ＭＩＳ）界面に形成されるチャネル方向が基板のオフ方向に対して平行と垂直である２つの横型ＭＯＳＦＥＴを作製し、その両者の特性比較を行っている。この２つの横型ＭＯＳＦＥＴは縦型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）と同一チップ上に作製されたものであり、ＤＩＭＯＳＦＥＴプロセスを経て作製されている。以下、ＤＩＭＯＳＦＥＴの製造プロセス、横型ＭＯＳＦＥＴの特性比較の順に説明する。
【００２４】
図１は本実施例で試作したＤＩＭＯＳＦＥＴの積層構造を示す縦断面図、図２は基板側でのチャネル方向の説明図である。
【００２５】
この発明の一実施形態における半導体装置１は、図１に示す基板１０上にＤＩＭＯＳＦＥＴの製造プロセスを経て作製された横型ＭＯＳＦＥＴである。
【００２６】
基板１０はｎ型４Ｈ−ＳｉＣであり、この基板１０上にｎ−エピタキシャル層（ドリフト層）１１を形成し、そのｎ−エピタキシャル層１１にイオン注入によりｐ−ｗｅｌｌ層１２、ｎ＋層１３およびｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４をイオン注入層として形成している。そして、このｐ−ｗｅｌｌ層１２、ｎ＋層１３およびｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４は、ｎ−エピタキシャル層１１と共に炭化珪素領域を形成している。
【００２７】
基板１０は、図２に示すように、面方位に（０００１）または（０００−１）が用いられ、この面方位は［１１−２０］方向に８°オフしている。ただしオフ方向は例えば［１−１００］方向など、［１１−２０］方向以外でも良い。また、オフ角度は８°に限定されることなく、０〜１５°であればよい。ただし、１５°を越えるとステップバンチングが発生しやすくなるので、上限は１５°となる。
【００２８】
そして、この基板１０上に形成したｎ−エピタキシャル層１１、ｐ−ｗｅｌｌ層１２、ｎ＋層１３およびｐ＋層１４も、基板１０と同一の結晶面を有し、図２に示すように、面方位が（０００１）または（０００−１）となり、［１１−２０］方向に８°オフしている。
【００２９】
上記のｎ−エピタキシャル層１１の膜厚は１０μｍ、実効ドーピング濃度（Ｎｄ−Ｎａ）は６．３×１０^１５ｃｍ^−３であった。このｎ−エピタキシャル層１１における理想耐圧は約１．９ｋＶと計算される。
【００３０】
上記のｎ−エピタキシャル層１１、ｐ−ｗｅｌｌ層１２、ｎ＋層１３およびｐ＋層１４がなす表面にフィールド堆積酸化膜（図示省略）を形成し、続いてゲート絶縁膜１６をｐ−ｗｅｌｌ層１２の表面に形成する。このゲート絶縁膜１６の形成においては、乾燥酸素雰囲気での酸化膜（絶縁膜）形成後、Ｈ_２Ｏを含む雰囲気で９５０℃、３時間の熱処理を行う。また、このＨ_２Ｏを含む雰囲気での熱処理後、さらに水素を含む雰囲気で熱処理を加えてもよい。
【００３１】
続いて、ポリシリコンゲート電極１７の形成、層間絶縁膜１８の形成、リフトオフによるコンタクトメタル１９の形成とアニール（１０００℃、２分間）を行った後、電極パッド（ソース）２０を形成し、また基板１０の裏面にドレイン２１を形成する。
【００３２】
以上のプロセスは、ＳｉパワーＭＯＳＦＥＴプロセスに準じたものであり、ＳｉＣパワーＭＯＳＦＥＴにおいても最もコンベンショナルな基本プロセスである。
【００３３】
ところで、上記の基板１０の表面、あるいはその基板１０上に形成されたｎ−エピタキシャル層１１、ｐ−ｗｅｌｌ層１２、ｎ＋層１３およびｐ＋層（ｐ−ｗｅｌｌコンタクト層）１４からなる炭化珪素領域の表面は、基板１０のオフ方向に対して垂直な方向に形成されるステップ構造を有しており（図２）、これが表面の荒れの要因をなし、この荒れは高温での活性化アニールによって顕著となる。そして、この発明は、ステップバンチングの波状の表面荒れに向かってチャネル電流を流すと、チャネル抵抗成分が大きいのに対し、ステップバンチングに沿って平行にチャネル電流を流すと、チャネル抵抗成分が大幅に低減することに着目してなされたものである。すなわち、この発明では、ゲート絶縁膜１６とｐ−ｗｅｌｌ層１２との界面が、（０００１）面、（０００−１）面、あるいはその各面の１５度以内のオフカット面となるようにするとともに、チャネル方向（電子が流れる方向）をステップバンチングに対して平行になるように、基板１０のオフ方向に対して垂直な［１−１００］方向とすることにより、ステップバンチングの影響を回避し、チャネル抵抗成分を大幅に低減し、その結果低いオン抵抗を実現している。一方、高温での活性化アニールにより高い逆耐圧を確保することができ、低いオン抵抗と高い逆耐圧の双方を両立して実現することができる。
【００３４】
また、この発明では、ゲート絶縁膜１６の形成後の熱処理を、Ｈ_２Ｏを含む雰囲気で行うようにしたので、チャネル移動度をさらに向上させることができ、オン抵抗を低減している。また、そのＨ_２Ｏを含む雰囲気での熱処理後、水素を含む雰囲気でさらに熱処理を加えことで、より一層チャネル移動度を向上させることができ、オン抵抗もさらに低減することができる。これは酸化膜と炭化珪素界面の欠陥が−ＯＨあるいは−Ｈにより電気的に不活性化されたためと考えられる。
【００３５】
なお、上記の説明では、Ｈ_２Ｏを含む雰囲気での熱処理を９５０℃で行うようにしたが、この熱処理温度は６００℃から１１００℃の間の任意の温度で行うようにしてもよい。
【００３６】
また、ゲート絶縁膜１６を、乾燥酸素雰囲気で形成するようにしたが、Ｈ_２Ｏを含む雰囲気において形成するようにしてもよい。ゲート絶縁膜１６を、Ｈ_２Ｏを含む雰囲気で行うことで、（０００−１）面を基板に用いた場合により顕著な効果を発揮することができる。
【００３７】
ここで試作したデバイスの耐圧は、約１．７ｋＶであり、これは理想耐圧の約９０％に相当する。一方で、オン抵抗（Ｒｏｎｓ）は約１３０ｍΩｃｍ２（Ｖｇ＝２０Ｖ、Ｖｄ＝１Ｖ）となった。Ｒｏｎｓの値が高いのは、作製したＤＩＭＯＳＦＥＴのチャネル方向が、基板のオフ方向に対して平行なものであったため、ステップバンチングの影響がＲｏｎｓに大きく影響したことによると考えられる。
続いて、上記したＤＩＭＯＳＦＥＴと同一基板上に作製した、横型ＭＯＳＦＥＴによる検討結果を示す。
【００３８】
図３はこの発明の半導体装置と比較試料との特性の比較結果を示す図であり、基板面方位が（０００１）面から８°オフした面であるときのＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）および電界効果移動度（μＦＥ）−Ｖｇ特性である。図において、横軸はゲート電圧Ｖｇ、左縦軸はドレイン電流Ｉｄ、右縦軸はμＦＥである。実線が本発明による半導体装置（チャネル方向が基板オフ方向に対して垂直の場合）の測定結果を、破線が比較試料（チャネル方向が基板オフ方向に対して平行の場合）の測定結果を示している。
【００３９】
比較試料の閾値を線形領域におけるＩｄ−Ｖｇ特性から求めると、約２０Ｖとなる。すなわち、上記したＤＩＭＯＳＦＥＴにおいてＲｏｎｓが高かったのは、Ｖｇ＝２０Ｖでは完全な反転状態に至っておらず、そのためにチャネル抵抗が増大したものと考えられる。
【００４０】
Ｖｇ＝２０ＶにおけるμＦＥは本発明が２３ｃｍ^２／Ｖｓ、比較試料が１５ｃｍ^２／Ｖｓと、１．５倍程度の差があることが分かる。また、ドレイン電流については本発明が比較試料に対して約３倍の電流が流れている。すなわち、チャネル方向をステップバンチングに対して平行にすることにより、閾値が大きく低減され、結果として同一ゲート電圧でのチャネル移動度および電流は大きく改善されることとなった。このオン抵抗成分のうち、８割以上はチャネル抵抗であると考えられることから、本発明によりオン抵抗は５０ｍΩｃｍ^２程度まで減少するものと期待される。
【００４１】
上記では、本発明の半導体装置および比較試料を、（０００１）面を基板に用いて作製した場合の結果であるが、（０００−１）面を基板に用いた場合についても、横型ＭＯＳＦＥＴによる特性の比較を行った。ゲート絶縁膜１６の形成は、Ｈ_２Ｏを含む雰囲気で行った。
【００４２】
図４は基板面方位が（０００−１）面から８°オフした面であるときの、本発明と比較試料のＩｄ−ＶｇおよびμＦＥ−Ｖｇ特性を示す図である。図において、横軸はゲート電圧Ｖｇ、左縦軸はドレイン電流Ｉｄ、右縦軸はμＦＥである。実線が本発明による半導体装置（チャネル方向が基板オフ方向に対して垂直の場合）の測定結果を、破線が比較試料（チャネル方向が基板オフ方向に対して平行の場合）の測定結果を示している。
【００４３】
この図から分かるように、（０００−１）面を基板に用いた場合も、本発明の半導体装置において閾値の減少が確認され、同一ゲート電圧でのチャネル移動度および電流が大きく改善されている。
【００４４】
上記の説明では、ゲート絶縁膜１６をｐ−ｗｅｌｌ層１２に形成するようにしたが、図５に示すように、ｐ−ｗｅｌｌ層１２上にエピタキシャル層２３を形成し、このエピタキシャル層２３上にゲート絶縁膜１６を形成するように構成してもよい。このようにエピタキシャル層２３を介してゲート絶縁膜１６を設けることで、ｐ−ｗｅｌｌ層１２の表面荒れが、エピタキシャル層２３で緩和され、本発明に係るチャネル方向の効果と相俟って、オン抵抗成分をより一層低減することができる。
【００４５】
また、上記の実施形態では、ｎ＋基板を用いた最も基本的なＤＩＭＯＳＦＥＴの例について述べたが、本発明はＤＩＭＯＳＦＥＴだけでなく、基板をｐ＋とした絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのゲート絶縁膜形成工程を有する全ての半導体装置にも適用可能であることは明らかである。さらに、本発明の効果はＤＩＭＯＳＦＥＴのセル構造を最適化する際にも、重要な設計指針を与えるものである。
【００４６】
【発明の効果】
以上述べたように、この発明の半導体装置では、ゲート絶縁膜と半導体基板の炭化珪素領域との界面が、（０００１）面、（０００−１）面、あるいはその各面の１５度以内のオフカット面となるようにするとともに、チャネル方向（電子が流れる方向）をステップバンチングに対して平行になるように、半導体基板のオフ方向に対して垂直な方向としたので、ステップバンチングの影響を回避することができ、チャネル抵抗成分を大幅に低減し、その結果低いオン抵抗を実現することができる。一方、高温での活性化アニールにより高い逆耐圧を確保することができ、したがって、この半導体装置は、低いオン抵抗と高い逆耐圧の双方を両立して実現することができる。
【００４７】
また、この発明では、ゲート絶縁膜の形成後の熱処理を、Ｈ_２Ｏを含む雰囲気で行うようにしたので、チャネル移動度をさらに向上させることができ、オン抵抗を低減できる。
【００４８】
また、Ｈ_２Ｏを含む雰囲気での熱処理後、水素を含む雰囲気でさらに熱処理を加えことで、より一層チャネル移動度を向上させることができ、オン抵抗もさらに低減することができる。
【００４９】
さらに、ゲート絶縁膜を、Ｈ_２Ｏを含む雰囲気において形成するようにしたので、（０００−１）面を基板に用いた場合により顕著な効果を発揮することができる。
【図面の簡単な説明】
【図１】この発明の半導体装置の一例における積層構造を示す縦断面図である。
【図２】基板側でのチャネル方向の説明図である。
【図３】基板面方位が（０００１）面から８°オフした面であるときの、本発明と比較試料のＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）およびμＦＥ−Ｖｇ特性を示す図である。
【図４】基板面方位が（０００−１）面から８°オフした面であるときの、本発明と比較試料のＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）およびμＦＥ−Ｖｇ特性を示す図である。
【図５】ｐ−ｗｅｌｌ層上に形成したエピタキシャル層上にゲート絶縁膜を形成した場合の本発明の半導体装置を示す図である。
【符号の説明】
１半導体装置
１０基板
１１ｎ−エピタキシャル層（ドリフト層）
１２ｐ−ｗｅｌｌ層
１３ｎ＋層
１４ｐ＋層（ｐ−ｗｅｌｌコンタクト層）
１６ゲート絶縁膜
１７ポリシリコンゲート電極
１８層間絶縁膜
１９コンタクトメタル
２０ソース
２１ドレイン
２３エピタキシャル層

Claims

炭化珪素領域を含む半導体基板上にゲート絶縁膜を有する半導体装置において、
上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面が、（０００１）面、（０００−１）面、あるいはその各面の１５度以内のオフカット面であり、当該半導体装置がオン状態であるとき、上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面に電子が流れる方向が、半導体基板のオフ方向に対して垂直であることを特徴とする半導体装置。
上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面は、その炭化珪素領域にイオン注入によって形成された炭化珪素半導体領域上に設けられたゲート絶縁膜と当該炭化珪素半導体領域との界面である、請求項１に記載の半導体装置。
上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面は、その炭化珪素領域にイオン注入によって形成された炭化珪素半導体領域上のエピタキシャル膜上に設けられたゲート絶縁膜と当該エピタキシャル膜との界面である、請求項１に記載の半導体装置。
炭化珪素領域を含む半導体基板上にゲート絶縁膜を有する半導体装置の製造方法において、
上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面が、（０００１）面、（０００−１）面、あるいはその各面の１５度以内のオフカット面となるようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
上記ゲート絶縁膜形成工程の後、６００℃から１１００℃でＨ_２Ｏを含む雰囲気において熱処理を行う熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
上記熱処理工程の後、さらに水素を含む雰囲気において熱処理を行う、請求項４に記載の半導体装置の製造方法。
炭化珪素領域を含む半導体基板上にゲート絶縁膜を有する半導体装置の製造方法において、
上記ゲート絶縁膜と半導体基板の炭化珪素領域との界面が、（０００−１）面、あるいはその面の１５度以内のオフカット面となるようにゲート絶縁膜を形成するとともに、そのゲート絶縁膜の形成をＨ_２Ｏを含む雰囲気において行うゲート絶縁膜形成工程と、
を含むことを特徴とする半導体装置の製造方法。
上記ゲート絶縁膜形成工程の後、水素を含む雰囲気において熱処理を行う、請求項６に記載の半導体装置の製造方法。