JP2012156544A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】N型SiC半導体基板20には、間隔を開けて複数のP型ウエル23が形成されている。P型ウエル23の内方の領域にはN+型ソース層26が形成されている。隣接するP型ウエル23に跨るように、半導体基板20上に、ゲート絶縁膜24を挟んで、ゲート電極25が形成されている。隣り合うP型ウエル23の間の領域には、第1N型不純物拡散層41が形成されている。P型ウエル23内には、N+型ソース層26と重なり、かつN+型ソース層26から第1N型不純物拡散層41側にはみ出すように、第2N型不純物拡散層42が形成されている。第1および第2N型不純物拡散層41,42の間にチャネル領域35が形成されている。
【選択図】図1
Description
そこで、この発明の目的は、SiC半導体を用いながらオン抵抗を効果的に低減することが可能な半導体装置およびその製造方法を提供することである。
前述のようにウエル間の距離の短縮によってチャネル幅の増加を図ることができるので、SiC半導体に特有の高いチャネル抵抗の問題を克服して、オン抵抗を低減することができる。
請求項2に記載されているように、前記第1不純物拡散層および前記第2不純物拡散層が、同一マスクを用いたイオン注入によって同時に形成されたものであることが好ましい。
この構成では、第1不純物拡散層と第2不純物拡散層との間の間隔によって規定されるチャネル長が短いため、チャネル抵抗を低減することができ、オン抵抗をさらに低減できる。
請求項6記載の発明は、MOSFETまたはIGBTを構成する半導体装置を製造する方法であって、ドレイン領域となる第1導電型のSiC半導体基板(20)上に、前記第1導電型とは異なる第2導電型の複数のウエル(23)を間隔を開けて形成する工程と、各ウエル内に前記第1導電型の不純物を導入して前記第1導電型のソース拡散領域を形成する工程と、隣り合う前記ウエル間に前記第1導電型の不純物を導入して前記SiC半導体基板よりも不純物濃度の高い第1導電型の第1不純物拡散層(41)を形成する工程と、前記ウエル内に前記第1導電型の不純物を導入して、前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出し、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層を形成する工程と、前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内の領域であるチャネル領域上にゲート絶縁膜を介してゲート電極を配置する工程とを含み、前記第2不純物拡散層の層厚が、前記ソース拡散領域の層厚よりも薄くなるように、前記第2不純物拡散層および前記ソース拡散領域が形成され、前記第1不純物拡散層および前記第2不純物拡散層が、前記SiC半導体基板上の至るところで前記第2不純物拡散層が前記第1不純物拡散層から一定の距離だけ離れているように形成される、半導体装置の製造方法である。この方法により、請求項1に記載の半導体装置を得ることができる。
請求項7記載の発明は、前記第1不純物拡散層および前記第2不純物拡散層が、前記第1不純物拡散層および前記第2不純物拡散層に対応する開口部を有する一つのマスクを用いたイオン注入によって同時に形成される、請求項6に記載の半導体装置の製造方法である。
図1は、この発明の一実施形態に係る個別半導体素子としてのパワーMOSFETの構成を示す図解的な断面図である。このパワーMOSFETは、N+型SiC基板21上にN型SiCエピタキシャル層22を成長させて作製したSiC半導体基板20を備えている。N型エピタキシャル層22の表層部には、複数のP型ウエル23が間隔を開けて形成されている。この実施形態では、個々のP型ウエル23は、図2の図解的な平面図に示すように、たとえば矩形(正方形を含む)に形成されていて、この矩形のP型ウエル23がSiC半導体基板20上にたとえば格子状に分散配列されて形成されている。
一方、P型ウエル23の内部には、第1N型不純物拡散層41の縁部に対向するように第2N型不純物拡散層42(図2においては2点鎖線で囲んだ斜線領域で示す。)が形成されている。この第2N型不純物拡散層42は、この実施形態では、矩形リング状に形成されており、N+型ソース層26とほぼ重なり合うとともに、N+型ソース層26から外方にはみ出して、その縁部がP型ウエル23内に配置されている。
このような構成により、ゲート電極25に適切な電圧を印加すれば、P型ウエル23の表面においてゲート絶縁膜24を介してゲート電極25に対向する部分(チャネル領域35)に反転層(チャネル)が形成されることになる。この反転層を介して、第1および第2N型不純物拡散層41,42間が導通し、ドレイン領域として機能するN型SiC半導体基板20からソース電極31へと向かう電流が流れることになる。
図3A〜3Fは、前述のパワーMOSFETの製造工程を説明するための図解的な断面図である。まず、図3Aに示すように、N+型SiC基板21上にN型エピタキシャル層22が成長させられ、その後にイオン注入によりP型ウエル23が形成される。さらに、別のマスクを用いて、P型ウエル23のほぼ中央部にP型不純物をイオン注入することにより、P+型層27が形成される。
その後、図3Cに示すように、第1および第2N型不純物拡散層41,42に対応したパターンの開口を有するイオン注入マスク37を用いてN型不純物イオンを注入することによって、第1および第2N型不純物拡散層41,42が同時に形成される。
そして、図3Fに示すように、全面にソース電極31を構成する金属膜(たとえばAlからなるもの)が形成される。このソース電極31は、コンタクト孔30に入り込み、コンタクトメタル28に接合されることになる。
そして、第1および第2N型不純物拡散層41,42が、イオン注入マスク37を共通に用いたイオン注入によって自己整合的に形成されるので、これらの間の距離によって規定されるチャネル長Lは、SiC半導体基板20上の至るところで一定となる。これにより、安定なデバイス特性を得ることができ、製品毎の特性のばらつきを抑制することができる。
また、前述の実施形態では、N型SiC半導体基板20上にNチャンネル型のMOSFETを形成した例を示したが、P型SiC半導体基板を用い、各部の導電型を前述の各実施形態の場合とは反対にして、Pチャンネル型のMOSFETを構成してもよい。
この明細書からはさらに以下のような特徴が抽出され得る。なお、括弧内の英数字は前述の実施形態等における対応構成要素等を表す。
1.第1導電型のSiC半導体基板(20)と、このSiC半導体基板上に間隔を開けて形成され、前記第1導電型とは異なる第2導電型の複数のウエル(23)と、隣り合う前記ウエル間に前記第1導電型の不純物を導入して形成された不純物拡散層(41)とを含む、半導体装置。この構成によれば、隣り合うウエル間に第1導電型の不純物拡散層を設けることによって、ウエル間の領域を通る電流が受けるJFET抵抗を低減することができる。したがって、ウエル間の間隔を狭くすることができるので、隣接するウエル間にゲート電極(25)を設ける場合に、隣接するゲート電極間の間隔を短くして、微細構造化を図ることができる。このようにして、単位面積当たりのチャネル幅を増加することができ、かつ、JFET抵抗を低く抑えることができるので、オン抵抗を低減することができる。
2.各ウエル内において前記不純物拡散層とは所定の間隔を開けた領域に前記第1導電型の不純物を導入して形成されたソース拡散領域(26)をさらに含む、「1.」に記載の半導体装置。この構成によれば、前記不純物拡散層と前記ソース拡散領域との間の前記ウエル内の領域をチャネル領域とすることができる。このチャネル領域上に絶縁膜を介してゲート電極を配置することにより、チャネル領域における反転層の形成を制御でき、ソース拡散領域と不純物拡散層との間の電流を制御できる。前述のようにウエル間の距離の短縮によってチャネル幅の増加を図ることができるので、SiC半導体に特有の高いチャネル抵抗の問題を克服して、オン抵抗を低減することができる。
3.前記不純物拡散層は、前記ウエルと重なり合わないように形成されている、「1.」または「2.」に記載の半導体装置。
4.前記不純物拡散層は、縁部において前記ウエルと重なり合っている、「1.」または「2.」に記載の半導体装置。
5.前記不純物拡散層と前記ソース拡散領域との間隔が0.3μm以上2.0μm以下である、「2.」に記載の半導体装置。この構成では、不純物拡散層とソース拡散領域との間の間隔によって規定されるチャネル長が短いため、チャネル抵抗を低減することができ、オン抵抗をさらに低減できる。
6.第1導電型のSiC半導体基板(20)上に、前記第1導電型とは異なる第2導電型の複数のウエル(23)を間隔を開けて形成する工程と、隣り合う前記ウエル間に前記第1導電型の不純物を導入して不純物拡散層(41)を形成する工程とを含む、半導体装置の製造方法。この方法により、「1.」に記載の半導体装置を得ることができる。
7.各ウエル内において前記不純物拡散層から所定の間隔を開けた領域に、前記不純物拡散層の形成のためのマスクと同じマスクを用いたイオン注入によって、当該不純物拡散層の形成と同時に、ソース拡散領域(26)を形成する工程をさらに含む、「6.」に記載の半導体装置の製造方法。この方法によれば、不純物拡散層とソース拡散層との間隔を正確に規定することができるので、これらの間隔を短く(たとえば、0.3μm〜2.0μm)することができる。これにより、チャネル長を短くして、チャネル抵抗の低減を図ることができる。
21 N+型SiC基板
22 N型エピタキシャル層
23 P型ウエル
24 ゲート絶縁膜
25 ゲート電極
26 N+型ソース層
27 P+型層
28 コンタクトメタル
29 層間絶縁膜
30 コンタクト孔
31 ソース電極
32 ドレイン電極
35 チャネル領域
37 イオン注入マスク
41 第1N型不純物拡散層
42 第2N型不純物拡散層
Claims (8)
- MOSFETまたはIGBTを構成する半導体装置であって、
ドレイン領域として機能する、第1導電型のSiC半導体基板と、
このSiC半導体基板上に間隔を開けて形成され、前記第1導電型とは異なる第2導電型の複数のウエルと、
隣り合う前記ウエル間に前記第1導電型の不純物を導入して形成され、前記ウエルの縁部と重なり、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第1不純物拡散層と、
各ウエル内において前記第1不純物拡散層とは所定の間隔を開けた領域に前記第1導電型の不純物を導入して形成されたソース拡散領域と、
前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出して形成され、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層とを含み、
前記第2不純物拡散層が、前記ソース拡散領域よりも層厚が薄く、前記SiC半導体基板上の至るところで前記第1不純物拡散層から一定の距離だけ離れており、
前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内にチャネル領域が設けられ、前記チャネル領域上にゲート絶縁膜を介してゲート電極が配置されている、
半導体装置。 - 前記第1不純物拡散層および前記第2不純物拡散層が、同一マスクを用いたイオン注入によって同時に形成されたものである、請求項1に記載の半導体装置。
- 前記第1不純物拡散層と前記第2不純物拡散層との間隔が0.3μm以上2.0μm以下である、請求項1または2に記載の半導体装置。
- 前記ソース拡散領域の内方の領域に形成され、前記ウエルの配線接続のために前記第2導電型とされた第2導電型層と、
前記ゲート電極を覆う層間絶縁膜とをさらに含み、
前記層間絶縁膜および前記ゲート絶縁膜には、前記第2導電型層および当該第2導電型層の周囲の前記ソース拡散領域の一部を露出させるためのコンタクト孔が形成されており、このコンタクト孔の底部に設けられたコンタクトメタルと前記第2導電型層および前記ソース拡散領域とが電気的に接続されている、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記層間絶縁膜のほぼ全面を覆うようにソース電極が形成されており、前記ソース電極はコンタクト孔に入り込み、前記コンタクトメタルに接合されている、請求項4に記載の半導体装置。
- MOSFETまたはIGBTを構成する半導体装置を製造する方法であって、
ドレイン領域となる第1導電型のSiC半導体基板上に、前記第1導電型とは異なる第2導電型の複数のウエルを間隔を開けて形成する工程と、
各ウエル内に前記第1導電型の不純物を導入して前記第1導電型のソース拡散領域を形成する工程と、
隣り合う前記ウエル間に前記第1導電型の不純物を導入して前記SiC半導体基板よりも不純物濃度の高い第1導電型の第1不純物拡散層を形成する工程と、
前記ウエル内に前記第1導電型の不純物を導入して、前記ウエル内において前記ソース拡散領域と重なり、かつ前記ソース拡散領域から前記第1不純物拡散層側にはみ出し、前記SiC半導体基板よりも不純物濃度が高い前記第1導電型の第2不純物拡散層を形成する工程と、
前記第1不純物拡散層および前記第2不純物拡散層の間の前記ウエル内の領域であるチャネル領域上にゲート絶縁膜を介してゲート電極を配置する工程とを含み、
前記第2不純物拡散層の層厚が、前記ソース拡散領域の層厚よりも薄くなるように、前記第2不純物拡散層および前記ソース拡散領域が形成され、
前記第1不純物拡散層および前記第2不純物拡散層が、前記SiC半導体基板上の至るところで前記第2不純物拡散層が前記第1不純物拡散層から一定の距離だけ離れているように形成される、
半導体装置の製造方法。 - 前記第1不純物拡散層および前記第2不純物拡散層が、前記第1不純物拡散層および前記第2不純物拡散層に対応する開口部を有する一つのマスクを用いたイオン注入によって同時に形成される、請求項6に記載の半導体装置の製造方法。
- 前記ソース拡散領域を形成する工程と、前記第2不純物拡散層を形成する工程とが、別のイオン注入工程によって行われる、請求項6または7に記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020036045A (ja) * | 2019-11-29 | 2020-03-05 | ローム株式会社 | 半導体装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5759384A (en) * | 1980-09-29 | 1982-04-09 | Hitachi Ltd | Manufacture of longitudinal type insulated field effect semiconductor device |
JPH0382163A (ja) * | 1989-08-25 | 1991-04-08 | Hitachi Ltd | パワーmosfetおよびその製造方法 |
JP2003298052A (ja) * | 2002-03-29 | 2003-10-17 | Toshiba Corp | 半導体装置 |
JP2003318397A (ja) * | 2002-04-24 | 2003-11-07 | Nissan Motor Co Ltd | 電界効果トランジスタとその製造方法 |
JP2004304174A (ja) * | 2003-03-18 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 炭化珪素半導体装置およびその製造方法 |
JP2004311815A (ja) * | 2003-04-09 | 2004-11-04 | National Institute Of Advanced Industrial & Technology | 半導体装置およびその製造方法 |
-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5759384A (en) * | 1980-09-29 | 1982-04-09 | Hitachi Ltd | Manufacture of longitudinal type insulated field effect semiconductor device |
JPH0382163A (ja) * | 1989-08-25 | 1991-04-08 | Hitachi Ltd | パワーmosfetおよびその製造方法 |
JP2003298052A (ja) * | 2002-03-29 | 2003-10-17 | Toshiba Corp | 半導体装置 |
JP2003318397A (ja) * | 2002-04-24 | 2003-11-07 | Nissan Motor Co Ltd | 電界効果トランジスタとその製造方法 |
JP2004304174A (ja) * | 2003-03-18 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 炭化珪素半導体装置およびその製造方法 |
JP2004311815A (ja) * | 2003-04-09 | 2004-11-04 | National Institute Of Advanced Industrial & Technology | 半導体装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020036045A (ja) * | 2019-11-29 | 2020-03-05 | ローム株式会社 | 半導体装置 |
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