KR101744960B1 - 반도체 장치 - Google Patents

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아키라 나카지마
신이치 니시자와
히로미치 오하시
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고쿠리츠겐큐가이하츠호진 산교기쥬츠소고겐큐쇼
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Abstract

전력 변환기에 이용하는 와이드 밴드갭 반도체 장치에는 높은 서지 전압에 의해 장치가 파괴되는 문제점이 있어, 항복에서의 내량의 향상이 필요시되고 있으며, 이 문제는 유니폴라형이며 횡형인 반도체 장치에 있어서 보다 현저해지는 것이 알려져 있다.
본 발명은, 펀치스루에 의한 항복 수단을 장치 내부에 갖는 반도체 장치를 구성하고, 또한 펀치스루 항복에 의한 항복 전압이 애벌런치 항복 전압보다 낮고, 애벌런치 항복을 일으키지 않도록 구성하여, 반도체 장치의 애벌런치 항복에 의한 파괴를 막고, 항복의 내량이 큰 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 항복(breakdown)에 있어서의 내량(tolerance)을 높인 파워 반도체 장치에 관한 것이다.
파워 반도체 장치는, 주로 전력 변환기(DC-DC, AC-DC, DC-AC, 및 DC-DC)나 고주파 전력 증폭기(power amplifier)에 이용된다. 현재까지 Si 파워 반도체 장치가 널리 이용되고 있다. 그러나, 최근에 Si의 재료 물성에 기인한, Si 파워 반도체 장치에 있어서의 성능 향상의 한계가 지적되고 있다.
파워 반도체 장치에 요구되는 성능 중에서도 중요한 것으로서, 높은 장치 내압, 낮은 온 저항, 및 낮은 장치 용량의 3가지를 들 수 있다. 그러나, 이들 3가지 사이에는 재료 물성에 기인한 트레이드 오프의 관계가 존재하여, 하나를 향상시키면, 다른 2가지가 악화되는 경향이 있다. 이에 의해, Si를 이용한 파워 반도체 장치의 성능 향상에 한계가 있다. 이 트레이드 오프에 의한 한계를 타파하기 위해서, 와이드 밴드갭 반도체를 이용한 파워 반도체 장치의 연구 개발이, 전세계에서 진행되고 있다.
본 명세서에서는, 이하의 (1) 내지 (3)을 만족하는 반도체를, 와이드 밴드갭 반도체로서 이하와 같이 정의한다.
(1) 와이드 밴드갭 반도체 장치란, 밴드갭 에너지가 Si(1.1 eV) 및 GaAs(1.4 eV)에 비해 큰 반도체를 말한다. 구체적으로는, 2 eV 이상의 밴드갭 에너지를 갖는 반도체를 말한다.
(2) 또, 결정을 형성하는 원소의 구성으로는, 와이드 밴드갭 반도체는, 주기율표의 제2 주기의 원소인 붕소(B), 탄소(C), 질소(N), 및 산소(O)를 주성분으로 하는 반도체이다. 구체적으로는, 결정을 구성하는 원자의 총수에 대해서, 제2 주기의 원소의 비율이 3분의 1 이상인 반도체이다.
(3) 또, 와이드 밴드갭 반도체의 물성으로는, 1 MV/cm 이상의 절연 파괴 강도를 갖는다.
와이드 밴드갭 반도체의 구체예로서, 탄화규소, 질화물 반도체, 산화물 반도체, 및 다이아몬드 등을 들 수 있다.
탄화규소(이하, SiC)의 화학식으로는, SiC로 표시되며, 각종 폴리 타입이 존재한다. 특히, 본 명세서에서의 SiC란, 4H-SiC, 6H-SiC, 및 3C-SiC의 3종류를 가리킨다.
질화물 반도체는, III족 원자(B, Al, In, 및 Ga)와 질소 원자(N)에 의해 구성되는 화합물 반도체이다. III족 원자의 총수는, 질소 원자의 수와 동수이며, 화학식으로는 다음 일반식 1로 표시된다.
[일반식 1]
BxAlyINzGa1 -x-y- zN
식에서 x, y 및 z는, 0≤x≤1, 0≤y≤1, 0≤z≤1, x＋y＋z≤1을 만족시키는 수치를 갖는 것으로 한다. 특히, GaN, InzGa1 - zN(이하, InGaN), AlyGa1 - yN(이하, AlGaN), 및 AlyInzGa1 -y- zN(이하, AlInGaN)은, 파워 반도체 장치의 재료로서 특히 중요하다. AlN, 및 BxAl1 - xN(이하, BAlN)은, 밴드갭 에너지가 5 eV 이상이어서, 반도체인 것과 동시에, 절연체로도 이용할 수 있다.
산화물 반도체는, 산소 원자(O)를 주성분으로 하는 반도체이며, 구체적으로는, ZnO, Ga2O3, MgO, CdO, NiO, SnO2, Cu2O, CuAlO2, TiO2, VO2, In2O3, 및 SrTiO3 등을 들 수 있다. 또, 상기 산화물 반도체를 2종류 이상 조합하여, 혼정을 제작해도 된다. 구체적으로는, 투명 도전막으로서 이용되는 ITO를 들 수 있다. 또, II족 산화물 반도체는, 파워 반도체 장치의 재료로서 특히 유효하고, 그 화학식은 다음 일반식 2로 표시된다.
[일반식 2]
ZnxMgyCd1 -x- yO
식에서 x 및 y는, 0≤x≤1, 0≤y≤1, x＋y≤1을 만족시키는 수치를 갖는 것으로 한다.
다이아몬드는, 절연체인 것과 동시에, 도너 및 억셉터를 첨가함으로써 와이드 밴드갭 반도체로도 작용한다.
와이드 밴드갭 반도체의 뛰어난 물성으로서, 특히 높은 절연 파괴 강도를 들 수 있다. Si의 절연 파괴 강도가 약 0.2 MV/cm인 것에 비해, 와이드 밴드갭 반도체인 SiC(약 2 MV/cm), GaN(약 3 MV/cm), 및 다이아몬드(5~10 MV/cm)의 절연 파괴 강도는, 10배 정도나 크다. 그 때문에, 와이드 밴드갭 반도체를 파워 반도체 장치에 이용함으로써, Si 파워 반도체 장치에 있어서의 내압, 온 저항, 및 장치 용량의 트레이드 오프 관계를 넘어, 성능 향상이 가능해진다.
그러나, 전력 변환기에 이용했을 때의, 와이드 밴드갭 반도체 장치의 문제점으로서, 서지 전압에 의한 장치의 파괴를 들 수 있다. 전력 변환기 응용에서는, 와이드 밴드갭 반도체 장치가 온 상태에서 오프 상태로 턴 오프할 때, 전력 변환기에 입력되는 전원 전압을 초과한 서지 전압이 인가된다. 서지 전압은, 반도체 장치의 장치 내압에 달하는 경우도 있다. 그 경우, 반도체 장치에 있어서 애벌런치 항복이 일어나, 이 항복 상태가 계속되면 장치가 파괴된다.
그 때문에, 항복에 있어서의 내량의 향상이, 와이드 밴드갭 반도체 장치에 필요시되고 있다. 여기서, 항복에 있어서의 내량이란, 오프 상태에서 내압을 초과한 전압이 인가되고, 그에 따라 오프 상태임에도 불구하고 전류가 흐른 상태(항복 상태)에서, 장치가 파괴되지 않고, 장치에서 소비할 수 있는 에너지의 최대치로 정의한다.
도 1에 종래 기술에 의한 와이드 밴드갭 반도체 장치의 일례로서, SiC를 이용한 Metal　Insulator　Semiconductor　Field　Effect　Transistor(이하, MISFET, 또는 절연 게이트형 전계 효과형 트랜지스터)의 단면 구조도를 나타낸다. 또, 게이트 절연막으로서 SiO2를 이용한 Metal　Oxide　Semiconductor　Field　Effect　Transistor(이하, MOSFET)도 MISFET의 일종이다.
이하에서는, 도 1의 SiC-MISFET를 예로 들어 반도체 장치의 항복을 설명한다.
도 2에, 도 1에 도시한 SiC-MISFET의 전류-전압 특성의 개략도를 나타낸다. 도 2에 그려진 바와 같이, 온 상태에서는, 양의 Vds를 인가함으로써 드레인으로부터 소스로 드레인 전류가 흐른다. 여기서, Vds란, 소스 전극의 전위에 대한 드레인 전극의 전위로 한다. 한편, 오프 상태에서는, Vds를 인가함으로써, 먼저, P형 영역(222) 및 N형 전도 영역(203) 사이의 바디 다이오드의 역방향 누설 전류에 기인한 미소한 드레인 전류가 흐른다. 그 후, 더욱 Vds를 올려 가면, Vds가 소정의 전압 Vava에 이르면 애벌런치 항복이 일어나, 급격하게 드레인 전류가 상승한다. 도 1에 나타낸 바와 같이, 이 때의 애벌런치에 의한 항복 전류는, 항복 전류의 경로(220)를 통과해 드레인 전극(212)으로부터 소스 전극(210)을 향해 흐른다.
여기서, 장치의 내압이란, 오프 상태에서 전류가 흐르기 시작해, 오프 상태를 유지할 수 없게 되는 전압이며, 도 1의 SiC-MISFET에서는, 애벌런치 항복 전압 Vava에 의해 내압이 결정된다.
애벌런치 항복이란, 반도체 장치의 내부에서의 전계 강도가, 반도체의 절연 파괴 강도에 필적하는 값이 되어, 애벌런치 증배에 의한 전자와 정공의 발생이 현저해져, 이에 의해 장치가 오프 상태임에도 불구하고 전류가 흐르는 현상이다. 도 1의 예에서는, 발생한 정공은 항복 전류의 경로(220)를 따라 소스 전극(210)으로부터 배출되고, 전자는 항복 전류의 경로(220)를 역방향으로 거쳐가 드레인 전극(212)으로부터 배출된다.
전력 변환기에 있어서, 애벌런치 항복에 의해 와이드 밴드갭 반도체 장치가 파괴되는 요인으로서 이하의 3가지를 들 수 있다.
먼저, 첫번째 요인으로서, Si 파워 장치와 비교해 와이드 밴드갭 반도체 장치에서는, 서지 전압이 발생하기 쉽고, 장치 내압을 초과한 서지 전압이 발생하여, 항복 상태가 되기 쉬운 점을 들 수 있다. 서지 전압의 크기는, 회로의 부유 인덕턴스(Ls), 및 드레인 전류 id의 시간당 변화량(did/dt)에 의존하며, Ls×did/dt의 크기에 비례하여 커진다. 와이드 밴드갭 반도체 장치는, 장치 용량이 작고, 고속의 스위칭 동작이 가능하기 때문에, did/dt가 크고, 그에 따라 서지 전압이 본질적으로 크다. 또, 장치 용량이 작기 때문에, 부유 인덕턴스에 축적된 근소한 에너지로도 큰 서지 전압이 발생한다. 이것은, 고속 스위칭이 가능한 와이드 밴드갭 반도체 장치에서의 피할 수 없는 문제이다.
두번째 요인으로서, 애벌런치 항복에 의한 전류가, 장치 내부에서 국소적으로 집중되는 것에 의한 파괴를 들 수 있다. 와이드 밴드갭 반도체 장치에서는, 장치 전체에서 균일하게 애벌런치 항복을 일으킬 수 없어, 항복 전류가 집중되기 쉽다. 이 문제는, 와이드 밴드갭 반도체에서는, P형 및 N형의 양쪽 모두에서 동시에 낮은 저항율을 얻을 수 없는 것에 기인하고 있다. 특히, SiC, 질화물 반도체, 및 산화물 반도체에서는, P형의 와이드 밴드갭 반도체에서 저항율이 높다. 그 때문에, 장치의 내부로부터의, 애벌런치 증배로 발생한 전자와 정공을 효율적으로 배출할 수 없다. 이에 의해, 애벌런치 항복이 최초로 발생한 개소에 항복 전류가 집중되어, 이 집중 개소에서 장치가 파괴된다.
세번째 요인으로서, 반도체 장치의 표면을 보호하는 보호 절연막의 파괴를 들 수 있다. 와이드 밴드갭 반도체의 절연 파괴 강도는, SiO2 등의 일반적으로 이용되는 보호 절연막의 절연 파괴 강도에 필적한다. 그 때문에, 애벌런치 항복이 발생하는 강한 전계를 인가하면, 반도체 내부가 아니라, 보호 절연막 중에서 절연 파괴가 발생하는 경우가 있다.
상기 두번째 요인에서의 파괴의 구체예를, 도 1의 SiC-MISFET를 예로 들어 설명한다. P형 영역(222)과 N형 전도 영역(203)의 사이에 형성되는 바디 다이오드에 전계가 걸려, 애벌런치 항복을 일으킨다. 이 때 애벌런치에 의해 발생한 정공은, 항복 전류의 경로(220)를 통과해, P형 콘택트 영역(206)에 주입되어 소스 전극(210)으로부터 배출된다. 이 때, P형 영역(222) 및 P형 콘택트 영역(206)의 저항이 높고, 그 전압 강하에 의해, P형 콘택트 영역(206)과 N형 콘택트 영역(205) 사이의 다이오드가 온 상태가 된다. 이에 의해, 소스 전극(210)으로부터, N형 콘택트 영역(205)을 통해 전자가 주입되어 항복 전류가 더욱 증대한다. 그 결과, 항복 전류가 장치 내부의 소정의 개소에 집중되어, 국소적인 파괴에 이른다. 즉, 유니폴라형의 장치인 MISFET가, 항복 상태에서는, 소수 캐리어의 주입이 일어나 바이폴라 동작이 되고 있고, 이 바이폴라 동작에 있어서의 장치 내부에서의 전류 집중이 장치의 파괴를 일으킨다.
상기 두번째 요인에 의해, 온 상태에서의 온 전류를 운반하는 캐리어가 전자인 것을 특징으로 하는 와이드 밴드갭 반도체 장치에 있어서, 애벌런치 항복에 의한 파괴가 특히 현저해진다.
또한, 도 1 중의 다른 부호, 부호 200은 기판을 나타내고, 부호 207은 N형 콘택트 영역을 나타내고, 부호 211은 게이트 전극, 부호 224는 게이트 절연막을 나타낸다. 또, 본 명세서에서 동일한 부호는 동일명의 부재를 나타낸다.
또, 상기 두번째 요인에 있어서의 파괴에 관한, 또 하나의 구체예로서, 질화물 반도체를 이용한 Heterojunction　Field　Effect　Transistor(이하, HFET, 또는 헤테로 접합형 전계 효과형 트랜지스터)에 대해 설명한다. 질화물 반도체 HFET의 단면 구조도를 도 3에 나타낸다. 동 도면에 도시된 바와 같이, 질화물 반도체 HFET는, 일반적으로 PN 접합에 의한 바디 다이오드를 갖고 있지 않다. 그 때문에 항복 전류가 흐르는 경로를 갖고 있지 않다. 그 경우, 애벌런치에 의해 발생한 정공을 배출하기 위한 P형 영역, 및 그 P형 영역에 대한 전극을 갖고 있지 않기 때문에, 정공의 배출이 보다 곤란해진다. 그에 따라, 애벌런치 증배로 발생한 정공이 장치의 내부에 축적된다. 정공의 축적은 전계의 집중을 유발하여, 그에 따라 애벌런치 항복의 전류가 장치의 내부에서 국소적으로 집중하여 흐른다. 이에 의해, 근소한 애벌런치 전류에 있어서, 장치가 파괴된다. 또한, 도 3에서, 부호 103은 N형 전도 영역을 나타내고, 부호 110은 소스 전극을 나타내고, 부호 111은 게이트 전극을 나타내고, 부호 112는 드레인 전극을 나타내고, 부호 117은 기판 전극을 나타내고, 부호 124는 게이트 절연막을 나타내고, 부호 133은 2차원 전자 가스를 나타내고, 부호 134는 표면 배리어층을 나타내고, 부호 135는 GaN 하지층을 나타내고, 부호 136은 성장 초기층을 나타내고, 부호 137은 이종 기판을 나타낸다.
또, 질화물 반도체에 있어서도 PN 접합에 의한 바디 다이오드를 갖는 구조가 개시되어 있는(비특허 문헌 1, 특허 문헌 1)데, 도 1의 SiC-MISFET와 동일하게, P형의 저항율이 높은 것에 의한 애벌런치 항복 전류의 집중에 의해 장치의 파괴가 일어난다.
또, 와이드 밴드갭 반도체에 있어서의 애벌런치 항복의 내량을 향상시킨 구조가 특허 문헌 2에 개시되어 있는데, 상기와 같이 와이드 밴드갭 반도체에 있어서의 애벌런치 항복의 본질적인 문제는 해결되어 있지 않다.
이상, 와이드 밴드갭 반도체에 있어서의 애벌런치 항복에서의 장치의 파괴 문제에 대해, 도 1의 SiC-MISFET, 및 도 3의 질화물 반도체의 HFET를 예로 들어 설명했다. 그러나, 와이드 밴드갭 반도체 장치에 있어서의 애벌런치 항복에 의한 파괴는, 상기와 같이 서지 전압이 큰 것, 및 장치 전체에 균일하게 애벌런치 항복을 일으키는 것, 또한 애벌런치 항복을 일으킬 정도의 강한 전계가 절연막의 열화를 일으키는 것에 기인한, 다양한 와이드 밴드갭 반도체 장치에 있어서의 공통적인 문제이다.
구체적으로는, 유니폴라형 및 바이폴라형의 장치에 대해 동일한 문제를 갖는다. 여기서, 유니폴라형의 장치란, 이하의 2개의 조건을 만족하는 반도체 장치이다. 첫번째 조건으로서 온 상태에서 주전극을 통과해 흐르는 온 전류를 운반하는 캐리어가, 전자 또는 정공 중 어느 한 종류인 반도체 장치이다. 또, 두번째 조건으로서, 이 때 반도체 내부에서, 전자 또는 정공은, 각각 N형 반도체 또는 P형 반도체만을 통과한다. 도 1 및 도 3의 반도체 장치는, 전자를 캐리어로 하는 유니폴라형으로 분류된다. 여기서, N형 반도체 및 P형 반도체란, 절연막과 반도체 계면에서의 N형 또는 P형으로의 반전층에 대해서도, 각각 포함한다. 또, 상기 2개의 조건을 만족하지 않는 것을, 바이폴라형의 장치라고 부른다.
여기서, 주전극이란, 전계 효과형 트랜지스터의 소스 및 드레인 전극, 바이폴라 트랜지스터의 이미터 및 컬렉터 전극, 및 다이오드의 캐소드 및 애노드 전극을 가리킨다.
보다 구체적으로는, 하기의 와이드 밴드갭 장치에 있어서, 동일한 문제를 갖는다. 유니폴라형의 장치로 분류되는 트랜지스터인 Junction　Field　Effect　Transistor(이하, JFET, 또는 접합형 전계 효과형 트랜지스터), Static　Induction Transistor(이하, SIT, 또는 정전 유도형 트랜지스터)에 대해서도 같은 문제를 갖고 있다.
또, 바이폴라 장치로 분류되는 파워 트랜지스터인 Bipolar　Transistor(이하, BT, 또는 바이폴라 트랜지스터), Heterojunction　Bipolar　Transistor(이하, HBT, 또는 헤테로 접합형 바이폴라 트랜지스터), 및 Insulated　Gate　Bipolar　Transistor(이하, IGBT, 또는 절연 게이트형 바이폴라 트랜지스터)에 대해서도 같은 문제를 갖고 있다.
또, 다이오드에 있어서도 같은 문제가 보이며, 유니폴라형의 Schottky　Barrier　Diode(이하, SBD, 또는 쇼트키 배리어 다이오드), 및 쇼트키 배리어 다이오드의 일종인 Junction　Barrier　Schottky　Diode(이하, JBSD), 및 바이폴라형의 P-N　junction　Diode(이하, PND) 및 P-i-N　junction　Diode(PiND)에 대해서도 같은 문제를 갖고 있다.
또, 유니폴라형의 장치는, 바이폴라형의 장치와 비교해 스위칭 속도가 빠르기 때문에, 상기 애벌런치 항복에 의한 파괴의 문제가 보다 현저하다.
또, 횡형의 반도체 장치에서는, 종형의 반도체 장치와 비교해, 상기 애벌런치 항복에 의한 문제가 이하의 2가지 이유에 의해 현저해진다. 첫번째 이유로서, 횡형의 반도체 장치는, 종형의 반도체 장치에 비해 스위칭 속도가 빠르고, 이에 의해 서지 전압이 커진다. 두번째 이유로서, 애벌런치 항복에 의해 발생한, 고에너지의 캐리어가 반도체 장치 표면을 흘러, 이에 의해 반도체 장치 표면을 보호한 절연막에 주입되어 절연막 중에 전계의 집중을 일으켜, 절연막 내부에서 파괴를 일으킨다.
여기서, 종형의 장치란, 주전극이 반도체 기판의 양면에 형성되고, 이에 의해 온 전류가 반도체 기판을 관통하여 흐르는 반도체 장치이다. 횡형의 장치란, 주전극이 반도체 기판의 편면에 형성된 반도체 장치이다. 또, 도 1과 도 3은 횡형의 반도체 장치이다.
특허 문헌 1 : 일본 특개 2011-82331 특허 문헌 2 : 일본 특개 2004-342907
비특허 문헌 1 : W. Huang, T. Khan, and　T. P. Chow, IEEE　ELECTRON　DEVICE　LETTERS, Vol. 27, pp. 796-798, 2006
본 발명에 있어서의 과제는, 파워 반도체 장치의 애벌런치 항복에 의한 파괴를 막아, 이에 의해 항복에 있어서의 내량을 높인 파워 반도체 장치를 제공하는 것이다.
본 발명은, 반도체 장치의 애벌런치 항복에 의한 파괴를 막아, 이에 의해 항복의 내량이 큰 반도체 장치를 제공하는 것이며, 구체적으로는, 다음과 같은 반도체 장치를 제공함으로써 상기 과제는 해결된다.
(1) 펀치스루 항복에 의한 항복 전류를 발생시키는 반도체 구조를 갖는 것을 특징으로 하는 반도체 장치이다.
(2) 또한, 펀치스루 항복에 의한 항복 전압이, 애벌런치 항복 전압보다 낮은 것을 특징으로 하는 상술한 반도체 장치이다.
(3) 또한, 유니폴라형의 트랜지스터 또는 다이오드인 것을 특징으로 하는 상술한 반도체 장치이다.
(4) 또한, 반도체 구조의 반도체가 와이드 밴드갭 반도체로 형성되는 것을 특징으로 하는 상술한 반도체 장치이다.
(5) 또한, 항복 전류를 운반하는 캐리어와 같은 극성의 분극 전하를 갖는 헤테로 접합 계면을 통과하여, 상기 항복 전류가 흐르는 것을 특징으로 하는 상술한 반도체 장치이다.
(6) 또한, 반도체 구조의 반도체가 육방정의 결정 구조를 갖고, 상기 반도체의 c축 방향으로 항복 전류가 흐르는 것을 특징으로 하는 상술한 반도체 장치이다.
(7) 또한, 반도체 구조가, 기판 상에 배치된 제1 도전형을 갖는 제1의 반도체 영역과, 상기 제1 도전형을 갖는 제2의 반도체 영역과, 상기 제1 및 제2의 반도체 영역 사이에 위치한 제2 도전형을 갖는 제3의 반도체 영역에 의해 구성되며, 상기 제1의 반도체 영역에 대해서 오믹 특성을 갖는 제1의 전극과, 상기 제2의 반도체 영역에 대해서 오믹 특성을 갖는 제2의 전극과, 상기 제2의 전극에 인접하여 제3의 전극을 갖고, 온 상태에 있어서, 상기 제2의 전극에, 상기 제1 및 제3의 전극에 대해서 양 또는 음의 전압을 인가하면, 상기 제2 및 제3의 전극 사이에, 상기 제1 도전형의 캐리어에 의한 온 전류가 흐르고, 오프 상태에 있어서, 상기 제2의 전극에, 상기 제1 및 제3의 전극에 대해서 양 또는 음의 전압을 인가하면, 상기 제2의 전극과 상기 제1의 전극 사이에, 상기 제1 도전형의 캐리어에 의한 항복 전류가 흐르고, 또한, 상기 제2 및 제3의 전극 사이에 흐르는 누설 전류의 전류값이, 상기 온 전류의 전류값에 대해서, 크다 해도 1,000분의 1 이하인 것을 특징으로 하는 상술한 반도체 장치이다.
(8) 또한, 상기 기판과 제2 전극 사이에 위치하는, 상기 제3의 반도체 영역이 공핍화됨으로써, 펀치스루 항복이 일어나는 것을 특징으로 하는 상술한 반도체 장치이다.
(9) 또한, 상기 제1의 전극이, 상기 제3의 전극과 전기적으로 단락하고 있는 것을 특징으로 하는 상술한 반도체 장치이다.
(10) 또한, 상기 제3의 반도체 영역이 전기적으로 부유하고 있는 것을 특징으로 하는 상술한 반도체 장치이다.
(11) 또한, 상기 반도체 장치는 전계 효과형 트랜지스터이며, 상기 제2의 전극은 드레인 전극이고, 상기 제3의 전극은 소스 전극이며, 또한, 상기 제2의 전극과 상기 제3의 전극 사이에 제4의 전극으로서의 게이트 전극을 갖는 것을 특징으로 하는 상술한 반도체 장치이다.
(12) 또한, 상기 반도체 장치는 쇼트키 배리어 다이오드이며, 상기 제2의 전극은 캐소드 전극이고, 상기 제3의 전극은 상기 제2의 반도체층에 대해서 쇼트키 특성을 갖는 애노드 전극인 것을 특징으로 하는 상술한 반도체 장치이다.
(13) 또한, 상기 반도체 장치의 트랜지스터의 소스 전극과, 애벌런치 항복을 일으키는 다른 트랜지스터의 드레인 전극을 단락함으로써, 캐스코드 접속한 것을 특징으로 하는 상술한 반도체 장치이다.
본 발명에 의하면, 반도체 장치의 내부에 펀치스루 항복 기능을 갖게 함으로써, 항복의 내량을 높인 반도체 장치를 실현할 수 있다. 반도체 장치의 내부에 펀치스루 기능을 갖게 함으로써, 서지 전압이 인가되었을 때, 빠른 응답 속도로, 소자 전체에 있어서 균일하게 펀치스루 항복을 발생시킬 수 있다. 이에 의해, 반도체 장치의 파괴를 막을 수 있다.
여기서, 펀치스루 항복이란, 제1 도전형을 갖는 2개의 반도체 영역이, 이 2개의 반도체 영역의 사이에 형성된 적어도 1개 이상의 제2 도전형을 갖는 반도체 영역에 의해, 전기적으로 PN 접합 분리된 반도체의 구조에 있어서, 상기 제1 도전형을 갖는 2개의 반도체 영역에 각각 오믹 전극을 형성하고, 상기 2개의 오믹 전극 사이에 양 또는 음의 전압을 인가함으로써, 상기 제2 도전형의 반도체 영역의 일부 혹은 전체가 공핍화하여, 상기 제1 도전형을 갖는 2개의 반도체 영역이 공핍층으로 접속됨으로써, 상기 2개의 전극 사이에 전류가 흐르는 현상을 말한다.
또한, 상기 (2)에서는, 애벌런치 항복에 의한 파괴를 막아, 이에 의해 높은 신뢰성의 반도체 장치를 실현할 수 있다.
또한, 상기 (3)에서는, 유니폴라형의 반도체 장치에 있어서, 펀치스루 항복 기능을 갖게 함으로써, 항복 상태도 포함한 유니폴라형의 동작이 가능해진다. 이에 의해, 서지 전압이 인가되었을 때, 빠른 응답 속도로 소자 전체에 있어서 균일하게 펀치스루 항복을 발생시킬 수 있다.
또한 상기 (4)에서는, 와이드 밴드갭 반도체에 의한 반도체 소자에 있어서의, 애벌런치 항복의 문제를 해결할 수 있다. 또, 서지 전압이 인가되었을 때, 빠른 응답 속도로 소자 전체에 있어서 균일하게 펀치스루 항복을 발생시킬 수 있다.
또한 상기 (5)에서는, 항복 전류를 운반하는 캐리어와 같은 극성의 분극 전하를 갖는 헤테로 접합 계면을 통과하여, 항복 전류가 흐르는 것에 의해, 온도 변화에 대해서 펀치스루에 의한 항복 전압의 변동을 막을 수 있어, 이에 의해 넓은 온도 범위에 있어서 신뢰성 높은 반도체 장치를 실현할 수 있다. 여기서, 캐리어의 극성이란, 전자 및 정공에 있어서 각각 양 및 음이다. 즉, 항복 전류를 운반하는 캐리어가 전자인 경우, 음의 분극 전하를 갖는 헤테로 계면을 통과하여 항복 전류가 흐른다. 또, 항복 전류를 운반하는 캐리어가 정공인 경우, 양의 분극 전하를 갖는 헤테로 계면을 통과하여 항복 전류가 흐른다.
또한, 상기 (6)에서는, a축 방향에 비해 유전율이 큰 c축 방향으로 항복을 일으킴으로써, 본 발명에 의한 펀치스루 항복 기능을 갖는 반도체 장치에 있어서의, 애벌런치 항복 전압과 특성 온 저항의 트레이드 오프 관계를 개선하여 성능 향상이 가능해진다. 또, 이에 의해 장치의 칩 면적을 줄일 수 있기 때문에, 장치의 제조 비용을 억제하는 것이 가능해진다.
또한 상기 (7)의 장치의 구성에 의해, 서지 전압이 인가되었을 때, 빠른 응답 속도로, 소자 전체에 있어서 균일하게 펀치스루 항복을 발생시킬 수 있다. 이에 의해, 반도체 장치의 파괴를 막을 수 있다.
또한 상기 (8)에서는, 상기 기판과 제2의 전극 사이에 위치하는, 상기 제2의 전극의 수직 아래의 상기 제3의 반도체 영역이 공핍화하여, 이에 의해 상기 제1 및 제2의 반도체 영역을 공핍층으로 연결함으로써, 펀치스루 항복을 발생시켜, 이에 의해 반도체 장치의 표면 근방에 있어서의 전계 및 항복 전류를 저감하여, 장치의 신뢰성을 더욱 향상시킬 수 있다. 이 때, 항복 전류는, 상기 제2의 전극으로부터, 상기 기판 표면으로부터 수직 방향으로 기판을 향해 흐르는 것에 의해, 반도체 장치의 표면 근방에 있어서의 전계 및 항복 전류를 저감할 수 있다.
또한 상기 (9)에서는, 상기 제1의 전극이, 상기 제3의 전극과 전기적으로 단락하고 있는 것을 특징으로 하는 반도체 장치이다. 이에 의해, 장치의 온 저항을 저감할 수 있다.
또한 상기 (10)에서는, 상기 제3의 반도체 영역이 전기적으로 부유하고 있는 것을 특징으로 하는 상술한 반도체 장치이다. 이에 의해, 장치의 제조 비용을 억제할 수 있다.
또한 상기 (11)에서는, 트랜지스터에 있어서, 서지 전압이 인가되었을 때, 빠른 응답 속도로 소자 전체에 있어서 균일하게 펀치스루 항복을 발생시킬 수 있다.
또한 상기 (12)에서는, 쇼트키 배리어 다이오드에 있어서, 서지 전압이 인가되었을 때, 빠른 응답 속도로 소자 전체에 있어서 균일하게 펀치스루 항복을 발생시킬 수 있다.
또한 상기 (13)에서는, 상기 펀치스루 항복이 발생하는 트랜지스터와, 애벌런치 항복을 일으키는 다른 트랜지스터를 캐스코드 접속한 회로에 있어서, 장치의 파괴를 막아, 높은 신뢰성을 실현할 수 있다.
도 1은 종래 기술에 있어서의 SiC-MISFET의 단면 구조도이다.
도 2는 도 1에 기재한 SiC-MISFET의 동작을 설명하기 위한 I-V 특성의 개략도이다.
도 3은 종래 기술에 있어서의 질화물 반도체 HFET의 단면 구조도이다.
도 4는 제1 실시형태에 있어서의 질화물 반도체 HFET의 단면 구조도이다.
도 5는 도 4의 질화물 반도체 HFET의 제로 바이어스 시의 드레인 전극 하의 밴드 구조의 개략도이다.
도 6은 도 4의 질화물 반도체 HFET의 동작을 설명하기 위한 I-V 특성의 개략도이다.
도 7은 도 4의 질화물 반도체 HFET에 있어서의 펀치스루 항복 시의 드레인 전극 하의 밴드 구조의 개략도이다.
도 8은 도 4의 질화물 반도체 HFET에 있어서의 소자 내압 300K에서의 시뮬레이션 결과이다.
도 9는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 10은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 11은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 12는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 13은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 14는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 15는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 16은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 17은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 18은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 19는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 20은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 21은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 22는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 23은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 24는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 25는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 26은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 27은 도 26에 있어서의 변형예의 제로 바이어스 시의 드레인 전극 하의 밴드 구조의 개략도이다.
도 28은 도 26에 있어서의 변형예의 제로 바이어스 시의 드레인 전극 하의 밴드 구조의 변형예의 개략도이다.
도 29는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 30은 도 29에 있어서의 변형예의 제로 바이어스 시의 드레인 전극 하의 밴드 구조의 개략도이다.
도 31은 도 29에 있어서의 변형예의 제로 바이어스 시의 드레인 전극 하의 밴드 구조의 변형예의 개략도이다.
도 32는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 33은 도 32에 있어서의 변형예의 제로 바이어스 시의 드레인 전극 하의 밴드 구조의 개략도이다.
도 34는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 35는 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 36은 제1 실시형태에 있어서의 변형예의 단면 구조도이다.
도 37은 제2 실시형태에 있어서의 SiC-MISFET의 단면 구조도이다.
도 38은 도 37의 SiC-MISFET에 있어서의 소자 내압 300K에서의 시뮬레이션 결과이다.
도 39는 제2 실시형태에 있어서의 변형예의 단면 구조도이다.
도 40은 제3 실시형태에 있어서의 SiC-JFET의 단면 구조도이다.
도 41은 제4 실시형태에 있어서의 질화물 반도체 SBD의 단면 구조도이다.
도 42는 도 41의 질화물 반도체 SBD의 동작을 설명하기 위한 I-V 특성의 개략도이다.
도 43은 제5 실시형태에 있어서의 질화물 반도체의 집적 회로의 단면 구조도이다.
도 44는 제5 실시형태에 있어서의 질화물 반도체의 집적 회로의 단면 구조도이다.
도 45는 도 44의 제5 실시형태에 있어서의 질화물 반도체의 집적 회로의 변형예의 단면 구조도이다.
발명을 실시하기 위한 최선의 형태(이하, 실시형태라고 한다. )에 대해 설명한다. 이하에서는, 특히, ＜제1 실시형태＞에 있어서 질화물 반도체에 의한 HFET, ＜제2 실시형태＞에 있어서 SiC에 의한 MISFET, ＜제3 실시형태＞에 있어서 SiC에 의한 JFET, 및 ＜제4 실시형태＞에 있어서 질화물 반도체에 의한 SBD에 관한 실시형태에 대해 설명한다. 이들은 모두 와이드 밴드갭 반도체를 재료로 이용하고 있고, 또한 유니폴라형이며, 또한 전자를 캐리어로 하고 있고, 또한 횡형의 반도체 장치이다. 본 발명은, 바이폴라 장치를 포함하는 여러가지 재료의 장치에 적용 가능한데, 특히 유니폴라형의 반도체 장치에서 특히 유효하고, 또한 전자를 캐리어로 하는 유니폴라형에서는 특히 유효하다. 유니폴라 장치에 적용함으로써, 항복 상태도 포함한 완전한 유니폴라 동작을 실현할 수 있다. 또, 와이드 밴드갭 반도체를 이용한 반도체 장치에서 효과를 얻을 수 있으며, 특히 횡형의 와이드 밴드갭 반도체 장치에 있어서 가장 효과를 얻을 수 있다.
또, ＜제５ 실시형태＞에서 설명하는 바와 같이, 동일 기판 상에 본 발명에 의한 반도체 장치를 집적화시킴으로써, 신뢰성 높은 집적 회로를 실현할 수 있다.
실시예 1
＜제1 실시형태＞
제1 실시형태인 질화물 반도체에 의한 HFET에 대해 설명한다. 도 4에 본 발명에 의한 질화물 반도체 HFET의 구조도를 나타낸다. 기판(100)을 제외하고, HFET를 형성하는 반도체 재료의 화학식은, 다음 일반식 3으로 표시되는 질화물 반도체이다.
[일반식 3]
BxAlyInzGa1 -x-y- zN
식에서 x, y 및 z는, 0≤x≤1, 0≤y≤1, 0≤z≤1, x＋y＋z≤1을 만족시키는 수치를 갖는 것으로 한다. 기판(100)에 대해서는, 질화물 반도체 이외의 재료도 이용할 수 있다.
또, 본 발명에 의한 층 구조는 육방정의 결정 구조에 있어서의 c축 방향으로 적층하는 것이 바람직하다. c축 방향이란,［0001］또는［000-1］방향을 말한다.
기판(100)의 재료에 대해서는, 고품질의 질화물 반도체의 결정 성장을 실시할 수 있는 것이 바람직하다. 예를 들면, Si 기판, SOI(Silicon-on-Insulator) 기판, SOS(Silicon-on-Sapphire) 기판, 사파이어 기판, SiC 기판, 다이아몬드 기판, 및 질화물 반도체 기판을 들 수 있다. 기판의 면방위는, 육방정계라면 (0001)면 혹은 (000-1)면이 바람직하고, 입방정계에서는 (111)면이 바람직하다. 이에 의해, 도 4의 층 구조를 c축 방향으로 적층하는 것이 가능해진다.
기판(100) 상에 N형 캐리어 공급 영역(101)을 형성한다. N형 캐리어 공급 영역(101)은 N형의 도전성을 갖는 질화물 반도체로 이루어진다. N형 캐리어 공급 영역(101)은, N형의 InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2종류 이상의 질화물 반도체층에 의한 다층막으로 해도 된다. N형으로 하기 위해서 도너 불순물을 도핑하는 것이 바람직하고, Si를 도핑하는 것이 보다 바람직하다. Si의 도핑 농도는, 적합하게는 5×1016 cm- 3이상이며, 보다 적합하게는 3×1017 cm- 3이상이다. 단, 질화물 반도체는, 성장 조건에 따라서는 비(非)도핑으로도 N형을 얻을 수 있기 때문에, N형 캐리어 공급 영역(101)을 비도핑으로 제작할 수도 있다. N형 캐리어 공급 영역(101)의 막두께는, 10 nm 이상인 것이 바람직하고, 100 nm 이상인 것이 보다 바람직하다.
N형 캐리어 공급 영역(101) 상에 P형 배리어 영역(102)을 형성한다. P형 배리어 영역(102)은 P형의 도전성을 갖는 질화물 반도체로 이루어진다. P형 배리어 영역(102)은, P형의 InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2종류 이상의 질화물 반도체층에 의한 다층막으로 해도 된다. P형으로 하기 위해서 억셉터 불순물을 도핑하는 것이 바람직하고, Mg를 도핑하는 것이 보다 바람직하다. Mg의 도핑 농도는, 적합하게는 1×1016 cm-3 이상이며, 보다 적합하게는 3×1016 cm-3 이상이다. Mg 농도를 올림으로써, 실온 부근에서의 정공의 활성화율이 저하한다. 이에 의해 장치 내부에서 항복이 일어난 장소에 있어서, 발열에 의해 정공의 활성화율이 상승하여, 자동적으로 펀치스루에 의한 항복이 억제된다. 이에 의해, 장치 전체에서 균일한 항복을 일으키는 것이 가능해진다. 단, Mg 농도가 너무 높으면, 활성율의 저하에 의해, 온도 변동에 의한 펀치스루에 의한 항복 전압의 변동이 너무 커져 버린다. 최악의 경우, 온도의 상승에 따라, 펀치스루에 의한 항복 전압이 증대해 애벌런치 항복 전압에 이르러 버린다. 그 때문에, Mg 농도는 2×1019 cm-3 이하인 것이 바람직하고, 5×1018 cm-3 이하인 것이 보다 바람직하다. 또, N형 캐리어 공급 영역(101)에, In 조성이 2%~30%인 InGaN을 이용함으로써, 온도의 변동을 억제할 수 있다.
P형 배리어 영역(102) 상에 저농도 내압 제어 영역(104)을 형성한다. 저농도 내압 제어 영역(104)은, 저농도 P형, 저농도 N형, 및 반절연의 질화물 반도체로 이루어진다. 저농도 내압 제어 영역(104)은, 캐리어 농도가 낮은 InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2층 이상의 질화물 반도체층에 의한 다층막으로 해도 된다. 예를 들면, GaN층 및 AlGaN층, 또는 GaN층 및 AlN층을 교대로 반복하여 적층한 초격자 구조에 의해, 저농도 내압 제어 영역(104)을 형성하는 것이 가능하다. 캐리어 농도를 낮추기 위해서 비도핑으로 제작하는 것이 바람직하다. 단, Si 도너나 Mg 억셉터를 저농도로 첨가해도 된다. 또, 고저항화하기 위해서 O나 C 등의 깊은 준위를 형성하는 불순물을 첨가해도 된다. 캐리어 농도는, 적합하게는 1×1016 cm-3 이하이며, 보다 적합하게는 5×1015 cm-3 이하이다. 막두께에 대해서는, 내압을 결정하는 중요한 파라미터이며, 내압에 따라 설계할 필요가 있어, 내압 200V 이상에서는 0.5 ㎛ 이상이다. 내압 600 V 이상에서는 1.5 ㎛ 이상이다.
저농도 내압 제어 영역(104) 상에 표면 배리어층(134)을 형성한다. 저농도 내압 제어 영역(104)과 표면 배리어층(134)의 헤테로 접합 계면에 양의 분극 전하를 유도함으로써, 2차원 전자 가스(133)를 형성하고 있다. 표면 배리어층(134)을, 저농도 내압 제어 영역(104)보다 밴드갭이 큰 질화물 반도체층으로 형성함으로써, 고밀도의 2차원 전자 가스(133)를 얻을 수 있다. 표면 배리어층(134)의 막두께는 2nm~70nm의 범위인 것이 바람직하다.
장치의 온 상태에 있어서, 2차원 전자 가스(133)를 통해 소스 전극(110)으로부터 드레인 전극(112)으로 캐리어인 전자가 흐른다. 그 때문에, 2차원 전자 가스(133)가 N형 전도 영역(103)의 역할을 한다. 또, 표면 배리어층(134)의 전체 혹은 일부에 Si를 도핑해도 되고, 이에 의해 2차원 전자 가스(133)의 캐리어 밀도를 증대시켜, 장치의 온 저항을 낮출 수 있다. 이 때의, Si의 도핑 농도는, 적합하게는 5×1019cm-3 이하이며, 보다 적합하게는 1×1019 cm-3 이하이다. 단, 헤테로 계면에 있어서의 양의 분극에 의해, 비도핑으로도 2차원 전자 가스(133)를 형성할 수 있으므로, 표면 배리어층(134)은 비도핑으로 제작해도 된다. 또, 조성이 다른 2층 이상의 질화물 반도체층에 의한 다층막에 의해 표면 배리어층(134)을 형성해도 된다. 구체적으로는, InGaN/InAlGaN의 2층 구조에 의해 표면 배리어층(134)을 형성해도 되고, 또 GaN/AlGaN의 2층 구조에 의해 표면 배리어층(134)을 형성해도 된다.
여기서 2차원 전자 가스란, 헤테로 접합 계면에 있어서의 양의 분극 전하에 의해 유도되는, 헤테로 접합 계면 근방에 2차원적으로 분포한 전자를 가리키다.
300K에 있어서의, N형 전도 영역(103)의 시트 전자 농도는, 5×1012 cm-2 이상이며, 보다 바람직하게는 1×1013 cm-2 이상이다. 또, N형 전도 영역(103)의 시트 전자 농도는, P형 배리어 영역(102)의 시트 정공 농도보다 많은 것이 바람직하다. 이에 의해, 펀치스루 항복을 안정적으로 일으킬 수 있다. 여기서, 시트 전자 농도(단위는 cm-2)란, 기판 표면에 대해서 수직인 방향으로, N형 전도 영역(103)의 전자 농도(단위는 cm-3)를 적분한 값으로 한다.
펀치스루 전극(115)은, N형 캐리어 공급 영역(101)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다. 펀치스루 전극(115)의 재료로는, Ti계 합금을 들 수 있다.
드레인 전극(112)은, N형 전도 영역(103)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다. 드레인 전극(112)의 재료로는, Ti계 합금을 들 수 있다.
소스 전극(110)은, N형 전도 영역(103)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다. 소스 전극(110)의 재료로는, Ti계 합금을 들 수 있다.
도 4에 도시한 바와 같이, 펀치스루 전극(115)과 소스 전극(110)은 전기적으로 단락하고 있다.
게이트 전극(111)은, 표면 배리어층(134) 상에 형성된, 게이트 절연막(124) 상에 형성되어 있다. 이에 의해, MIS 구조의 게이트가 형성되어 있다. 게이트 전극(111)의 재료로는, 여러가지 재료를 이용할 수 있는데, 예를 들면 Ni계 합금 및 Pt계 합금을 들 수 있다. 게이트 절연막(124)의 재료는, 특별히 한정되지 않지만, 예를 들면, SiO2, SiNx, Al2O3, AlN, 및 다이아몬드 등을 들 수 있다. AlN이나 다이아몬드는, 반도체인 것과 동시에, 절연막으로도 이용할 수 있다.
단, 게이트 전극(111)을 N형 캐리어 공급 영역(103)에 대한 쇼트키 전극으로 하여, 표면 배리어층(134)에 접촉시켜 형성해도 된다.
소스 전극(110)과 게이트 전극(111)의 횡방향의 거리는 5 ㎛ 이하이며, 바람직하게는 2 ㎛ 이하이다. 게이트 전극(111)과 드레인 전극의 횡방향의 거리는, 저농도 내압 제어층(104)의 막두께에 대해서 큰 것이 바람직하고, 보다 바람직하게는 1.2배 이상이다.
또, P형 배리어 영역(102)에 대해서, 오믹 접촉 및 간접적인 오믹 접속된 전극은 없다. 그 때문에, P형 배리어 영역(102)은, N형 전도 영역(103), 및 N형 캐리어 공급 영역(101)에 의해, 모든 전극으로부터 PN 접합 분리가 되어 있어 전기적으로 들떠 있다. 이에 따라 장치의 제작 비용을 대폭 저감할 수 있다.
도 5에, 도 4에 나타낸 질화물 반도체 HFET에 있어서의, 제로 바이어스 시(Vds=0V)의 드레인 전극(112)의 아래에 위치하는 반도체 영역에 있어서, 기판 표면으로부터 수직 방향에 있어서의 밴드 구조의 프로파일의 개략도를 나타낸다. N형 전도 영역(103)과 P형 배리어 영역(102) 사이의 공핍층 폭은, P형 배리어 영역(102)과 N형 캐리어 공급 영역(101) 사이의 공핍층 폭과 비교해, 큰 것이 바람직하고, 구체적으로는 2배 이상이며, 보다 적합하게는 5배 이상이다.
이하에서는, 도 4에 나타낸 질화물 반도체 HFET의 동작에 대해 설명한다. 도 6에 이 질화물 반도체 HFET에 있어서의 I-V 특성의 개략도를 나타낸다. 먼저, 도 4의 게이트 전극(111)과 소스 전극(110)의 사이에 역치 전압 이상의 전압이 인가된 온 상태에서는, 소스 전극(110)으로부터 드레인 전극(112)을 향해, N형 전도 영역(103)을 통해 전자가 운반된다. 전자는 음의 전하를 갖고 있으므로, 온 전류로는, 드레인 전극(112)으로부터 소스 전극(110)을 향해 흐른다.
다음에, 도 4의 게이트 전극(111)과 소스 전극(110)의 사이에 역치 전압 이하의 전압이 인가된, 오프 상태에서는, 게이트 전극(111)의 아래의 2차원 전자 가스(133)가 공핍화한다. 이 상태에서, 드레인(112) 및 소스(110)의 사이에 양의 전압 Vds를 인가해 가면, 먼저, 도 6에 도시한 바와 같이 미소한 누설 전류가 흐른다. 누설 전류의 값은, 온 상태에 있어서의 드레인 전류의 최대치의 1천분의 1 이하이며, 보다 바람직하게는 1만분의 1 이하이다.
더욱 Vds를 증가시켜 가면, P형 배리어층(102)의 일부, 특히 드레인 전극(112)의 수직 아래에 위치하는 개소에서 정공의 공핍화가 일어난다. Vds가 펀치스루에 의한 항복 전압(이하, Vpt)에 이르렀을 때, N형 전도 영역(103)과 N형 캐리어 공급 영역(101)이 공핍층으로 연결되어, 펀치스루에 의한 항복 상태가 된다. 이에 의해, 전자가 펀치스루 전극(115)으로부터 주입되어 N형 캐리어 공급 영역(101)을 경유하여, P형 배리어 영역(102)의 정공이 공핍화한 개소를 통과하여, 드레인 전극(112)에 도달한다. 이 펀치스루에 의한 항복 전류의 경로(120)는, 음의 전하를 갖는 전자의 흐름과 역방향이 된다. 펀치스루가 일어나는 것에 의해, 도 6에 도시된 바와 같이 Vpt 이상의 Vds에 있어서, 오프 상태임에도 불구하고 드레인 전류가 흐른다.
도 7에 펀치스루 항복시의 드레인 전극(112)의 하측에 위치하는 반도체 영역에 있어서, 기판 표면으로부터 수직 방향에 있어서의 밴드 구조의 프로파일의 개략도를 나타낸다. 도 7에 도시한 바와 같이, 드레인 전극(112)의 하측에 위치하는 P형 배리어 영역(102)이 공핍화하여, c축 방향을 향해 항복 전류의 경로(120)의 방향으로 항복 전류가 흐른다.
이 펀치스루 항복 상태에서는, 드레인 전극(112)으로부터 펀치스루 전극(115)을 향해 전류가 흐르고 있고, 드레인 전극(112)과 소스 전극(110), 및 드레인 전극(112)과 게이트 전극(111)의 사이에서는 거의 전류는 흐르지 않는다. 구체적으로는, 드레인 전극(112)으로부터 펀치스루 전극(115)을 향해 전류가 흐르는 전류에 대해서, 드레인 전극(112)과 소스 전극(110), 및 드레인 전극(112)과 게이트 전극(111)의 사이에서 흐르는 전류는, 각각 1천분의 1 이하이며, 보다 바람직하게는 각각 1만분의 1 이하이다.
또, 본 발명에 의한 반도체 장치는, Vpt가 애벌런치 항복 전압(이하, Vava)보다 낮게 설계되어 있어 애벌런치 항복을 일으키지 않는다. 이에 의해, 애벌런치 항복에 의한 파괴를 막을 수 있다. 또, 본 발명에 의한 반도체 장치에 있어서의 장치 내압(이하, BV)은 Vpt에 의해 결정된다.
여기서, 반도체 장치에 있어서의 BV란, 오프 상태를 유지할 수 없게 되어 전류가 흐르기 시작하는 전압을 말하며, FET에서는 드레인 전류가 흐르기 시작하는 드레인과 소스간의 전압 Vds를 말한다.
또, 도 6에서는 도시되어 있지 않지만, 온 상태에 있어서도, Vpt에 상당하는 과전압을 인가하면 오프 상태와 동일하게, 드레인 전극(112)으로부터 펀치스루 전극(115)으로 펀치스루 항복에 의한 전류가 흐른다. 이에 의해, 온 상태에서도 애벌런치 항복을 막을 수 있다.
도 4의 질화물 반도체 HFET에 있어서의, P형 캐리어 공급 영역(102)의 시트 정공 농도에 대한, 300K에서의 BV의 값을, 디바이스 시뮬레이션에 의한 가상 실험에 의해 검증했다. 도 8에 시뮬레이션 결과를 나타낸다. 시트 정공 농도가 1.7×1013 cm-2 이하에서는 항복은 펀치스루에 의해 일어나고, 그 이상에서는 애벌런치 항복이 일어났다. 따라서, 본 발명에서의 질화물 반도체에 의한 반도체 장치에 있어서의, 시트 정공 농도는 1.7×1013 cm-2 이하이다. 여기서, 시트 정공 농도(단위는 cm-2)란, 드레인 전극(112)의 하측에 위치하는 P형 배리어 영역(102)에 있어서, 기판 표면에 대해서 수직인 방향으로 정공 농도(단위는 cm-3)를 적분한 값으로 한다. 또한, 정공 농도는, 용량-전압 측정(CV측정), Hall 효과 측정에 의해 측정할 수 있다. 또, 정공 농도는, 투과형 전자 현미경에 의한 관찰, 에너지 분산형 X선 분광법에 의한 분석, X선 회절에 의한 측정, 및 2차 이온 질량 분석 등의 각종 평가법에 의해 반도체 장치의 구조를 특정하여, 그 결과를 기초로 디바이스 시뮬레이션을 실시함으로써 추측할 수 있다.
장치 내부에서, 항복 전류가 국소적으로 집중되면, 집중 개소로부터 장치가 파괴되어 버린다. 그 때문에, 장치가 파괴되지 않고, 가능한 한 많은 항복 전류를 흐르게 하기 위해서는, 장치 전체에서 균일하게 항복 전류가 흐르는 것이 바람직하다.
이하에서는, 본 발명에 의한, 반도체 장치 내부에서 균일한 항복 전류를 얻을 수 있는 원리를 설명한다. 장치 내부에서는, 구조의 격차에 기인한, Vpt의 격차가 존재한다. 펀치스루 항복은, 장치 내부에서 가장 Vpt가 작은 개소로부터 시작된다. 그러나, 본 발명에 의한 와이드 밴드갭 반도체 장치에 의한 펀치스루 항복에서는, 이하에서 설명하는 효과에 의해, 항복이 발생한 개소에 있어서 항복 전류의 억제가 일어나기 때문에, 자동적으로 항복 전류의 분포를 균일화시키는 효과를 얻을 수 있다.
먼저, 첫번째 효과로서, 이 펀치스루에 의한 항복에서는, 애벌런치 항복과 같은 전자 및 정공의 발생을 수반하지 않는 것을 들 수 있다. 그 때문에, 정공의 배출을 실시할 필요가 없다. 이에 의해, 애벌런치 항복과 비교하여, 균일하게 항복 전류를 흐르게 할 수 있다.
또, 두번째 효과로서, 온도 상승에 따라 이동도가 저하하는 것에 의한, 항복 상태의 억제를 들 수 있다. 펀치스루에 의한 항복에서는, 항복 상태에서도 유니폴라 동작이 유지되기 때문에, 유니폴라 장치의 온 상태와 동일하게, 발열에 따른 온도 상승에 의한 캐리어 이동도의 저하에 의해, 항복 전류의 집중이 억제되어 항복 전류의 분포가 자동적으로 균일화되는 효과가 있다.
세번째 효과로서, 펀치스루에 의한 항복에서는, 항복에 의해 흐르는 전자의 음의 전하에 의해, 항복 상태가 억제된다. 도 4에서 설명하면, P형 배리어 영역(102)에 있어서의 이온화된 억셉터의 음전하와 같은 극성을 가진 전자가 흐르는 것에 의해, 공핍층 중에 전자가 존재하여, 실효적으로 P형 배리어 영역(102)의 억셉터 농도를 증가시킨 것과 같은 상태가 되어, 항복 전류의 집중이 억제되어 항복 전류의 분포가 자동적으로 균일화되는 효과가 있다.
네번째 효과로서, 항복한 개소에 전류가 흐름으로써, 그 개소의 온도가 상승하여, 이것이 억셉터의 활성화율을 올려 항복 전류를 억제한다. 도 4에서 설명하면, P형 배리어 영역(102)에 있어서의 정공의 활성화율이 상승하여, 실효적으로 P형 배리어 영역(102)의 억셉터 농도를 증가시킨 것과 같은 상태가 되고, 이것이 항복한 장소의 Vpt를 증가시킨다. 이에 의해, 항복 전류의 집중이 억제되어 항복 전류의 분포가 자동적으로 균일화되는 효과가 있다.
이상의 4가지 상승 효과에 의해, 본 발명에 의한 와이드 밴드갭 반도체 장치에서는, 종래의 애벌런치 항복이 발생하는 장치와 비교해, 장치 전체에서 균일한 항복을 얻을 수 있다.
또, 본 발명에 있어서의 항복 전류는, 드레인 전극(112)으로부터 기판 방향(c축 방향)을 향해, 항복 전류의 경로(120)를 따라 흐른다. 이에 의해 이하의 2가지 이점을 얻을 수 있다.
첫번째 이점으로서, 장치의 내부 방향을 향해 항복 전류가 흐르기 때문에, 표면 부근에서의 소자의 파괴를 막을 수 있다. 이에 의해, 장치의 신뢰성이 향상한다. 두번째 이점으로서 c축 방향의 유전율은 a축 방향에 비해 크기 때문에, 펀치스루 항복 전압, 애벌런치 항복 전압, 및 특성 온 저항의 트레이드 오프를 개선하여, 작은 칩 면적으로 높은 소자 내압과 온 저항을 양립할 수 있다.
또, 도 4에 나타낸 본 발명에 의한 질화물 반도체 장치의 구조는, 본 발명의 취지에 따라 변형하는 것이 가능하다. 이하에서는, 구체적인 변형예를 든다.
도 4에서는 도시되어 있지 않지만, 기판(100) 상과 N형 캐리어 공급 영역(101)의 사이에는, 본 발명의 주지를 일탈하지 않는 범위에서, 각종 반도체, 절연체, 및 금속을 삽입해도 된다. 특히, 질화물 반도체의 결정성을 향상시키기 위한 초기 성장층을 포함해도 된다. 구체적으로는, 일반적으로 이용되고 있는 저온 GaN 완충층, 저온 AlGaN 완충층, 저온 AlN 완충층, 횡방향 성장을 위한 각종 절연체 등을 들 수 있다.
또, 도 4에서는 도시되어 있지 않지만, 장치의 표면을 절연 보호막으로 덮는 것이 바람직하다. 절연막으로는, 예를 들면 SiO2, SiNx, Al2O3, AlN 및 다이아몬드 등을 들 수 있다.
또, 도 4에서는 도시되어 있지 않지만, 표면 배리어층(134)과 저농도 내압 제어 영역(104)의 사이에 스페이서층을 삽입해도 된다. 스페이서층의 삽입에 의해 이동도가 개선되고, 이에 의해 온 저항을 낮출 수 있다. 스페이서층은 질화물 반도체이며, 표면 배리어층(134)보다 밴드갭 에너지가 크다. 적합하게는, 두께 3 nm 이하의 AlN층으로 한다.
또, 도 4에서는 도시되어 있지 않지만, 표면 배리어층(134)과 저농도 내압 제어 영역(104)의 사이에, 캐리어의 구속을 촉진하기 위한 우물층을 삽입해도 된다. 이에 의해, 오프 상태에서의 누설 전류를 저감할 수 있다. 우물층은 질화물 반도체이며, 저농도 내압 제어 영역(104)보다 밴드갭 에너지가 작다. 적합하게는, 두께 500 nm 이하의 InGaN층이다. 보다 적합하게는, 두께 50 nm 이하의 InGaN층이다.
또, 도 9에 나타낸 변형예가 가능하다. P형 배리어 영역(102)과 N형 캐리어 공급 영역(101)의 사이에 저농도 내압 제어 영역(104b)을 추가한다. 저농도 내압 제어 영역(104b)을 추가함으로써, 역방향의 전압(음의 Vds)에 있어서의 내압이 향상한다. 저농도 내압 제어 영역(104b)은, 저농도 P형, 저농도 N형, 및 반절연의 질화물 반도체로 이루어진다. 적합하게는 AlGaN, InGaN, 또는 GaN이다. 단, 조성이 다른 2층 이상의 질화물 반도체층에 의한 다층막으로 해도 된다. 캐리어 농도를 낮추기 위해서 비도핑으로 제작하는 것이 바람직하다. 단, Si 도너나 Mg 억셉터를 저농도로 첨가해도 된다. 또, 고저항화하기 위해서, O나 C 등의 깊은 준위를 형성하는 불순물을 첨가해도 된다. 캐리어 농도는, 적합하게는 1×1016 cm-3 이하이며, 보다 적합하게는 5×1015 cm-3 이하이다. 저농도 내압 제어 영역(104b)의 막두께에 대해서는, 저농도 내압 제어 영역(104a)보다 얇은 것이 바람직하고, 적합하게는 저농도 내압 제어 영역(104a)의 막두께의 2분의 1 이하이며, 보다 적합하게는 5분의 1 이하이다.
또, 도 10에 나타낸 변형예가 가능하다. N형 캐리어 공급 영역(101)과 N형 전도 영역(103)의 사이에, 2개 이상의 P형 배리어 영역(102)(도 10에서 102a, 102b)과 저농도 내압 제어 영역(104)(도 10에서 104a, 104b)을 넣는 것도 가능하다. 이에 의해, 온도 변동에 대한 항복 전압의 변동을 억제할 수 있다.
또, 도 11에 나타낸 변형예가 가능하다. 복수의 P형 배리어 영역(102)(102a, 102b)의 사이에, N형 중간층(125)을 삽입해도 된다. 이 경우, 각 P형 배리어 영역의 시트 정공 농도는, 1.7×1013 cm-2 이하로 한다. 이에 의해, Vpt를 향상시킬 수 있다.
또, 도 12에 나타낸 변형예가 가능하다. 이에 의해, 반도체 장치의 제조 프로세스에 있어서의 수율이 향상하여, 제조 비용을 낮출 수 있다.
또, 도 13에 나타낸 변형예가 가능하다. 펀치스루 전극(115)은 P형 배리어 영역(102)과 접촉해도 된다. 이에 의해, 제조 비용을 낮출 수 있다.
또, 도 14에 나타낸 변형예가 가능하다. 기판에 N형 질화물 반도체 기판(139)을 이용함으로써, 장치의 이면으로부터 펀치스루 전극(115)을 형성할 수 있다. N형 질화물 반도체 기판(139)은 GaN 또는 AlN인 것이 바람직하다. 이에 의해, 서지 전압을 발생시키는 에너지를 체적이 큰 기판에 흡수시키는 것이 가능해져, 항복의 내량이 향상한다. 또, 도 14의 변형예로서, N형 질화물 반도체 기판(139)을, 질화물 반도체 이외의 N형 반도체 기판으로 치환하는 것도 가능하다. 구체적으로는, N형 Si 기판 및 N형 SiC 기판을 이용하는 것이 가능하다. 단, 질화물 반도체 이외의 기판을 이용함으로써, N형 캐리어 공급 영역(101)과 N형 반도체 기판의 계면에 있어서 전도대에 밴드 오프셋이 발생하기 때문에, 충분한 항복 전류를 흐르게 하기 위해서는, N형 반도체 기판이 고농도의 N형인 것이 바람직하다. 구체적으로는, 전자 농도가 5×1018 cm- 3이상인 N형 Si 기판, 또는 전자 농도가 1×1018 cm-3 이상인 N형 SiC 기판을 이용하는 것이 바람직하다.
또, 도 15에 나타낸 변형예가 가능하다. 펀치스루 전극(115)은 모든 유닛 셀에 각각 형성하는 것이 아니라, 복수의 유닛 셀에 대해서 펀치스루 전극(115)이 1개여도 된다. 이에 의해, 장치 면적을 축소하여 제조 비용을 삭감할 수 있다. 또한 부호 110a, 110b는 소스 전극을 나타내고, 부호 111a, 111b는 게이트 전극을 나타내고, 부호 124a, 124b는 게이트 절연막을 나타낸다.
또, 도 16에 도시한 바와 같이, 펀치스루 전극(115)과 소스 전극(110)은 일체화하여 형성해도 된다. 이에 의해, 장치 전체에서 균일한 항복을 일으킬 수 있다. 또, 장치 면적을 축소할 수 있다.
또, 도 17에 도시한 바와 같이 펀치스루 전극 절연막(152)을 형성해도 된다. 이에 의해, 펀치스루 전극(115)과 P형 배리어 영역(102) 및 저농도 내압 제어 영역(104)이 전기적으로 절연되어, 항복 전압 이하에서 드레인 전극(112)에 흐르는 누설 전류를 저감할 수 있다.
또, 도 18에 도시한 바와 같이, 펀치스루 전극(115)과 소스 전극(110)은 단락시키지 않고 , 펀치스루 제어 전원(150)을 개재하여 전기적으로 접속해도 된다. 이에 의해, 펀치스루 제어 전원(150)에 의해 펀치스루 전압을 제어할 수 있다.
또, 도 19에 도시한 바와 같이, 펀치스루 전극(115)과 소스 전극(110)은 단락시키지 않고, 저항체(154)를 개재하여 전기적으로 접속해도 된다. 이에 의해, 장치 전체에서 균일하게 항복 전류를 흐르게 할 수 있기 때문에, 항복의 내량을 높일 수 있다. 저항체(154)로는, 금속체, 반도체의 드리프트 저항을 이용한 저항체, 및 금속과 반도체의 접촉 저항을 이용한 저항체가 있으며, 반도체 소자와 원칩으로 형성하는 것이 가능하다. 또, 저항체(154)는 반도체 장치의 외부에 설치해도 된다.
또, 도 20에 도시한 바와 같이, 펀치스루 전극(115)과 소스 전극(110)은 단락시키지 않고, 다이오드(156)를 개재하여 전기적으로 접속해도 된다. 이에 의해, 역방향 전압(음의 Vds)에 있어서 다이오드(156)가 역바이어스 상태가 되어, 역방향 전압에 있어서의 애벌런치 항복 전압을 높여 소자의 파괴를 막을 수 있다. 다이오드(156)로는, ＜제５ 실시형태＞에서 상세히 설명하는 바와 같이, 동일 기판 상에 제작한 다이오드와 원칩으로 형성하는 것이 가능하다. 또, 다이오드(156)는 반도체 장치의 외부에 설치해도 된다.
또, 도 21에 도시한 바와 같이, P형 배리어층(102)에 오믹 접촉한 펀치스루 보조 전극(116)을 설치해도 된다. 이에 의해, 스위칭 시의 장치의 온 저항을 낮출 수 있다. 이 때, 이 펀치스루 항복 상태에서는, 드레인 전극(112)으로부터 펀치스루 전극(115)을 향해 전류가 흐르고 있고, 드레인 전극(112)과 펀치스루 보조 전극(116) 사이에서는 거의 전류는 흐르지 않는다. 구체적으로는, 드레인 전극(112)으로부터 펀치스루 전극(115)을 향해 전류가 흐르는 전류에 대해서, 드레인 전극(112)과 펀치스루 보조 전극(116)에서 흐르는 전류는 1천분의 1 이하이며, 보다 바람직하게는 1만분의 1 이하이다. 이에 의해, 펀치스루 보조 전극(116)을 설치해도, 항복 상태에 있어서의 유니폴라 동작이 유지되어 균일한 항복 전류의 분포를 얻을 수 있다. 펀치스루 보조 전극(116)은, 도 21에 도시한 바와 같이, 펀치스루 전극(115)과 전기적으로 단락시키는 것이 바람직하다.
또, 도 22에 도시한 바와 같이, 펀치스루 보조 전극(116)은 펀치스루 전극(115)과 일체로 형성함으로써, 서로를 단락시켜도 된다. 이에 의해, 장치 면적을 축소하여 제조 비용을 낮출 수 있다.
또, 도 23에 도시한 바와 같이, 펀치스루 보조 전극(116)은 게이트 전극(111)과 전기적으로 단락시켜도 된다. 이에 의해, 오프 상태에서의 누설 전류를 저감할 수 있다. 또, 도 23에서는 도시되어 있지 않지만, 저항체를 개재하여 펀치스루 보조 전극(116)과 게이트 전극(111)을 접속함으로써, 항복 전류의 장치 내부에서의 균일성을 향상시킬 수 있다.
또, 도 24에 나타낸 변형예가 가능하다. 펀치스루 전극(115)은, N형 콘택트 영역(108)을 개재하여 N형 캐리어 공급 영역(101)과 간접적으로 접속해도 된다. 또, 펀치스루 보조 전극(116)은, P형 콘택트 영역(109)을 개재하여 간접적으로 P형 배리어 영역(102)과 간접적으로 접속해도 된다. 또, 소스 전극(110), N형 콘택트 영역(105)을 개재하여 N형 전도 영역(103)과 간접적으로 접속해도 된다. 또, 드레인 전극(112), N형 콘택트 영역(107)을 개재하여 N형 전도 영역(103)과 간접적으로 접속해도 된다. 이에 의해, 콘택트의 저항을 낮추고, 스위칭 동작을 고속으로 실시할 수 있다.
또, 도 25에 도시한 바와 같이, 펀치스루 전극(115), 펀치스루 보조 전극(116), 및 소스 전극(110)은 일체화하여 형성해도 된다. 이에 의해, 장치 면적을 축소하여 제조 비용을 억제할 수 있다.
또, 도 26에 나타낸 변형예가 가능하다. 저농도 내압 제어 영역(104)과 조성이 다른 분극층(138)에 의해, 저농도 내압 제어 영역(104)과 분극층(138)의 헤테로 접합 계면에 음의 분극을 발생시키고, 이에 의해 유도시킨 2차원 정공 가스(132)에 의해 P형 배리어 영역(102)을 형성한다. 이에 의해, Mg 도핑만으로는 불가능한, 고농도의 정공을 갖는 P형 배리어 영역(102)을 형성하는 것이 가능하다. 분극에 의해 발생하는 정공 농도는 온도에 의존하지 않는다. 따라서, 분극을 이용함으로써, 온도 변동에 대한 펀치스루에 의한 항복 전압의 변동을 대폭 줄일 수 있다. 또, 저농도 내압 제어 영역(104)과 분극층(138)의 헤테로 접합 계면의 부근에 추가로 Mg 도핑을 실시함으로써, 더욱 정공 농도를 높일 수 있다. Mg 도핑만을 이용하여 P형 배리어 영역(102)을 형성하는 경우와 비교해, Mg 도핑 농도를 낮출 수 있기 때문에, 온도 변동에 대한 펀치스루에 의한 항복 전압의 변동을 대폭 줄일 수 있다. 이 때, Mg 농도는 2×1019 cm-3 이하인 것이 바람직하고, 5×1018 cm-3 이하인 것이 보다 바람직하다. 이 변형예에 있어서의 항복 전류의 경로(120)는, 음의 분극 전하를 갖는 헤테로 접합 계면을 통과하여 흐르는 것을 특징으로 한다.
여기서 2차원 정공 가스란, 헤테로 접합 계면에 있어서의 음의 분극 전하에 의해 유도되는, 헤테로 접합 계면에 2차원적으로 분포한 정공을 가리킨다.
도 27에, 도 26에 있어서의 드레인 전극(112)의 하측에 위치하는 반도체 영역에 있어서, 기판 표면으로부터 수직 방향에 있어서의 밴드 구조의 프로파일의 개략도를 나타낸다. 분극층(138)은, 저농도 내압 제어 영역(104)보다 밴드갭 에너지가 큰 질화물 반도체를 이용하는 것이 바람직하다. 이에 의해, 고농도의 2차원 정공 가스(132)를 발생시킬 수 있다. 구체적으로는, 분극층(138)은, 저농도 내압 제어층(104)에 대해서 밴드갭 에너지가 큰, InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2 종류 이상의 질화물 반도체층에 의한 다층막으로 해도 된다.
도 28에, 도 26에 있어서의 밴드 구조의 변형예의 개략도를 나타낸다. 분극층(138)과 저농도 내압 제어 영역(104)의 사이에서 조성을 연속적으로 변화시킴으로써, 분극층(138)과 내압 제어 영역(104)의 헤테로 접합에 있어서의 밴드 불연속을 저감할 수 있다. 이에 의해, 장치 전체에서 균일한 펀치스루에 의한 항복 전류를 흐르게 할 수 있기 때문에, 항복의 내량을 향상시킬 수 있다.
또, 도 29에 나타낸 변형예가 가능하다. 분극층(138)과 조성이 다른 저농도 영역(140)에 의해, 분극층(138)과 저농도 영역(140)의 헤테로 접합 계면에 양의 분극을 발생시켜, 분극에 의해 유기시킨 2차원 전자 가스(131)에 의해 N형 캐리어 공급 영역(101)을 형성한다. 이에 의해, Si 도핑만으로는 불가능한, 고농도의 전자를 갖는 N형 캐리어 공급 영역(101)을 형성하는 것이 가능하다. 또, 분극층(138)과 저농도 영역(140)의 헤테로 접합 계면의 부근에 추가로 Si 도핑을 실시함으로써, 더욱 전자 농도를 높일 수 있다. 이에 의해, Si 도핑 농도를 낮출 수 있기 때문에, 온도 변동에 대한 펀치스루에 의한 항복 전압의 변동을 대폭 줄일 수 있다. 이 때, Si 농도는 2×1019 cm-3 이하인 것이 바람직하고, 5×1018 cm-3 이하인 것이 보다 바람직하다. 또, 분극에 의해 발생하는 전자는 이동도가 높다. 따라서, 분극을 이용함으로써, 서지 전압에 대해서 순간적으로 항복 전류를 흐르게 할 수 있으므로, 장치의 항복의 내량을 크게 할 수 있다. 또, 분극층(138)은, InAlGaN, AlGaN, 또는 InAlN에 의해 형성하는 것이 바람직하다. 특히, InAlN을 이용하는 경우는, In 조성은 40% 이하인 것이 바람직하고, In 조성이 13~25%의 범위인 것이 보다 바람직하다.
도 30에, 도 29에 있어서의 드레인 전극(112)의 하측에 위치하는 반도체 영역에 있어서, 기판 표면으로부터 수직 방향에 있어서의 밴드 구조의 프로파일의 개략도를 나타낸다. 저농도 영역(140)은, 분극층(138)보다 밴드갭 에너지가 작은 질화물 반도체를 이용하는 것이 바람직하다. 이에 의해, 고농도의 2차원 전자 가스(131)를 발생시킬 수 있다. 구체적으로는, 저농도 영역(140)은, 분극층(138)에 대해서 밴드갭 에너지가 작은, InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2종류 이상의 질화물 반도체층에 의한 다층막으로 해도 된다.
도 31에, 도 29에 있어서의 밴드 구조의 변형예의 개략도를 나타낸다. 분극층(138)과 저농도 영역(140)의 사이에서 조성을 연속적으로 변화시킴으로써, 분극층(138)과 저농도 영역(140)의 헤테로 접합에 있어서의 밴드 불연속을 저감할 수 있다. 이에 의해, 장치 전체에서 균일한 펀치스루에 의한 항복 전류를 흐르게 할 수 있기 때문에, 항복의 내량을 향상시킬 수 있다.
또, 도 32에 나타낸 변형예가 가능하다. 저농도 영역(140)의 하측에 N형 하지층(126)을 설치하고, 이 N형 하지층(126)에 대해서 펀치스루 전극(115)을 형성한다. 이에 의해, 장치의 제작 비용을 저감할 수 있다. 도 33에, 도 32에 있어서의 드레인 전극(112)의 하측에 위치하는 반도체 영역에 있어서, 기판 표면으로부터 수직 방향에 있어서의 밴드 구조의 프로파일의 개략도를 나타낸다.
또, 도 34에 도시한 바와 같이, 게이트 전극(111)과 표면 배리어층(134)의 사이에 P형 게이트 영역(123)을 설치함으로써, 노멀리 오프형의 HFET에 있어서 애벌런치 항복을 막아, 항복의 내량을 향상시킬 수 있다. 또한, 부호 133a, 133b는 이차원 전자 가스를 나타낸다.
또, 도 35에 도시한 바와 같이, 트렌치 게이트 구조로 함으로써, 노멀리 오프형의 HFET에 있어서 애벌런치 항복을 막아, 항복의 내량을 향상시킬 수 있다.
또, 도 36에 도시한 바와 같이, 본 발명에 의한 노멀리 온형이 펀치스루 항복 기능을 갖는 트랜지스터(153)와, 노멀리 오프형의 Si-MISFET(151)를 캐스코드 접속하여, 등가적으로 노멀리 오프형의 트랜지스터를 실현할 수 있다. 항복 상태에서는, Si-MISFET(151)는 애벌런치 항복을 일으킨다. 펀치스루 항복 기능을 갖는 트랜지스터(153)의 부분은 펀치스루에 의한 항복 동작이 되어, 애벌런치 항복은 발생하지 않는다. 노멀리 오프형의 Si-MISFET(151)에 대해서, 펀치스루 항복 기능을 갖는 트랜지스터(153)의 소자 내압은 크다. 구체적으로는, Si-MISFET(151)에 대해서, 펀치스루 항복 기능을 갖는 트랜지스터(153)의 소자 내압은 3배 이상이며, 보다 바람직하게는 6배 이상이다. 이에 의해, 항복 시에 애벌런치 항복을 일으키는 Si-MISFET(151)에서 소비되는 에너지가 작아진다. 항복 시에 소비되는 에너지가 큰, 펀치스루 항복 기능을 갖는 트랜지스터(153)에서는, 펀치스루 항복에 의한 항복의 내량이 크기 때문에, 도 36의 장치 전체적으로, 큰 항복의 내량을 갖게 할 수 있다. 또, Si-MISFET의 게이트 절연막의 신뢰성은, 와이드 밴드갭 반도체의 게이트 구조의 신뢰성과 비교하여 현격히 높고, 도 36의 구성으로 함으로써, 장치 전체적으로 큰 신뢰성을 얻을 수 있다.
또, 도 36에 있어서, 펀치스루 전극(115)은 소스 전극(110), 및 Si-MISFET(151)의 드레인 전극과 전기적으로 단락하고 있지만, 펀치스루 전극(115)을 소스 전극(110), 및 Si-MISFET(151)의 드레인 전극과 전기적으로 분리하여, Si-MISFET(151)의 소스 전극과 전기적으로 단락한 형식으로 변형하는 것이 가능하다. 이 변형에 의해 항복 상태에서의 전압의 안정성이 향상한다. 또, 도 36에 있어서의 Si-MISFET(151)는, Si에 있어서의, 각종 전계 효과형 트랜지스터, 및 NPN 바이폴라 트랜지스터 등으로 치환하는 것도 가능하다.
캐스코드 접속이란, 제1의 트랜지스터의 드레인 전극과 제2의 트랜지스터의 소스 전극을 단락하고, 또한, 제2의 트랜지스터의 게이트 전극을 제1의 트랜지스터의 소스 전극과 전기적으로 접속한 회로를 말한다. 제2의 트랜지스터의 게이트 전극과 제1의 트랜지스터의 소스 전극의 전기적인 접속은, 단락이 바람직하다. 단, 저항체, 전압원, 인덕터, 및 콘덴서를 개재하여 접속해도 되고, 이에 의해 항복 시에 있어서의 제1의 트랜지스터에 걸리는 전압을 안정적으로 제어하는 것이 가능해지기 때문에, 장치의 신뢰성을 향상시킬 수 있다.
또, 제1 실시형태에서는, N채널형의 HFET를 나타냈지만, N형과 P형, 도너와 억셉터, 양의 분극과 음의 분극, 및 전자와 정공을 교체함으로써, P채널형의 HFET에 있어서도 본 발명을 이용할 수 있다.
또, 제1 실시형태에서는, 질화물 반도체에 의한 HFET에 대해 설명했지만, SiC, 산화물 반도체, 및 다이아몬드 등의, 다른 와이드 밴드갭 반도체에 의한 HFET에 있어서도 본 발명을 이용할 수 있다.
단, 항복 전류가 흐르는 경로는, 1종류의 와이드 밴드갭 반도체로 제작하는 것이 바람직하다. 2종류 이상의 와이드 밴드갭 반도체를 이용하면, 그 접합 계면에 있어서 전자 및 정공의 흐름이 저해되어, 장치 전체에 있어서 균일한 펀치스루 항복을 일으키는 것이 곤란해진다. 구체적으로, 도 4에서는, 항복 전류의 경로(120)에 해당하는, 표면 배리어층(134), 저농도 내압 제어 영역(104), P형 배리어 영역(102), 및 N형 캐리어 공급 영역(101)은 동종의 와이드 밴드갭 반도체로 형성하는 것이 바람직하다.
단, 와이드 밴드갭 반도체의 결정을 구성하는 주성분이 되는 주기율표의 제2 주기의 원소가 동일한 것을, 동일한 종류의 와이드 밴드갭 반도체라고 부르기로 한다.
또, 균일한 펀치스루 항복을 일으키기 위해서는, 항복 전류의 경로(120)에 있어서, 헤테로 접합 계면에 있어서의 밴드 오프셋이 작은 것이 바람직하다. 구체적으로는, 도 4와 같은 N채널형의 장치에서는, 전도대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다. P채널형의 장치의 경우는, 가전자대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다.
또, 이상의 제1 실시형태에 의한 질화물 반도체 장치에 있어서의 변형예는, 조합하여 사용하는 것이 가능하다. 또, 본 발명의 취지에 따라 적절하게 변형하는 것이 가능하다.
실시예 2
＜제2 실시형태＞
제2 실시형태인 SiC에 의한 MISFET에 대해 설명한다. 도 37에 본 발명에 의한 SiC에 의한 MISFET의 구조도를 나타낸다. 기판(200)을 제외하고, MISFET를 형성하는 반도체 재료의 SiC이다. SiC의 폴리 타입은 3C, 6H, 및 4H인 것이 바람직하다. 기판(200)에 대해서는, SiC 이외의 재료도 이용할 수 있다.
또, 특히 폴리 타입으로서 육방정계의 6H 및 4H가 바람직하고, 또한 층 구조는 육방정의 결정 구조에 있어서의 c축 방향으로 적층하는 것이 바람직하다. c축 방향이란,［0001］또는［000-1］방향을 말한다. c축 방향의 유전율은 a축 방향에 비해 크기 때문에, 펀치스루 항복 전압, 애벌런치 항복 전압, 및 특성 온 저항의 트레이드 오프를 개선하여, 작은 칩 면적에서 높은 소자 내압과 온 저항을 양립할 수 있다.
기판(200)의 재료에 대해서는, 고품질의 SiC의 결정 성장을 실시할 수 있는 것이 바람직하다. 특히, 그 위에 형성되는 성장층과 같은 폴리 타입이며, 또한 c면의 SiC 기판을 이용하는 것이 바람직하다. 그 외에도, Si 기판, SOI(Silicon-on-Insulator) 기판, SOS(Silicon-on-Sapphire) 기판, 사파이어 기판, SiC 기판, 다이아몬드 기판, 및 질화물 반도체 기판을 들 수 있다. 기판의 면방위는, 육방정계라면 (0001)면 혹은 (000-1)면이 바람직하고, 입방정계에서는 (111)면이 바람직하다. 이에 의해, 도 37의 층 구조를 c축 방향으로 적층하는 것이 가능해진다.
기판(200) 상에 N형 캐리어 공급 영역(201)을 형성한다. N형 캐리어 공급 영역(201)은 N형의 도전성을 갖는 SiC로 이루어진다. N형으로 하기 위해서 도너 불순물을 도핑하는 것이 바람직하고, N(질소)을 도핑하는 것이 보다 바람직하다. N의 도핑 농도는, 적합하게는 5×1016 cm-3 이상이며, 보다 적합하게는 3×1017 cm- 3이상이다. 단, SiC는, 성장 조건에 따라서는 비도핑으로도 N형을 얻을 수 있기 때문에, N형 캐리어 공급 영역(201)을 비도핑으로 제작할 수도 있다.
N형 캐리어 공급 영역(201) 상에 P형 배리어 영역(202)을 형성한다. P형으로 하기 위해서 억셉터 불순물을 도핑하는 것이 바람직하고, Al을 도핑하는 것이 보다 바람직하다. Al의 도핑 농도는, 적합하게는 1×1016 cm-3 이상이며, 보다 적합하게는 3×1016 cm-3 이상이다. Al 농도를 올림으로써, 실온 부근에서의 정공의 활성화율이 저하한다. 이에 의해 장치 내부에서 항복이 일어난 장소에 있어서 발열에 의해 정공의 활성화율이 상승하여, 자동적으로 펀치스루에 의한 항복이 억제된다. 이에 의해, 장치 전체에서 균일한 항복을 일으키는 것이 가능해진다. 단, Al 농도가 너무 높으면, 활성율의 저하에 의해, 온도 변동에 의한 펀치스루에 의한 항복 전압의 변동이 너무 커져 버린다. 최악의 경우, 온도의 상승에 따라 펀치스루에 의한 항복 전압이 증대하여, 애벌런치 항복 전압에 이르러 버린다. 그 때문에, Al농도는 2×1019 cm-3 이하인 것이 바람직하고, 5×1018 cm-3 이하인 것이 보다 바람직하다.
P형 배리어 영역(202) 상에 저농도 내압 제어 영역(204)을 형성한다. 저농도 내압 제어 영역(204)은, 저농도 P형, 저농도 N형, 및 반절연의 SiC로 이루어진다. 캐리어 농도를 낮추기 위해서 비도핑으로 제작하는 것이 바람직하다. 단, N 도너나 Al 억셉터를 저농도로 첨가해도 된다. 또, 고저항화하기 위해서 O나 C 등의 깊은 준위를 형성하는 불순물을 첨가해도 된다. 캐리어 농도는, 적합하게는 1×1016 cm-3 이하이며, 보다 적합하게는 5×1015 cm-3 이하이다. 막두께에 대해서는, 내압을 결정하는 중요한 파라미터이며, 내압에 따라 설계할 필요가 있어, 내압 200 V 이상에서는 0.7 ㎛ 이상이다. 내압 600 V 이상에서는 2.1 ㎛ 이상이다.
저농도 내압 제어 영역(204) 상에 N형 전도 영역(203)을 형성한다. 장치의 온 상태에 있어서, N형 전도 영역(203)을 통해, 소스 전극(210)으로부터 드레인 전극(212)으로 캐리어인 전자가 흐른다. 300K에 있어서의, N형 전도 영역(203)의 시트 전자 농도는, 3×1012 cm-2 이상이며, 보다 바람직하게는 6×1012 cm-2 이상이다. 또, N형 전도 영역(203)의 시트 전자 농도는, P형 배리어 영역(202)의 시트 정공 농도보다 많은 것이 바람직하다. 이에 의해, 펀치스루 항복을 안정적으로 일으킬 수 있다. 여기서, 시트 전자 농도란, 기판 표면에 대해서 수직인 방향으로, N형 전도 영역(203)의 전자 농도를 적분한 값으로 한다.
소스 전극(210)의 콘택트 저항을 저감하기 위한, N형 콘택트 영역(205) 및 P형 콘택트 영역(206)을 형성한다. 또, 드레인 전극(212)의 콘택트 저항을 저감하기 위한 N형 콘택트 영역(207)을 형성한다.
펀치스루 전극(215)은, N형 캐리어 공급 영역(201)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다.
드레인 전극(212)은, N형 전도 영역(203)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다.
소스 전극(210)은, N형 전도 영역(203)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다.
도 37에 도시한 바와 같이, 펀치스루 전극(215)과 소스 전극(210)은 전기적으로 단락하고 있다.
게이트 전극(211)은 게이트 절연막(224) 상에 형성되어 있다. 이에 의해, MIS(Metal-Insulator-Semiconducotor) 구조의 게이트가 형성되어 있다. 게이트 전극(211)의 재료로는, 여러가지 재료를 이용할 수 있지만, 예를 들면 Ni계 합금 및 Pt계 합금을 들 수 있다. 게이트 절연막(224)의 재료는, 특별히 한정되지 않지만, 예를 들면, SiO2, SiNx, Al2O3, AlN, 및 다이아몬드 등을 들 수 있다. AlN이나 다이아몬드는, 반도체인 것과 동시에, 절연막으로도 이용할 수 있다.
소스 전극(210)과 게이트 전극(211)의 횡방향의 거리는 5 ㎛ 이하이며, 바람직하게는 2 ㎛ 이하이다. 게이트 전극(211)과 드레인 전극(212)의 횡방향의 거리는, 저농도 내압 제어층(204)의 막두께에 대해서 큰 것이 바람직하고, 보다 바람직하게는 1.2배 이상이다.
또, P형 배리어 영역(202)에 대해서, 오믹 접촉 및 간접적인 오믹 접속된 전극은 없다. 그 때문에, P형 배리어 영역(202)은, N형 전도 영역(203), 및 N형 캐리어 공급 영역(201)에 의해, 모든 전극으로부터 PN 접합 분리가 되어 있어 전기적으로 들떠 있다. 이에 의해 장치의 제작 비용을 대폭 저감할 수 있다.
제로 바이어스 시(Vds=0V)의 N형 전도 영역(203)과 P형 배리어 영역(202) 사이의 공핍층 폭은, P형 배리어 영역(202)과 N형 캐리어 공급 영역(201) 사이의 공핍층 폭과 비교해 큰 것이 바람직하고, 구체적으로는 2배 이상이며, 보다 적합하게는 5배 이상이다.
온 상태 및 오프 상태에 있어서의 SiC-MISFET의 동작은, ＜제1 실시형태＞에 있어서의 질화물 반도체 HFET와 같고, 그 I-V 특성은 도 6에 상당한다.
도 37의 SiC-MISFET에 있어서의, P형 배리어 영역(202)의 시트 정공 농도에 대한, 300K에서의 BV의 값을, 디바이스 시뮬레이션에 의한 가상 실험에 의해 검증했다. 도 38에 시뮬레이션 결과를 나타낸다. 시트 정공 농도가 1.3×1013 cm-2 이하에서는 항복은 펀치스루에 의해 일어나고, 그 이상에서는 애벌런치 항복이 일어났다. 따라서, 본 발명에서의 SiC에 의한 반도체 장치에 있어서의, 시트 정공 농도는 1.3×1013cm-2 이하이다. 여기서, 시트 정공 농도(단위는 cm-2)란, 드레인 전극(212)의 하측에 위치하는 P형 배리어 영역(202)에 있어서, 기판 표면에 대해서 수직인 방향으로 정공 농도(단위는 cm-3)를 적분한 값으로 한다.
또, 다른 폴리 타입의 SiC 헤테로 접합 계면에 있어서의 음의 분극에 의해 형성되는 2차원 정공 가스를, P형 배리어 영역(202)으로 이용하는 것도 가능하다. 구체적으로는, 3C-SiC/6H-SiC 헤테로 접합, 및 3C-SiC/4H-SiC 헤테로 접합에 있어서의 분극을 들 수 있다. 분극을 이용함으로써, 온도 변화에 대한 펀치스루 항복 전압의 변동을 억제할 수 있다.
또, 도 37에 나타낸 본 발명에 의한 SiC-MISFET의 구조는, 본 발명의 취지에 따라 변형하는 것이 가능하다. 이하에서는, 구체적인 변형예를 든다.
도 37에서는 도시되어 있지 않지만, 기판(200) 상과 N형 캐리어 공급 영역(201)의 사이에는, 본 발명의 주지를 일탈하지 않는 범위에서, 각종 반도체, 절연체, 및 금속을 삽입해도 된다. 예를 들면, 기판(200) 또는 N형 캐리어 공급 영역(201)과 같은 폴리 타입의 SiC로 이루어지는 층 구조를 삽입해도 된다.
또, 도 37에서는 도시되어 있지 않지만, 장치의 표면을 절연 보호막으로 덮는 것이 바람직하다. 절연막으로는, 예를 들면 SiO2, SiNx, Al2O3, AlN 및 다이아몬드 등을 들 수 있다.
또, 도 39에 도시한 바와 같이, P형 콘택트 영역(206)을 P형 배리어 영역(202)과 연결해도 된다. 이에 의해, 소스 전극(210)으로 하여금 펀치스루 보조 전극(216)의 역할을 갖게 할 수 있다. 이에 의해, 스위칭 시의 온 저항을 저감할 수 있다.
또, ＜제1 실시형태＞에 있어서의 변형예와 같은 취지의 변형을, SiC-MISFET에서도 실시할 수 있다. 또, 제2 실시형태에서는, N채널형의 MISFET를 나타냈지만, N형과 P형, 도너와 억셉터, 양의 분극과 음의 분극, 및 전자와 정공을 교체함으로써, P채널형의 MISFET에 있어서도 본 발명을 이용할 수 있다.
또, 제2 실시형태에서는 SiC-MISFET에 대해 설명했지만, 질화물 반도체, 산화물 반도체, 및 다이아몬드 등의, 다른 와이드 밴드갭 반도체에 의한 MISFET에 있어서도 본 발명을 이용할 수 있다.
단, 항복 전류가 흐르는 경로는, 1종류의 와이드 밴드갭 반도체로 제작하는 것이 바람직하다. 2종류 이상의 와이드 밴드갭 반도체를 이용하면, 그 접합 계면에 있어서 전자 및 정공의 흐름이 저해되어, 장치 전체에 있어서 균일한 펀치스루 항복을 일으키는 것이 곤란해진다. 구체적으로, 도 37에서는, 항복 전류의 경로(220)에 해당하는, N형 콘택트 영역(207), N형 전도 영역(203), 저농도 내압 제어 영역(204), P형 배리어 영역(202), 및 N형 캐리어 공급 영역 (201)은 동종의 와이드 밴드갭 반도체로 형성하는 것이 바람직하다.
또한, 균일한 펀치스루 항복을 일으키기 위해서는, 항복 전류의 경로(220)에 있어서 헤테로 접합 계면을 포함하는 경우, 그 밴드 오프셋이 작은 것이 바람직하다. 구체적으로는, N채널형의 장치에서는, 전도대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다. P채널형의 장치의 경우는, 가전자대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다.
실시예 3
＜제3 실시형태＞
제3 실시형태인 SiC에 의한 JFET에 대해 설명한다. 도 40에 본 발명에 의한 SiC에 의한 MISFET의 구조도를 나타낸다. 기판(300)을 제외하고, MISFET를 형성하는 반도체 재료의 SiC이다. SiC의 폴리 타입은 3C, 6H, 및 4H인 것이 바람직하다. 기판(300)에 대해서는, SiC 이외의 재료도 이용할 수 있다.
또, 특히 폴리 타입으로서 육방정계의 6H 및 4H가 바람직하고, 또한 층 구조는 육방정의 결정 구조에 있어서의 c축 방향으로 적층하는 것이 바람직하다. c축 방향이란,［0001］또는［000-1］방향을 말한다. c축 방향의 유전율은, a축 방향에 비해 크기 때문에, 펀치스루 항복 전압, 애벌런치 항복 전압, 및 특성 온 저항의 트레이드 오프를 개선하여, 작은 칩 면적에서 높은 소자 내압과 온 저항을 양립할 수 있다.
기판(300)의 재료에 대해서는, 고품질의 SiC의 결정 성장을 실시할 수 있는 것이 바람직하다. 특히, 그 위에 형성되는 성장층과 같은 폴리 타입이며, 또한 c면의 SiC 기판을 이용하는 것이 바람직하다. 그 외에도, Si 기판, SOI(Silicon-on-Insulator) 기판, SOS(Silicon-on-Sapphire) 기판, 사파이어 기판, SiC 기판, 다이아몬드 기판, 및 질화물 반도체 기판을 들 수 있다. 기판의 면방위는, 육방정계라면 (0001)면 혹은 (000-1)면이 바람직하고, 입방정계에서는 (111)면이 바람직하다. 이에 의해, 도 40의 층 구조를 c축 방향으로 적층하는 것이 가능해진다.
기판(300) 상에 N형 캐리어 공급 영역(301)을 형성한다. N형 캐리어 공급 영역(301)은 N형의 도전성을 갖는 SiC로 이루어진다. N형으로 하기 위해서 도너 불순물을 도핑하는 것이 바람직하고, N(질소)을 도핑하는 것이 보다 바람직하다. N의 도핑 농도는, 적합하게는 5×1016 cm- 3이상이며, 보다 적합하게는 3×1017 cm-3 이상이다. 단, SiC는, 성장 조건에 따라서는 비도핑으로도 N형을 얻을 수 있기 때문에, N형 캐리어 공급 영역(301)을 비도핑으로 제작할 수도 있다.
N형 캐리어 공급 영역(301) 상에 P형 배리어 영역(302)을 형성한다. P형으로 하기 위해서 억셉터 불순물을 도핑하는 것이 바람직하고, Al을 도핑하는 것이 보다 바람직하다. Al의 도핑 농도는, 적합하게는 1×1016 cm-3 이상이며, 보다 적합하게는 3×1016 cm-3 이상이다. Al 농도를 올림으로써, 실온 부근에서의 정공의 활성화율이 저하한다. 이에 의해 장치 내부에서 항복이 일어난 장소에 있어서, 발열에 의해 정공의 활성화율이 상승하여, 자동적으로 펀치스루에 의한 항복이 억제된다. 이에 의해, 장치 전체에서 균일한 항복을 일으키는 것이 가능해진다. 단, Al 농도가 너무 높으면, 활성율의 저하에 따라, 온도 변동에 의한 펀치스루에 의한 항복 전압의 변동이 너무 커져 버린다. 최악의 경우, 온도의 상승에 따라 펀치스루에 의한 항복 전압이 증대하여, 애벌런치 항복 전압에 이르러 버린다. 그 때문에, Al농도는 2×1019 cm-3 이하인 것이 바람직하고, 5×1018 cm-3 이하인 것이 보다 바람직하다.
P형 배리어 영역(302) 상에 저농도 내압 제어 영역(304)을 형성한다. 저농도 내압 제어 영역(304)은, 저농도 P형, 저농도 N형, 및 반절연의 SiC로 이루어진다. 캐리어 농도를 낮추기 위해서 비도핑으로 제작하는 것이 바람직하다. 단, N 도너나 Al 억셉터를 저농도로 첨가해도 된다. 또, 고저항화하기 위해서, O나 C 등의 깊은 준위를 형성하는 불순물을 첨가해도 된다. 캐리어 농도는, 적합하게는 1×1016 cm-3 이하이며, 보다 적합하게는 5×1015 cm-3 이하이다. 막두께에 대해서는, 내압을 결정하는 중요한 파라미터이며, 내압에 따라 설계할 필요가 있어, 내압 200 V 이상에서는 0.7 ㎛ 이상이다. 내압 600 V 이상에서는 2.1 ㎛ 이상이다.
저농도 내압 제어 영역(304) 상에 N형 전도 영역(303)을 형성한다. 장치의 온 상태에 있어서, N형 전도 영역(303)을 통해, 소스 전극(310)으로부터 드레인 전극(312)으로 캐리어인 전자가 흐른다. 300K에 있어서의, N형 전도 영역(303)의 시트 전자 농도는 3×1012 cm-2 이상이며, 보다 바람직하게는 6×1012 cm-2 이상이다. 또, N형 전도 영역(303)의 시트 전자 농도는, P형 배리어 영역(302)의 시트 정공 농도보다 많은 것이 바람직하다. 이에 의해, 펀치스루 항복을 안정적으로 일으킬 수 있다. 여기서, 시트 전자 농도란, 기판 표면에 대해서 수직인 방향으로, N형 전도 영역(303)의 전자 농도를 적분한 값으로 한다.
소스 전극(310)의 콘택트 저항을 저감하기 위한, N형 콘택트 영역(305)을 형성한다. 또, 드레인 전극(312)의 콘택트 저항을 저감하기 위해 N형 콘택트 영역(307)을 형성한다.
펀치스루 전극(315)은, N형 캐리어 공급 영역(301)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다.
드레인 전극(312)은, N형 전도 영역(303)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다.
소스 전극(310)은, N형 전도 영역(303)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다.
도 40에 도시한 바와 같이, 펀치스루 전극(315)과 소스 전극(310)은 전기적으로 단락하고 있다.
게이트 전극(311)은 P형 게이트 영역(323) 상에 형성되어 있다. 이에 의해, PN 접합 구조의 게이트가 형성되어 있다. P형 게이트 영역(323)의 재료로는, N형 전도 영역(303)과 같은 폴리 타입의 SiC를 이용하는 것이 바람직하다.
소스 전극(310)과 게이트 전극(311)의 횡방향의 거리는 5 ㎛ 이하이며, 바람직하게는 2 ㎛ 이하이다. 게이트 전극(311)과 드레인 전극(312)의 횡방향의 거리는, 저농도 내압 제어층(304)의 막두께에 대해서 큰 것이 바람직하고, 보다 바람직하게는 1.2배 이상이다.
또, P형 배리어 영역(302)에 대해서, 오믹 접촉 및 간접적인 오믹 접속된 전극은 없다. 그 때문에, P형 배리어 영역(302)은, N형 전도 영역(303), 및 N형 캐리어 공급 영역(301)에 의해, 모든 전극으로부터 PN 접합 분리가 되어 있어 전기적으로 들떠 있다. 이에 의해 장치의 제작 비용을 대폭 저감할 수 있다.
제로 바이어스 시(Vds=0V)의 N형 전도 영역(303)과 P형 배리어 영역(302) 사이의 공핍층 폭은, P형 배리어 영역(302)과 N형 캐리어 공급 영역(301) 사이의 공핍층 폭과 비교해 큰 것이 바람직하고, 구체적으로는 2배 이상이며, 보다 적합하게는 5배 이상이다.
온 상태 및 오프 상태에 있어서의 SiC-JFET의 동작은, ＜제1 실시형태＞에 있어서의 질화물 반도체 HFET와 같고, 그 I-V 특성은 도 6에 상당한다.
또, 300K에서의 BV의 값을, 디바이스 시뮬레이션에 의한 가상 실험에 의해 검증했다. 그 결과, 시트 정공 농도가 1.3×1013 cm-2 이하에서는 항복은 펀치스루에 의해 일어나고, 그 이상에서는 애벌런치 항복이 일어났다. 따라서, 본 발명에서의 SiC에 의한 반도체 장치에 있어서의, 시트 정공 농도는 1.3×1013 cm-2 이하이다. 여기서, 시트 정공 농도(단위는 cm-2)란, 드레인 전극(312)의 하측에 위치하는 P형 배리어 영역(302)에 있어서, 기판 표면에 대해서 수직인 방향으로 정공 농도(단위는 cm-3)를 적분한 값으로 한다.
또, 다른 폴리 타입의 SiC 헤테로 접합 계면에 있어서의 음의 분극에 의해 형성되는 2차원 정공 가스를, P형 배리어 영역(302)으로 이용하는 것도 가능하다. 구체적으로는, 3C-SiC/6H-SiC 헤테로 접합, 및 3C-SiC/4H-SiC 헤테로 접합에 있어서의 분극을 들 수 있다. 분극을 이용함으로써, 온도 변화에 대한 펀치스루 항복 전압의 변동을 억제할 수 있다.
또, 도 40에 나타낸 본 발명에 의한 SiC-JFET의 구조는, 본 발명의 취지에 따라 변형하는 것이 가능하다. 이하에서는, 구체적인 변형예를 든다.
도 40에서는 도시되어 있지 않지만, 기판(300) 상과 N형 캐리어 공급 영역(301)의 사이에는, 본 발명의 주지를 일탈하지 않는 범위에서, 각종 반도체, 절연체, 및 금속을 삽입해도 된다. 예를 들면, 기판(300) 또는 N형 캐리어 공급 영역(301)과 같은 폴리 타입의 SiC로 이루어지는 층 구조를 삽입해도 된다.
또, 도 40에서는 도시되어 있지 않지만, 장치의 표면을 절연 보호막으로 덮는 것이 바람직하다. 절연막으로는, 예를 들면 SiO2, SiNx, Al2O3, AlN 및 다이아몬드 등을 들 수 있다.
또, ＜제1 실시형태＞ 및 ＜제2 실시형태＞에 있어서의 변형예와 같은 취지의 변형을, SiC-JFET에서도 실시할 수 있다. 또, 제3 실시 형태에서는 N채널형의 JFET를 나타냈지만, N형과 P형, 도너와 억셉터, 양의 분극과 음의 분극, 및 전자와 정공을 교체함으로써, P채널형의 JFET에 있어서도 본 발명을 이용할 수 있다.
또, 제3 실시형태에서는, SiC-JFET에 대해 설명했지만, 질화물 반도체, 산화물 반도체, 및 다이아몬드 등의, 다른 와이드 밴드갭 반도체에 의한 JFET에 있어서도 본 발명을 이용할 수 있다.
단, 항복 전류가 흐르는 경로는, 1종류의 와이드 밴드갭 반도체로 제작하는 것이 바람직하다. 2종류 이상의 와이드 밴드갭 반도체를 이용하면, 그 접합 계면에 있어서 전자 및 정공의 흐름이 저해되어, 장치 전체에 있어서 균일한 펀치스루 항복을 일으키는 것이 곤란해진다. 구체적으로, 도 40에서는, 항복 전류의 경로(320)에 해당하는, N형 콘택트 영역(307), N형 전도 영역(303), 저농도 내압 제어 영역(304), P형 배리어 영역(302), 및 N형 캐리어 공급 영역(301)은 동종의 와이드 밴드갭 반도체로 형성하는 것이 바람직하다.
또한, 균일한 펀치스루 항복을 일으키기 위해서는, 항복 전류의 경로(320)에 있어서 헤테로 접합 계면을 포함하는 경우, 그 밴드 오프셋이 작은 것이 바람직하다. 구체적으로는, N채널형의 장치에서는, 전도대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다. P채널형의 장치의 경우는, 가전자대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다.
실시예 4
＜제4 실시형태＞
제4 실시형태인 질화물 반도체에 의한 SBD에 대해 설명한다. 도 41에 본 발명에 의한 질화물 반도체 SBD의 구조도를 나타낸다. ＜제1 실시형태＞에 있어서의 소스 전극(110)을, N형 전도 영역(403)에 대해서 쇼트키 특성을 갖는 애노드 전극(413)으로 치환하고 또한, ＜제1 실시형태＞에 있어서의 드레인 전극(112)을, N형 전도 영역(403)에 대해서 오믹 특성을 갖는 캐소드 전극(414)으로 치환하고, 또한, ＜제1 실시형태＞에 있어서의 온 상태를, 다이오드에 있어서의 순 바이어스 상태이며, 캐소드 전극(414)의 전위에 대한 애노드 전극(413)의 전위(이하, Vac)가 양의 값이며 애노드 전극(413)으로부터 캐소드 전극(414)을 향해 전류가 흐르는 상태로 치환하고, 또한, ＜제1 실시형태＞에 있어서의 오프 상태를, 다이오드에 있어서의 역 바이어스 상태이며, Vac가 음의 값이며, 애노드 전극(413)과 캐소드 전극(414)의 사이에서 전류가 흐르지 않는 상태로 치환함으로써, 본 발명을 다이오드에 적용할 수 있다.
구체적으로는, 기판(400)을 제외하고, SBD를 형성하는 반도체 재료의 화학식은 다음 일반식 4로 표시되는 질화물 반도체이다.
[일반식 4]
BxAlyInzGa1 -x-y- zN
식에서 x, y 및 z는, 0≤x≤1, 0≤y≤1, 0≤z≤1, x＋y＋z≤1을 만족시키는 수치를 갖는 것으로 한다. 기판(400)에 대해서는, 질화물 반도체 이외의 재료도 이용할 수 있다.
또, 본 발명에 의한 층 구조는 육방정의 결정 구조에 있어서의 c축 방향으로 적층하는 것이 바람직하다. c축 방향이란,［0001］또는［000-1］방향이다.
기판(400)의 재료에 대해서는, 고품질의 질화물 반도체의 결정 성장을 실시할 수 있는 것이 바람직하다. 예를 들면, Si 기판, SOI(Silicon-on-Insulator) 기판, SOS(Silicon-on-Sapphire) 기판, 사파이어 기판, SiC 기판, 다이아몬드 기판, 및 질화물 반도체 기판을 들 수 있다. 기판의 면방위는, 육방정계라면 (0001)면 혹은 (000-1)면이 바람직하고, 입방정계에서는 (111)면이 바람직하다. 이에 의해, 도 41의 층 구조를 c축 방향으로 적층하는 것이 가능해진다.
기판(400) 상에 N형 캐리어 공급 영역(401)을 형성한다. N형 캐리어 공급 영역(401)은 N형의 도전성을 갖는 질화물 반도체로 이루어진다. N형 캐리어 공급 영역(401)은, N형의 InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2 종류 이상의 질화물 반도체층에 의한 다층막으로 해도 된다. N형으로 하기 위해서 도너 불순물을 도핑하는 것이 바람직하며, Si를 도핑하는 것이 보다 바람직하다. Si의 도핑 농도는, 적합하게는 5×1016 cm-3 이상이며, 보다 적합하게는 3×1017 cm-3 이상이다. 단, 질화물 반도체는, 성장 조건에 따라서는 비도핑으로도 N형을 얻을 수 있기 때문에, N형 캐리어 공급 영역(401)을 비도핑으로 제작할 수도 있다. N형 캐리어 공급 영역(401)의 막두께는 10 nm 이상인 것이 바람직하고, 100 nm 이상인 것이 보다 바람직하다.
N형 캐리어 공급 영역(401) 상에 P형 배리어 영역(402)을 형성한다. P형 배리어 영역(402)은 P형의 도전성을 갖는 질화물 반도체로 이루어진다. P형 배리어 영역(402)은, P형의 InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2종류 이상의 질화물 반도체층에 의한 다층막으로 해도 된다.
P형으로 하기 위해서 억셉터 불순물을 도핑하는 것이 바람직하고, Mg를 도핑하는 것이 보다 바람직하다. Mg의 도핑 농도는, 적합하게는 1×1016 cm-3 이상이며, 보다 적합하게는 3×1016 cm-3 이상이다. Mg 농도를 올림으로써, 실온 부근에서의 정공의 활성화율이 저하한다. 이에 의해 장치 내부에서 항복이 일어난 장소에 있어서, 발열에 의해 정공의 활성화율이 상승하여, 자동적으로 펀치스루에 의한 항복이 억제된다. 이에 의해, 장치 전체에서 균일한 항복을 일으키는 것이 가능해진다. 단, Mg 농도가 너무 높으면, 활성율의 저하에 따라 온도 변동에 의한 펀치스루에 의한 항복 전압의 변동이 너무 커져 버린다. 최악의 경우, 온도의 상승에 따라 펀치스루에 의한 항복 전압이 증대하여, 애벌런치 항복 전압에 이르러 버린다. 그 때문에, Mg 농도는 2×1019 cm-3 이하인 것이 바람직하고, 5×1018 cm-3 이하인 것이 보다 바람직하다. 또, N형 캐리어 공급 영역(401)에, In 조성이 2%~30%인 InGaN을 이용함으로써, 온도의 변동을 억제할 수 있다.
P형 배리어 영역(402) 상에 저농도 내압 제어 영역(404)을 형성한다. 저농도 내압 제어 영역(404)은, 저농도 P형, 저농도 N형, 및 반절연의 질화물 반도체로 이루어진다. 저농도 내압 제어 영역(404)은, 캐리어 농도가 낮은 InAlGaN, AlGaN, GaN, InAlN, 또는 InGaN에 의해 형성하는 것이 바람직하다. 단, 조성이 다른 2층 이상의 질화물 반도체층에 의한 다층막으로 해도 된다. 캐리어 농도를 낮추기 위해서 비도핑으로 제작하는 것이 바람직하다. 단, Si 도너나 Mg 억셉터를 저농도로 첨가해도 된다. 또, 고저항화하기 위해서 O나 C 등의 깊은 준위를 형성하는 불순물을 첨가해도 된다. 캐리어 농도는, 적합하게는 1×1016 cm-3 이하이며, 보다 적합하게는 5×1015 cm-3 이하이다. 막두께에 대해서는, 내압을 결정하는 중요한 파라미터이며, 내압에 따라 설계할 필요가 있어, 내압 200 V 이상에서는 0.5 ㎛ 이상이다. 내압 600 V 이상에서는 1.5 ㎛ 이상이다.
저농도 내압 제어 영역(404) 상에 표면 배리어층(434)을 형성한다. 저농도 내압 제어 영역(404)과 표면 배리어층(434)의 헤테로 접합 계면에 양의 분극 전하를 유도함으로써, 2차원 전자 가스(433)를 형성하고 있다. 표면 배리어층(434)을, 저농도 내압 제어 영역(404)보다 밴드갭이 큰 질화물 반도체층으로 형성함으로써, 고밀도의 2차원 전자 가스(433)를 얻을 수 있다. 표면 배리어층(434)의 막두께는, 2 nm~70 nm의 범위인 것이 바람직하다.
장치의 온 상태에 있어서, 2차원 전자 가스(433)를 통해, 캐소드 전극(414)으로부터 애노드 전극(413)으로 캐리어인 전자가 흐른다. 그 때문에, 2차원 전자 가스(433)가 N형 전도 영역(403)의 역할을 한다. 또, 표면 배리어층(434)의 전체 혹은 일부에 Si를 도핑해도 되고, 이에 의해 2차원 전자 가스(433)의 캐리어 밀도를 증대시켜, 장치의 온 저항을 낮출 수 있다. 이 때의 Si의 도핑 농도는, 적합하게는 5×1019 cm-3 이하이며, 보다 적합하게는 1×1019 cm-3 이하이다. 단, 헤테로 계면에 있어서의 양의 분극에 의해, 비도핑으로도 2차원 전자 가스(433)를 형성할 수 있으므로, 표면 배리어층(434)은 비도핑으로 제작해도 된다. 또, 조성이 다른 2층 이상의 질화물 반도체층에 의한 다층막에 의해, 표면 배리어층(434)을 형성해도 된다. 구체적으로는, InGaN/InAlGaN의 2층 구조에 의해 표면 배리어층(434)을 형성해도 되고, 또 GaN/AlGaN의 2층 구조에 의해 표면 배리어층(434)을 형성해도 된다.
여기서 2차원 전자 가스란, 헤테로 접합 계면에 있어서의 양의 분극 전하에 의해 유도되는, 헤테로 접합 계면 근방에 2차원적으로 분포한 전자를 가리킨다.
300K에 있어서의, N형 전도 영역(403)의 시트 전자 농도는, 5×1012 cm-2 이상이며, 보다 바람직하게는 1×1013 cm-2 이상이다. 또, N형 전도 영역(403)의 시트 전자 농도는, P형 배리어 영역(402)의 시트 정공 농도보다 많은 것이 바람직하다. 이에 의해, 펀치스루 항복을 안정적으로 일으킬 수 있다. 여기서, 시트 전자 농도란, 기판 표면에 대해서 수직인 방향으로, N형 전도 영역(403)의 전자 농도를 적분한 값으로 한다.
펀치스루 전극(415)은, N형 캐리어 공급 영역(401)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다. 펀치스루 전극(415)의 재료로는, Ti계 합금을 들 수 있다.
캐소드 전극(414)은, N형 전도 영역(403)에 대해서 전자의 교환에 관한 오믹 접촉하고 있다. 캐소드 전극(414)의 재료로는, Ti계 합금을 들 수 있다.
애노드 전극(413)은, N형 전도 영역(403)에 대해서 전자의 교환에 관한 쇼트키 접촉하고 있다. 애노드 전극(413)의 재료로는, Ni계 합금이나 Pt계 합금을 들 수 있다.
도 41에 도시한 바와 같이, 펀치스루 전극(415)과 애노드 전극(413)은 전기적으로 단락하고 있다.
애노드 전극(413)과 캐소드 전극(414)의 횡방향의 거리는, 저농도 내압 제어층(404)의 막두께에 대해서 큰 것이 바람직하고, 보다 바람직하게는 1.2배 이상이다.
또, P형 배리어 영역(402)에 대해서, 오믹 접촉 및 간접적인 오믹 접속된 전극은 없다. 그 때문에, P형 배리어 영역(402)은, N형 전도 영역(403), 및 N형 캐리어 공급 영역(401)에 의해, 모든 전극으로부터 PN 접합 분리가 되어 있어 전기적으로 들떠 있다. 이에 의해 장치의 제작 비용을 대폭 저감할 수 있다.
이하에서는, 도 41에 도시한 질화물 반도체 SBD의 동작에 대해 설명한다. 도 42에 이 질화물 반도체 SBD에 있어서의 I-V 특성의 개략도를 나타낸다. 여기서, 반도체로부터 캐소드 전극으로 전류가 흘러나가는 경우를 양의 캐소드 전류로 하고, 캐소드 전극으로부터 반도체로 전류가 흘러들어오는 경우를 음의 캐소드 전류로 한다. 도 42의 구조에 있어서, Vac=0V에서의 밴드 구조는, ＜제1 실시형태＞에 있어서의 도 5에 상당한다. Vac가 양의 값이며, 다이오드의 순 바이어스 상태에 해당하는 온 상태에서는, 캐소드 전극(414)으로부터 애노드 전극(413)을 향해, N형 전도 영역(403)을 통해 전자가 운반된다. 전자는 음의 전하를 갖고 있으므로, 온 전류로는, 애노드 전극(413)으로부터 캐소드 전극 (414)을 향해 흐른다.
다음에, Vac가 음의 값이며, 다이오드의 역 바이어스 상태에 해당하는 오프 상태에서는, 음의 Vac를 인가하면, 우선, 도 42에 도시한 바와 같이 미소한 누설 전류가 흐른다. 누설 전류의 값은, 온 상태에 있어서의 온 전류의 1천분의 1 이하이며, 보다 바람직하게는 1만분의 1 이하이다.
또한 Vac를 음의 방향으로 증가시켜 가면, P형 배리어 영역(402)의 일부, 특히, 캐소드 전극(414)의 수직 아래에 위치하는 개소에서, 정공의 공핍화가 일어난다. Vac가 펀치스루에 의한 항복 전압 Vpt에 이르렀을 때, N형 전도 영역(403)과 N형 캐리어 공급 영역(401)이 공핍층으로 연결되어, 펀치스루에 의한 항복 상태가 된다. 이에 의해, 전자가 펀치스루 전극(415)으로부터 주입되어 N형 캐리어 공급 영역(401)을 경유하여, P형 배리어 영역(402)의 정공이 공핍화한 개소를 통과해, 캐소드 전극(414)에 도달한다. 이 펀치스루에 의한 항복 전류의 경로(420)는, 음의 전하를 갖는 전자의 흐름과 역방향이 된다. 펀치스루가 일어나는 것에 의해, 도 42에 도시한 바와 같이 Vpt보다 음의 방향으로 큰 Vac에 있어서, 오프 상태임에도 불구하고 캐소드 전류가 흐른다.
이 펀치스루 항복시의 캐소드 전극(414)의 하측에 위치하는 반도체 영역의 밴드 구조는, ＜제1 실시형태＞에 있어서의 도 7에 상당한다.
이 펀치스루 항복 상태에서는, 캐소드 전극(414)으로부터 펀치스루 전극(415)을 향해 전류가 흐르고 있고, 캐소드 전극(414)과 애노드 전극(413)의 사이에서는 거의 전류는 흐르지 않는다. 구체적으로는, 캐소드 전극(414)으로부터 펀치스루 전극(415)을 향해 전류가 흐르는 전류에 대해서, 캐소드 전극(414)과 애노드 전극(413)의 사이에서 흐르는 전류는, 각각 1천분의 1 이하이며, 보다 바람직하게는 각각 1만분의 1 이하이다.
또, 본 발명에 의한 반도체 장치는, Vpt가 애벌런치 항복 전압 Vava보다 낮게 설계되어 있어 애벌런치 항복을 일으키지 않는다. 이에 의해, 애벌런치 항복에 의한 파괴를 막을 수 있다. 또, 본 발명에 의한 반도체 장치에 있어서의 장치 내압 BV는 Vpt에 의해 결정된다.
여기서, 반도체 장치에 있어서의 BV란, 오프 상태를 유지할 수 없게 되어 전류가 흐르기 시작하는 전압을 말하며, 다이오드에서는 캐소드 전류가 흐르기 시작하는 Vac를 말한다.
도 41의 질화물 반도체 SBD에 있어서의, P형 배리어 영역(402)의 시트 정공 농도에 대한, 300K에서의 BV의 값을, 디바이스 시뮬레이션에 의한 가상 실험에 의해 검증했다. 그 결과, 시트 정공 농도가 1.7×1013 cm-2 이하에서는 항복은 펀치스루에 의해 일어나고, 그 이상에서는 애벌런치 항복이 일어났다. 따라서, 본 발명에서의 질화물 반도체에 의한 반도체 장치에 있어서의, 시트 정공 농도는, 1.7×1013 cm-2 이하이다.
여기서, 시트 정공 농도(단위는 cm-2)란, 드레인 전극(412)의 하측에 위치하는 P형 배리어 영역(402)에 있어서, 기판 표면에 대해서 수직인 방향으로 정공 농도(단위는 cm-3)를 적분한 값으로 한다.
또, 도 41에 나타낸 본 발명에 의한 질화물 반도체 장치의 구조는, 본 발명의 취지에 따라 변형하는 것이 가능하다. 이하에서는, 구체적인 변형예를 든다.
도 41에서는 도시되어 있지 않지만, 기판(400) 상과 N형 캐리어 공급 영역(401)의 사이에는, 본 발명의 주지를 일탈하지 않는 범위에서, 각종 반도체, 절연체, 및 금속을 삽입해도 된다. 특히, 질화물 반도체의 결정성을 향상시키기 위한, 초기 성장층을 포함해도 된다. 구체적으로는, 일반적으로 이용되고 있는 저온 GaN 완충층, 저온 AlGaN 완충층, 저온 AlN 완충층, 횡방향 성장을 위한 각종 절연체 등을 들 수 있다.
또, 도 41에서는 도시되어 있지 않지만, 장치의 표면을 절연 보호막으로 덮는 것이 바람직하다. 절연막으로는, 예를 들면 SiO2, SiNx, Al2O3, AlN 및 다이아몬드 등을 들 수 있다.
또, 도 41에서는 도시되어 있지 않지만, 표면 배리어층(434)과 저농도 내압 제어 영역(404)의 사이에 스페이서층을 삽입해도 된다. 스페이서층의 삽입에 의해 이동도가 개선되고, 이에 의해 온 저항을 낮출 수 있다. 스페이서층은 질화물 반도체이며, 표면 배리어층(434)다 밴드갭 에너지가 크다. 적합하게는, 두께 3 nm 이하의 AlN층으로 한다.
또, 도 41에서는 도시되어 있지 않지만, 표면 배리어층(434)과 저농도 내압 제어 영역(404)의 사이에, 캐리어의 구속을 촉진하기 위한 우물층을 삽입해도 된다. 이에 의해, 오프 상태에서의 누설 전류를 저감할 수 있다. 우물층은 질화물 반도체이며, 저농도 내압 제어 영역(404)보다 밴드갭 에너지가 작다. 적합하게는, 두께 500 nm 이하의 InGaN층이다. 보다 적합하게는, 두께 50 nm 이하의 InGaN층이다.
또, ＜제1 실시형태＞에 있어서의 소스 전극(110)을, N형 전도 영역(403)에 대해서 쇼트키 특성을 갖는 애노드 전극(413)으로 치환하고 또한, ＜제1 실시형태＞에 있어서의 드레인 전극(112)을, N형 전도 영역(403)에 대해서 오믹 특성을 갖는 캐소드 전극(414)으로 치환하고, 또한, ＜제1 실시형태＞에 있어서의 온 상태를, 다이오드에 있어서의 순 바이어스 상태이며, Vac가 양의 값이며, 애노드 전극(413)으로부터 캐소드 전극(414)을 향해 전류가 흐르는 상태로 치환하고, 또한, ＜제1 실시형태＞에 있어서의 오프 상태를, 다이오드에 있어서의 역바이어스 상태이며, Vac가 음의 값이며, 애노드 전극(413)과 캐소드 전극(414)의 사이에서 전류가 흐르지 않는 상태로 치환함으로써, ＜제1 실시형태＞에 있어서의 변형예와 같은 취지의 변형을 실시할 수 있다.
또, 제4 실시형태에서는, 온 상태에서의 온 전류를 운반하는 캐리어가 전자인 SBD를 나타냈지만, N형과 P형, 도너와 억셉터, 양의 분극과 음의 분극, 및 전자와 정공을 교체함으로써, 정공을 캐리어에 이용한 SBD에 있어서 본 발명을 이용할 수 있다. 또, SBD 이외의 다이오드에 있어서도 본 발명을 이용할 수 있다. 특히, JBSD 등의 유니폴라형의 다이오드에 있어서, 효과를 얻을 수 있다.
또, 제4 실시형태에서는 질화물 반도체에 의한 SBD에 대해 설명했지만, SiC, 산화물 반도체, 및 다이아몬드 등의, 다른 와이드 밴드갭 반도체에 의한 SBD에 있어서도 본 발명을 이용할 수 있다.
단, 항복 전류가 흐르는 경로는, 1종류의 와이드 밴드갭 반도체로 제작하는 것이 바람직하다. 2종류 이상의 와이드 밴드갭 반도체를 이용하면, 그 접합 계면에 있어서 전자 및 정공의 흐름이 저해되어, 장치 전체에 있어서 균일한 펀치스루 항복을 일으키는 것이 곤란해진다. 구체적으로, 도 41에서는, 항복 전류의 경로(420)에 해당하는, 표면 배리어층(434), 저농도 내압 제어 영역(404), P형 배리어 영역(402), 및 N형 캐리어 공급 영역(401)은 동종의 와이드 밴드갭 반도체로 형성하는 것이 바람직하다.
단, 와이드 밴드갭 반도체의 결정을 구성하는 주성분이 되는 주기율표의 제2 주기의 원소가 동일한 것을, 동일한 종류의 와이드 밴드갭 반도체라고 부르기로 한다.
또한, 균일한 펀치스루 항복을 일으키기 위해서는, 항복 전류의 경로(420)에 있어서 헤테로 접합 계면에 있어서의 밴드 오프셋이 작은 것이 바람직하다. 구체적으로는, 도 41과 같은 온 전류를 전자가 운반하는 장치에서는, 전도대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다. 온 전류를 정공이 운반하는 장치의 경우는, 가전자대의 오프셋이 0.5 eV 이하인 것이 바람직하고, 보다 적합하게는 0.1 eV 이하이다.
실시예 5
＜제５ 실시형태＞
또, 본 발명에 의한 복수의 반도체 장치를, 동일 기판 상에 제작함으로써, 파워 반도체 장치의 집적 회로를 원칩으로 제작할 수 있다. 원칩 집적 회로에서는, 필연적으로 반도체 소자의 수가 증가하기 때문에, 애벌런치 항복에 의한 파괴 문제가 보다 심각하다. 즉, 집적 회로 내의 하나의 장치가 애벌런치 항복에 의해 파괴되어도, 파괴된 장치를 단체(單體)로 교환할 수 없기 때문에, 집적 회로 전체의 교환이 요구된다. 그에 따라, 교환에 있어서의 비용이 장치의 수가 증가함에 따라 매우 커진다. 본 발명에 의한 반도체 장치는, 애벌런치 항복에 의한 파괴를 막을 수 있기 때문에, 원칩 집적 회로에 이용함으로써, 그 신뢰성을 비약적으로 높일 수 있다.
도 43에, 본 발명에 의한 집적 회로의 일례로서, 질화물 반도체에 의한 HFET(553)와 SBD(555)를 원칩으로 조합한 간단한 집적 회로의 구조도를 나타낸다. 이 회로는, HFET(553)의 드레인 전극(512)과 SBD(555)의 애노드 전극(513)이 단락되어 있고, DC-DC 전력 변환기의 일종인 초퍼 회로에 이용할 수 있다.
HFET(553)와 SBD(555)는, 동일한 기판(500) 상에 원칩으로 형성되어 있다. HFET(553)의 N형 캐리어 공급 영역(501a)과 질화물 반도체의 N형 캐리어 공급 영역(501b)은 전기적으로 절연되어 있다. 또한, 부호 502a, 502b는 P형 배리어 영역을 나타내고, 503a, 503b는 N형 전도 영역을 나타내고, 504a, 504b는 저농도 내압 제어 영역을 나타내고, 부호 510은 소스 전극을 나타내고, 부호 511은 게이트 전극을 나타내고, 부호 515a, 515b는 펀치스루 전극을 나타내고, 부호 520a, 520b는 항복 전류의 경로를 나타내고, 부호 524는 게이트 절연막을 나타내고, 부호 533a, 533b는 2차원 전자 가스를 나타내고, 부호 534a, 534b는 표면 배리어층을 나타낸다.
도 44에, 본 발명에 의한 집적 회로의 일례로서, 질화물 반도체에 의한 HFET(553)와 SBD(555)를 원칩으로 조합한 간단한 집적 회로의 구조도를 나타낸다. 이 회로는, HFET(553)의 드레인 전극(512)과 SBD(555)의 캐소드 전극(514), 및 HFET(553)의 소스 전극(510)과 SBD(555)의 애노드 전극(513)이, 각각 단락되어 있고, 전체적으로 역도통형의 트랜지스터로서 기능한다. 여기서, HFET(553)와 SBD(555)는, 동일한 기판(500) 상에 원칩으로 형성되어 있다. 또한, 이 역도통형의 트랜지스터를 동일 기판 상에 복수 제작함으로써, 전력 변환기의 주회로를 원칩으로 제작할 수 있다. 예를 들면, 역도통형의 트랜지스터를 6개 이용하여, 3상의 인버터 회로를 실현할 수 있다.
또, 본 발명에 있어서의 원칩 집적 회로에서는, 회로 내의 모든 반도체 장치에 펀치스루에 의한 항복 수단을 구비하는 것은, 반드시 필요하지는 않다. 과전압에 의한 파괴가 일어나지 않는 장치에 대해서는, 펀치스루에 의한 항복 수단을 구비할 필요는 없다. 이에 의해 불필요한 펀치스루 전극을 제거하여, 원칩 집적 회로의 칩 면적을 작게 할 수 있다. 그 일례로서 도 45에, 도 44에 있어서의 역도통형의 트랜지스터의 변형예를 나타낸다. 질화물 반도체 SBD(555)는, 펀치스루 전극을 갖지 않지만, 병렬로 접속된 질화물 반도체 트랜지스터(553)가 펀치스루에 의한 항복의 수단을 갖고 있어, 그에 따라 SBD(555)에 있어서의 애벌런치 파괴를 막으면서, 도 44에 대해서 칩 면적을 작게 할 수 있다.
본 발명에 의한 반도체 장치는, 주로, 전력 변환기(DC-DC, AC-DC, DC-AC, 및 DC-DC)나 고주파 전력 증폭기에 이용할 수 있다.
100 : 기판
101 : N형 캐리어 공급 영역
102, 102a, 102b :　P형 배리어 영역
103 :　N형 전도 영역
104, 104a, 104b :　저농도 내압 제어 영역
105 :　N형 콘택트 영역
107 :　N형 콘택트 영역
108 :　N형 콘택트 영역
109 :　P형 콘택트 영역
110, 110a, 110b :　소스 전극
111, 111a, 111b :　게이트 전극
112 :　드레인 전극
115 :　펀치스루 전극
116 :　펀치스루 보조 전극
117 :　기판 전극
120 :　항복 전류의 경로
123 :　P형 게이트 영역
124, 124a, 124b :　게이트 절연막
125 :　N형 중간층
126 :　N형 하지층
131 :　2차원 전자 가스
132 :　2차원 정공 가스
133 :　2차원 전자 가스
134 :　표면 배리어층
135 :　GaN 하지층
136 :　성장 초기층
137 :　이종 기판
138 :　분극층
139 :　N형 질화물 반도체 기판
140 :　저농도 영역
150 :　펀치스루 제어 전원
151 :　Si-MISFET
152 :　펀치스루 전극 절연막
153 :　펀치스루 항복 기능을 갖는 트랜지스터
154 :　저항체
156 :　다이오드
200 :　기판
201 :　N형 캐리어 공급 영역
202 :　P형 배리어 영역
203 :　N형 전도 영역
204 :　저농도 내압 제어 영역
205 :　N형 콘택트 영역
206 :　P형 콘택트 영역
207 :　N형 콘택트 영역
210 :　소스 전극
211 :　게이트 전극
212 :　드레인 전극
215 :　펀치스루 전극
216 :　펀치스루 보조 전극
220 :　항복 전류의 경로
222 :　P형 영역
224 :　게이트 절연막
300 :　기판
301 :　N형 캐리어 공급 영역
302 :　P형 배리어 영역
303 :　N형 전도 영역
304 :　저농도 내압 제어 영역
305 :　N형 콘택트 영역
307 :　N형 콘택트 영역
310 :　소스 전극
311 :　게이트 전극
312 :　드레인 전극
315 :　펀치스루 전극
320 :　항복 전류의 경로
323 :　P형 게이트 영역
400 :　기판
401 :　N형 캐리어 공급 영역
402 :　P형 배리어 영역
403 :　N형 전도 영역
404 :　저농도 내압 제어 영역
413 :　애노드 전극
414 :　캐소드 전극
415 :　펀치스루 전극
420 :　항복 전류의 경로
433 :　2차원 전자 가스
434 :　표면 배리어층
500 :　기판
501a, 501b :　N형 캐리어 공급 영역
502a , 502b :　P형 배리어 영역
503a, 503b :　N형 전도 영역
504a, 504b :　저농도 내압 제어 영역
510 :　소스 전극
511 :　게이트 전극
512 :　드레인 전극
513 :　애노드 전극
514 :　캐소드 전극
515a, 515b :　펀치스루 전극
520a, 520b :　항복 전류의 경로
52 4 :　게이트 절연막
533a, 533b :　2차원 전자 가스
534a, 534b :　표면 배리어층
553 :　와이드 밴드갭 반도체 트랜지스터
555 :　와이드 밴드갭 반도체 다이오드

Claims (13)

  1. 펀치스루(punch-through) 항복(breakdown)에 의한 항복 전류를 발생시키는 반도체 구조를 갖는 반도체 장치로서,
    상기 반도체 구조는,
    기판 상에 배치된 제1 도전형을 갖는 제1의 반도체 영역과,
    상기 제1 도전형을 갖는 제2의 반도체 영역과,
    상기 제1 및 제2의 반도체 영역 사이에 위치한 제2 도전형을 갖는 제3의 반도체 영역을 갖고,
    상기 반도체 장치는,
    상기 제1의 반도체 영역에 대해서 오믹 특성을 갖는 제1의 전극과,
    상기 제2의 반도체 영역에 대해서 오믹 특성을 갖는 제2의 전극과,
    상기 제2의 전극에 인접하는 제3의 전극을 갖고,
    온 상태에 있어서, 상기 제2의 전극에, 상기 제1 및 제3의 전극에 대해서 양 또는 음의 전압을 인가하면, 상기 제2 및 제3의 전극 사이에, 상기 제1 도전형의 캐리어에 의한 온 전류가 흐르고,
    오프 상태에 있어서, 상기 제2의 전극에, 상기 제1 및 제3의 전극에 대해서 양 또는 음의 전압을 인가하면, 상기 제2의 전극과 상기 제1의 전극 사이에, 상기 제1 도전형의 캐리어에 의한 항복 전류가 흐르고, 또한,
    상기 제2 및 제3의 전극 사이에 흐르는 누설 전류의 전류값이, 상기 온 전류의 전류값에 대해서, 크다 해도 1,000분의 1 이하인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 펀치스루 항복에 의한 항복 전압이 애벌런치(avalanche) 항복 전압보다 낮은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 장치는 유니폴라형의 트랜지스터 또는 다이오드인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 구조의 반도체가, 밴드갭 에너지가 2 eV 이상이며, 붕소, 탄소, 질소 및 산소 중 적어도 하나를 주성분으로 하는 와이드 밴드갭 반도체로 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 항복 전류를 운반하는 캐리어와 같은 극성의 분극 전하를 갖는 헤테로 접합 계면을 통과하여 흐르는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,　
    상기 반도체 구조의 반도체가 육방정의 결정 구조를 갖고, 상기 반도체의 c축 방향으로 상기 항복 전류가 흐르는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 기판과 상기 제2의 전극 사이에 위치하는, 상기 제3의 반도체 영역이 공핍화(depletion)됨으로써, 상기 펀치스루 항복이 일어나는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 6 항에 있어서,
    상기 제1의 전극이 상기 제3의 전극과 전기적으로 단락하고 있는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 또는 제 6 항에 있어서,
    상기 제3의 반도체 영역이 전기적으로 부유하고 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 장치는 전계 효과형 트랜지스터이며,
    상기 제2의 전극은 드레인 전극이고,
    상기 제3의 전극은 소스 전극이며,
    상기 제2의 전극과 상기 제3의 전극 사이에 제4의 전극으로서의 게이트 전극을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 장치는 쇼트키 배리어 다이오드이며,
    상기 제2의 전극은 캐소드 전극이고,
    상기 제3의 전극은 상기 제2의 반도체 영역층에 대해서 쇼트키 특성을 갖는 애노드 전극인 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 기재된 트랜지스터의 소스 전극과, 애벌런치 항복을 일으키는 다른 트랜지스터의 드레인 전극을 단락함으로써, 캐스코드 접속한 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 반도체 구조의 반도체는, 질화물 반도체인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103109369B (zh) * 2010-06-24 2016-04-06 富士通株式会社 半导体装置
DE102013207829A1 (de) * 2012-12-27 2014-07-03 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Chip-Antenne, Elektronisches Bauelement und Herstellungsverfahren dafür
US20150041820A1 (en) * 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
KR102100928B1 (ko) * 2013-10-17 2020-05-15 삼성전자주식회사 고전자 이동도 트랜지스터
JP6137621B2 (ja) * 2014-02-05 2017-05-31 トヨタ自動車株式会社 化合物半導体ｆｅｔ
CN104022163A (zh) * 2014-06-05 2014-09-03 中国电子科技集团公司第十三研究所 一种散热改进型GaAs基太赫兹倍频肖特基二极管
JP6553336B2 (ja) * 2014-07-28 2019-07-31 エア・ウォーター株式会社 半導体装置
JP2016039327A (ja) * 2014-08-08 2016-03-22 古河電気工業株式会社 窒化物半導体装置、ダイオード、および電界効果トランジスタ
JP6331907B2 (ja) * 2014-09-11 2018-05-30 株式会社デンソー 半導体装置
JP6561610B2 (ja) * 2015-06-16 2019-08-21 富士通株式会社 化合物半導体装置及びその製造方法
JP6552925B2 (ja) * 2015-09-04 2019-07-31 株式会社東芝 半導体装置
US9706142B2 (en) * 2015-09-23 2017-07-11 Semiconductor Components Industries, Llc High dynamic range and global shutter image sensor pixels having charge overflow signal detecting structures
US9685545B2 (en) * 2015-11-25 2017-06-20 Texas Instruments Incorporated Isolated III-N semiconductor devices
JP6414576B2 (ja) * 2015-12-17 2018-10-31 日亜化学工業株式会社 電界効果トランジスタ
US9972710B2 (en) 2015-12-17 2018-05-15 Nichia Corporation Field effect transistor
CN105679838B (zh) * 2016-01-11 2018-10-23 西安电子科技大学 基于AlGaN/GaN异质结多沟道结构的太赫兹肖特基二极管及制作方法
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
TWI626766B (zh) * 2017-06-01 2018-06-11 錼創科技股份有限公司 發光元件
TWI680580B (zh) * 2018-07-04 2019-12-21 穩懋半導體股份有限公司 具有電晶體與二極體之化合物半導體單晶集成電路元件
US20220157980A1 (en) * 2019-03-20 2022-05-19 Panasonic Corporation Nitride semiconductor device
JP6781293B2 (ja) * 2019-03-29 2020-11-04 エア・ウォーター株式会社 半導体装置
CN111312815B (zh) * 2020-02-28 2023-03-31 中国科学院微电子研究所 GaN基功率晶体管结构及其制备方法
CN111684603A (zh) * 2020-04-22 2020-09-18 英诺赛科（珠海）科技有限公司 具有多通道异质结构的半导体器件及其制造方法
CN113809183A (zh) 2020-06-11 2021-12-17 珠海格力电器股份有限公司 一种mps二极管器件及其制备方法
US11848371B2 (en) * 2020-07-02 2023-12-19 Xerox Corporation Polarization controlled transistor
CN213635993U (zh) * 2020-12-17 2021-07-06 苏州晶湛半导体有限公司 一种增强型半导体器件
CN117133806B (zh) * 2023-10-23 2024-01-26 成都功成半导体有限公司 一种天然超结GaN HEMT器件及其制备方法
KR102655449B1 (ko) * 2023-11-24 2024-04-09 주식회사 멤스 쇼트키 다이오드 및 이의 형성 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050001235A1 (en) 2003-05-15 2005-01-06 Tomohiro Murata Semiconductor device
JP2008258419A (ja) 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4117507A (en) 1976-06-22 1978-09-26 Sgs-Ates Componeti Elettronici S.P.A. Diode formed in integrated-circuit structure
JPH0669222A (ja) * 1992-08-17 1994-03-11 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
EP0872894A3 (en) * 1997-04-17 1999-01-07 Hitachi, Ltd. Static induction semiconductor device, and driving method and drive circuit thereof
JP3524395B2 (ja) 1998-09-02 2004-05-10 株式会社ルネサステクノロジ 半導体スイッチング素子
JP4357127B2 (ja) * 2000-03-03 2009-11-04 株式会社東芝 半導体装置
US6855981B2 (en) 2001-08-29 2005-02-15 Denso Corporation Silicon carbide power device having protective diode
JP4961646B2 (ja) * 2001-08-29 2012-06-27 株式会社デンソー 半導体装置およびその製造方法
JP3573737B2 (ja) * 2002-01-18 2004-10-06 Ｎｅｃ化合物デバイス株式会社 ヘテロ接合バイポーラ・トランジスタおよび半導体集積回路
DE10393777T5 (de) * 2002-11-25 2005-10-20 National Institute Of Advanced Industrial Science And Technology Halbleitervorrichtung und elektrischer Leistungswandler, Ansteuerungsinverter, Mehrzweckinverter und Höchstleistungs-Hochfrequenz-Kommunikationsgerät unter Verwendung der Halbleitervorrichtung
JP3940699B2 (ja) 2003-05-16 2007-07-04 株式会社東芝 電力用半導体素子
US7528459B2 (en) 2003-05-27 2009-05-05 Nxp B.V. Punch-through diode and method of processing the same
JP2005011846A (ja) * 2003-06-16 2005-01-13 Nissan Motor Co Ltd 半導体装置
US20050012143A1 (en) * 2003-06-24 2005-01-20 Hideaki Tanaka Semiconductor device and method of manufacturing the same
JP4542912B2 (ja) * 2005-02-02 2010-09-15 株式会社東芝 窒素化合物半導体素子
JP4775859B2 (ja) * 2007-08-24 2011-09-21 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JPWO2010021099A1 (ja) * 2008-08-22 2012-01-26 パナソニック株式会社 電界効果トランジスタ
JP5338433B2 (ja) * 2008-09-30 2013-11-13 富士電機株式会社 窒化ガリウム半導体装置およびその製造方法
JP4822292B2 (ja) * 2008-12-17 2011-11-24 三菱電機株式会社 半導体装置
JP2010206020A (ja) * 2009-03-04 2010-09-16 Panasonic Corp 半導体装置
JP2011082331A (ja) 2009-10-07 2011-04-21 National Institute Of Advanced Industrial Science & Technology 半導体素子
WO2011100304A1 (en) * 2010-02-09 2011-08-18 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
JP5545653B2 (ja) 2010-08-31 2014-07-09 富士電機株式会社 窒化物系半導体装置
JP5424128B2 (ja) * 2010-11-09 2014-02-26 次世代パワーデバイス技術研究組合 保護素子およびそれを備えた半導体装置
US9087812B2 (en) * 2011-07-15 2015-07-21 International Rectifier Corporation Composite semiconductor device with integrated diode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050001235A1 (en) 2003-05-15 2005-01-06 Tomohiro Murata Semiconductor device
JP2008258419A (ja) 2007-04-05 2008-10-23 Toshiba Corp 窒化物半導体素子

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