JP5955452B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものであり、特に絶縁ゲート型の半導体装置に関するものである。
これまで、パワーエレクトロニクス機器において、珪素（Ｓｉ）で形成されたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子が使用されていたが、近年、Ｓｉと比べて優れた物性値を有する炭化珪素（ＳｉＣ）で形成されたスイッチング素子の開発が盛んに行われている。
ＭＯＳＦＥＴの耐圧はドリフト層の厚さによって決まるが、ＳｉＣはＳｉと比較して絶縁破壊電界が高いため、耐圧が等しいＭＯＳＦＥＴであってもＳｉＣで形成されたＭＯＳＦＥＴはＳｉで形成されたＭＯＳＦＥＴと比べてドリフト層の厚さを薄くすることが出来る。そして、ＭＯＳＦＥＴのオン抵抗はチャネル抵抗、ＪＦＥＴ抵抗、ドリフト抵抗、及び基板抵抗等からなるが、上述のようにＳｉＣ−ＭＯＳＦＥＴではドリフト層を薄くすることが出来るため、ドリフト抵抗を低減し低損失化を実現している。
しかし、現状のＳｉＣ−ＭＯＳＦＥＴのオン抵抗はＳｉＣの理論限界値と比較して比べると依然として高いものとなっている。これは、チャネル抵抗が高いことが原因とされている。そこで、従来のＳｉＣ−ＭＯＳＦＥＴでは、チャネル長のばらつきを抑制し、チャネル長の微細化を可能とすることで、チャネル抵抗を低減したものが知られている（例えば、非特許文献１参照）。
パナソニック技報Ｖｏｌ．５７，Ｎｏ．１，ｐｐ．９−１４（２０１１）．
ところで、ユニポーラトランジスタ素子である半導体装置にあっては、一般的に温度が上昇するにつれてオン抵抗の値も増加する温度特性（以下、「正の温度特性」という。）を有することが多く、非特許文献１に記載された半導体装置においては半導体素子の温度が室温から１５０℃近辺まで増加するとオン抵抗が３割程度増加する。このように正の温度特性を有する半導体装置の場合、定電圧条件下で使用すると素子の電力損失によって発熱し、発熱することでオン抵抗が増加し、その結果発熱量がさらに増加するという正のフィードバックが生じることとなる。これにより、半導体素子の温度上昇が進み、電力損失が増大するといった問題や、正のフィードバックのかかった温度上昇により素子が破壊される恐れがあるといった問題があった。
また、ＭＯＳＦＥＴのウェル領域の不純物濃度やウェル領域とゲート酸化膜との界面に存在する界面準位密度を増加させることによって、温度が上昇するにつれてＭＯＳＦＥＴのチャネル抵抗の値が減少する温度特性（以下、「負の温度特性」という。）を持たせることが出来る。そして、チャネル抵抗の減少分が、正の温度特性であるドリフト抵抗等の他の抵抗の増加分と打ち消されれば、半導体装置のオン抵抗を一定とすることができる。しかしながら、ウェル領域の不純物濃度や界面準位密度を増加させることによってオン抵抗が一定となるようにチャネル抵抗に負の温度特性を持たせると、室温程度の低温領域におけるオン抵抗が大幅に増加してしまう。
本発明は、上述のような問題を解決するためになされたもので、オン抵抗の温度に対する変化を低減することができる半導体装置を提供することを目的とする。
本発明にかかる半導体装置は、第一の導電型の半導体基板と、半導体基板上に形成され第一の導電型であるドリフト層と、ドリフト層の表面に形成され第二の導電型である第一のウェル領域と、ドリフト層の表面に形成され第二の導電型である第二のウェル領域と、ドリフト層の表面上に形成され第一のウェル領域及び第二のウェル領域にチャネルを形成するゲート構造とを備え、第一のウェル領域に形成されるチャネルのチャネル抵抗は温度が上昇するにつれて減少する温度特性であり、第二のウェル領域に形成されるチャネルのチャネル抵抗は温度が上昇するにつれて増加する温度特性である半導体装置である。
本発明にかかる半導体装置によれば、第一のウェル領域に形成されるチャネルのチャネル抵抗が温度上昇によって上昇する温度特性となり、第二のウェル領域に形成されるチャネルのチャネル抵抗が温度上昇によって減少する温度特性となるため、単一の半導体装置において異なる温度特性となるチャネルが形成されることとなり、半導体装置全体としての温度に対するオン抵抗の変化を低減することができる。
本発明の実施の形態１にかかる半導体装置の一部を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法の工程断面図である。 本発明の実施の形態１にかかる半導体装置の構成を示す鳥瞰図である。 本発明の実施の形態１にかかる半導体装置の製造方法の工程断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法の工程断面図である。 本発明の実施の形態１にかかる半導体装置のオン抵抗の温度特性を示す図である。 本発明の実施の形態１にかかる半導体装置の電流経路を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法の工程断面図である。 本発明の実施の形態２にかかる半導体装置のオン抵抗の温度特性を示す図である。 本発明にかかる半導体装置をトレンチゲート型ＭＯＳＦＥＴとした場合の構成を示す断面図である。 本発明にかかる半導体装置をトレンチゲート型ＭＯＳＦＥＴとした場合の構成を示す鳥瞰図である。 本発明の実施の形態３にかかる半導体装置の鳥瞰図である。 本発明の実施の形態３にかかる半導体装置の鳥瞰図である。
実施の形態１．
まず、実施の形態１にかかる半導体装置の構成を説明する。図１は、本発明の実施の形態１にかかる半導体装置の一部を示す断面図である。なお、本実施の形態では半導体装置としてｎ型のＭＯＳＦＥＴを例にして説明するが、ｐ型のＭＯＳＦＥＴであってもよいし、他の絶縁ゲート型の半導体装置であっても構わない。
また、以下において、実効アクセプタ密度とは、所定の範囲内におけるｐ型の不純物の密度からｎ型の不純物の密度を差引いて算出される密度であり、実効アクセプタ濃度とは、所定の範囲内におけるｐ型の不純物の濃度からｎ型の不純物の濃度を差引いて算出される濃度とする。なお、本実施の形態では、ｎ型の半導体装置について説明するため実効アクセプタ密度及び実効アクセプタ濃度を用いて説明を行うが、ｐ型の半導体装置の場合には実効アクセプタ密度ではなく実効ドナー密度を用い、実効アクセプタ濃度ではなく実効ドナー濃度を用いることとなる。
図１において、半導体装置１００は、第一のユニットセル５０と第二のユニットセル６０とから構成されるＭＯＳＦＥＴである。より詳細には、図１に示す第一のユニットセル５０と第二のユニットセル６０とが、複数個並列に接続されて単一の半導体装置１００を構成することとなる。
第一のユニットセル５０は、ｎ型である半導体基板１、半導体基板１上の表面に形成されｎ型であるドリフト層２、ドリフト層２内の表面側に形成されｐ型である第一のウェル領域３、ドリフト層２内の表面側に形成されｎ型であるソース領域５、ドリフト層２内の表面側に形成されるウェルコンタクト領域６を備える。さらに、第一のユニットセル５０は、ドリフト層２、第一のウェル領域３、及びソース領域５の表面上にゲート構造、ソース領域５及びウェルコンタクト領域６上に形成されるシリサイド層１０、シリサイド層１０上に形成されるソース電極１１（第一の電極）、及び半導体基板１の裏面に形成されるドレイン電極１２（第二の電極）を備える。ゲート構造は、ドリフト層２、第一のウェル領域３、及びソース領域５の表面上に形成されるゲート酸化膜７と、ゲート酸化膜７上に形成されるゲート電極８と、ゲート電極８を覆うように形成される層間膜９とから構成される。また、第一のユニットセル５０において、ゲート電極８に電圧が印加された際に第一のウェル領域３に形成されるチャネルの抵抗値が正の温度特性となるように形成される。
第二のユニットセル６０は、ｎ型である半導体基板１、半導体基板１上に形成されｎ型であるドリフト層２、ドリフト層２内の表面側に形成されｐ型である第二のウェル領域４、ドリフト層２内の表面側に形成されｎ型であるソース領域５、ドリフト層２内の表面側に形成されるウェルコンタクト領域６を備える。さらに、第二のユニットセル６０は、ドリフト層２、第二のウェル領域４、及びソース領域５の表面上にゲート構造、ソース領域５及びウェルコンタクト領域６上に形成されるシリサイド層１０、シリサイド層１０上に形成されるソース電極１１、及び半導体基板１下部に形成されるドレイン電極１２を備える。ゲート構造は、ドリフト層２、第二のウェル領域４、及びソース領域５の表面上に形成されるゲート酸化膜７と、ゲート酸化膜７上に形成されるゲート電極８と、ゲート電極８を覆うように形成される層間膜９とから構成される。また、第二のユニットセル６０において、ゲート電極８に電圧が印加された際に第二のウェル領域４に形成されるチャネルの抵抗値が負の温度特性となるように形成される。
そして、第一のユニットセル５０と第二のユニットセル６０において、ゲート電極８に電圧が印加されると、第一のウェル領域３及び第二のウェル領域４の上部にチャネルが形成され、ソース電極１１とドレイン電極１２とが電気的に接続される。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２、図４及び図５は、実施の形態１にかかる半導体装置の製造方法の各工程を示す図である。また、図３は、実施の形態１にかかる半導体装置の一部の製造工程を示す鳥瞰図である。
図２において、炭化珪素からなり、表面にｎ型のドリフト層２が形成されたｎ型の半導体基板１を準備する。半導体基板１は、ｃ軸方向に対して８°以下に傾斜されていてもよいし、傾斜されていなくてもよく、どのような面方位を持っていてもよい。ドリフト層２には、ｎ型の不純物がドープされており、ドリフト層２の不純物濃度は、例えば、１×１０１３〜１×１０１７ｃｍ−３の範囲である。また、ドリフト層２の厚さは、例えば、５〜２００μｍである。
そして、写真製版により加工されたレジストマスクや酸化膜マスクを利用して、例えばイオン注入によりｐ型不純物又はｎ型不純物を注入し、ｐ型の第一のウェル領域３、第二のウェル領域４、及びｎ型のソース領域５を形成する。第一のウェル領域３及び第二のウェル領域４については、ドリフト層２上部に第一のウェル領域３又は第二のウェル領域４のいずれかを選択的に形成すればよく、図２において、第一のユニットセル５０を形成する領域では第一のウェル領域３を形成し、第二のユニットセル６０を形成する領域では第二のウェル領域４を形成する。また、ｐ型の不純物としては、例えば、アルミニュウム、ホウ素が好適であり、ドリフト層２のｎ型不純物濃度を超え、各ウェル領域３、４がｐ型となるように、例えば、１×１０１６〜１×１０１９ｃｍ−3の濃度範囲でｐ型の不純物を注入することが望ましい。各ウェル領域３、４の深さは、ドリフト層２を超えないように、例えば、０．３〜４．０μｍの範囲にする。
ここで、各ウェル領域３、４の表面のｐ型の不純物濃度によってチャネル抵抗の温度特性を調整することが出来る。このため、各ウェル領域３、４を形成する際には、各ウェル領域表面に所望の不純物濃度が得られるように、ドープ量、加速エネルギーを考慮してイオン注入を行う。具体的な不純物濃度の設定については後述する。なお、各ウェル領域３、４の表面には、ｎ型の不純物が存在していてもよい。
また、第一のユニットセル５０と第二のユニットセル６０とは、半導体基板１上において、例えば、図３に示すように互いに隣り合うように交互に配列して形成することが出来る。なお、図３では第一のユニットセル５０の数と第二のユニットセル６０の数とが同一となるように形成することとしているが、各ユニットセルの温度特性を基に第一のユニットセル５０と第二のユニットセル６０との構成比率を変更し、配列することとしても良い。かかる場合は、例えば第一のユニットセル５０と第二のユニットセル６０と構成比率が１：２とする場合、第二のユニットセル６０が２列に対して第一のユニットセル５０を１列設けるようにし、第一のユニットセル５０と第二のユニットセル６０とを交互に配列すれば良い。すなわち、第一のウェル領域３及び第二のウェル領域４を形成する工程において、第一のウェル領域３と第二のウェル領域４とを構成比率に応じて交互に形成すれば良い。なお、ユニットセルの構成比率の設定については後述する。
次に、各ウェル領域３、４への良好な金属接触を実現するために、各ウェル領域３、４よりも高い不純物濃度を持つｐ型のウェルコンタクト領域６をイオン注入により形成する。なお、図示しないが、素子活性領域の終端部には、イオン注入により、半導体装置１００の高耐圧化を実現するｐ型の終端領域を形成しておくことが望ましい。
次に、図示しないが、アルゴンや窒素などの不活性ガス中、または、真空中で、例えば、１５００〜２２００℃の温度で、０．５〜６０分の熱処理を行う。これにより、注入された不純物は電気的に活性化させる。そして、犠牲酸化による酸化膜形成とフッ酸による酸化膜除去によって、ドリフト層２表面の表面変質層を除去して清浄な面を得る。そして、シリコン酸化膜を形成し、形成したシリコン酸化膜をパターニングして、素子活性領域のみを開口してそれ以外を覆うフィールド酸化膜を形成する。
図４において、ソース領域５とドリフト層２とに挟まれた各ウェル領域３、４の表面を覆うように絶縁膜であるゲート酸化膜７を形成する。ゲート酸化膜７は、例えば、熱酸化法や堆積法によって形成する。そして、ゲート酸化膜７を形成後、窒化処理を行う。本実施の形態では、窒化処理によりゲート酸化膜７と各ウェル領域３、４との界面における界面準位密度がバンドギャップ内での平均値で１×１０１２ｅＶ−１ｃｍ−２以下になるまで不活性化させる。
窒化処理としては、一酸化窒素（ＮＯ）ガス、一酸化二窒素（Ｎ２Ｏ）ガス、二酸化窒化（ＮＯ２）ガス、アンモニア（ＮＨ3）ガスから選択された１種のガスや選択された２以上のガスの混合ガス、又は選択されたいずれかのガスと不活性ガスとの混合ガスなどの雰囲気で熱処理を行う。熱処理温度の範囲は、１１５０℃〜１３５０℃とすることが望ましい。
そして、図４に示すように、当該ゲート酸化膜７上に、珪素層（図示せず）を形成し、珪素層をパターニングしてゲート電極８を形成する。本実施の形態では、珪素層は、多結晶または非晶質であり、例えば、ＣＶＤ法によって、ゲート酸化膜７上に堆積される。また、珪素層には同一導電型を示すように不純物が含まれていることが望ましい。
次に、図５において、例えばＣＶＤ法によって、層間膜９をゲート酸化膜７及びゲート電極８上に堆積する。その後、ソース領域５及びウェルコンタクト領域６上の層間膜９およびゲート酸化膜７を除去し、図示しないソースコンタクトホールを形成する。ここで、ソースコンタクトホールの形成は、ドライエッチングによって行うことが好ましい。
図５において、ゲート酸化膜７及び層間膜９を開口することでソース領域５とウェルコンタクト領域６とを露出させる。そして、露出したソース領域５とウェルコンタクト領域６に接するように、例えばスパッタ法や蒸着法により、金属膜１３を形成する。金属膜１３の材質としては、炭化珪素と反応し、低抵抗率であるシリサイド層を形成可能な材質、例えば、ニッケル、チタン、アルミニウム、モリブデン、タングステン、および、それらの複合膜やシリサイド膜であればよい。金属膜１３の厚さは、例えば、１ｎｍから５００ｎｍであればよい。
金属膜１３の堆積後、例えば、窒素やアルゴンなどの不活性ガス中又は真空中で所定の温度で第一の熱処理を行う。これにより、金属膜１３の金属とソース領域５などに含まれる炭化珪素との間でシリサイド化反応が起こり、シリサイド層１０が形成される。一方、金属膜１３の金属と層間膜９などのシリコン酸化膜との間には、シリサイド化反応が起こらないようにする。このようなシリサイド化反応を起こすために、金属膜１３の金属が炭化珪素とは反応しシリコン酸化膜とは反応しない温度、例えば６００℃から１０００℃の範囲内の温度で、第一の熱処理を行えばよい。これにより、低抵抗のシリサイド層１０がソース領域５の大部分に形成されるため、半導体装置１００のソース抵抗を低減することができ、半導体装置１００のオン抵抗を低減することができる。
その後、本実施の形態では、シリサイド層１０を形成した後、未反応の金属膜１３を除去する。その後、シリサイド層１０を形成した第一の熱処理よりも高い温度で第二の熱処理を行う。これにより、シリサイド層１０の抵抗をさらに低くすることができる。
シリサイド層１０を形成した後、例えばスパッタ法や蒸着法によって、Ａｌからなる図示しない金属膜をシリサイド層１０及び層間膜９上に形成する。そして、形成した金属膜をパターニングして、ソース電極１１及び図示しない活性領域の外側の領域においてゲート電極８と電気的に接続される図示しないゲート配線を形成する。同様に、半導体基板１の裏面にドレイン電極１２を形成する。
以上の工程により、図１に示した半導体装置１００を製造することができる。
続いて、各ウェル領域３、４の表面のｐ型の不純物濃度によってチャネル抵抗の温度特性を調整する方法について説明する。
半導体装置１００の耐圧はドリフト層２の厚さによって決まるが、炭化珪素半導体装置ではシリコン半導体装置と比較してドリフト層２の厚さを低減することが出来るため、ドリフト層２の抵抗成分が小さくなり、半導体装置１００のオン抵抗におけるチャネルでの抵抗成分が大きくなる。
一般的に、チャネル抵抗を決定するキャリア移動度はイオン化ドーパントによるクーロン散乱、フォノン散乱、及び界面の凹凸によるラフネス散乱、界面でのフォノン散乱、界面準位によるクーロン散乱によって大きく制限される。
近年、界面準位を不活性化する技術が改善されたことにより界面準位密度が低減されており、界面準位密度が極めて小さいＭＯＳＦＥＴでは、フォノン散乱に起因する制限が大きくなる。そして、フォノン散乱は温度上昇により強くなるため、チャネルでのキャリア移動度は負の温度特性を有することとなる。かかる場合、室温から１５０℃程度の範囲では、パワーＭＯＳＦＥＴのチャネル抵抗は正の温度特性を有し、ドリフト抵抗を含めたその他の抵抗も正の温度特性となる。したがって、パワーＭＯＳＦＥＴのオン抵抗は正の温度特性を有することとなる。
一方、ウェル領域表面のｐ型の不純物濃度がある程度高くなると、チャネルでのキャリア移動度は、イオン化した不純物によるクーロン散乱起因の制限を大きく受ける。そして、クーロン散乱は温度上昇により弱くなるため、温度上昇に伴い、チャネルのキャリア移動度が上昇する。かかる場合、チャネル抵抗は負の温度特性を有することになり、パワーＭＯＳＦＥＴのオン抵抗も負の温度特性を有することがある。
また、ウェル領域とゲート酸化膜との界面に存在する界面準位密度がある程度大きくなると、チャネルのキャリア移動度は界面準位によるクーロン散乱起因の制限を大きく受ける。かかる場合においても、クーロン散乱は周辺温度の上昇により弱くなるため、温度上昇に伴い、クーロン散乱が弱まりチャネルでのキャリア移動度は上昇する。そのため、チャネル抵抗は負の温度特性を有することになり、パワーＭＯＳＦＥＴのオン抵抗も負の温度特性を有することがある。
このように、クーロン散乱は温度上昇に伴い弱くなるが、フォノン散乱は温度上昇に伴い強くなる。よって、この２つの散乱の温度依存性の違いにより、ある温度を境にしてチャネルのキャリア移動度の温度特性の正負は入れ替わり、チャネル抵抗の温度特性の正負も入れ替わる。そのため、半導体装置全体のオン抵抗の温度特性の正負が入れ替わる温度は、ウェル領域のｐ型の不純物濃度と界面準位密度を変化させることにより調整することができる。
ここで、界面準位密度を一定とすると、ウェル領域表面のｐ型の不純物濃度をある程度高くすることで、室温から１５０℃程度までの特定の温度範囲ではチャネル抵抗は負の温度特性となり、特定の温度範囲での温度上昇に伴うチャネル抵抗の低下分がドリフト層の抵抗を含めたその他の抵抗成分の増加分とがつりあえば、半導体装置全体のオン抵抗はその温度範囲内においてほぼ一定となる。しかし、一般的に半導体装置が使用される室温から１５０℃程度の広い温度範囲において、チャネル抵抗の変化が単純な低下となるように不純物濃度を増加させると、低温側におけるチャネル抵抗が大幅に増加してしまう。
そこで、本実施の形態では、１つの半導体装置１００において、異なる２種類の第一のウェル領域３と第二のウェル領域４とをそれぞれ備えた第一のユニットセル５０と第二のユニットセル６０とを設けることとしている。
より詳細には、以下のように第一のユニットセル５０と第二のユニットセル６０とを形成する。各ウェル領域３、４では、ゲート酸化膜７を窒化処理することにより、ゲート酸化膜７と各ウェル領域３、４との界面における界面準位密度が低減され、界面準位密度のバンドギャップ内での平均値が１×１０１２ｅＶ−１ｃｍ−２以下になっている。ここで、窒化処理により界面準位密度がバンドギャップ内での平均値で１×１０１２ｅＶ−１ｃｍ−２以下になると、ウェル領域における反転、空乏化領域に含まれた実効アクセプタ密度が３．５×１０１２ｃｍ−２よりも大きい場合には、チャネルにおけるキャリア移動度は正の温度特性を持つこととなり、実効アクセプタ密度が３．５×１０１２ｃｍ−２よりも小さい場合には、チャネルにおけるキャリア移動度は負の温度特性を持つこととなる。
そのため、第一のウェル領域３表面におけるｐ型の不純物濃度が第二のウェル領域４表面におけるｐ型の不純物濃度に比べて高くする。例えば、１５Ｖのゲートバイアスの印加によって引き起こされる反転、空乏化領域に含まれた実効アクセプタ密度が、第一のユニットセル５０と第二のユニットセル６０とにおいて、それぞれ７．８×１０１２ｃｍ−２、３．０×１０１２ｃｍ−２となるように不純物濃度を調整する。具体的には、各ウェル領域３、４での不純物濃度が深さ方向に対して一定である場合、反転、空乏化領域に含まれる実効アクセプタ密度を３．５×１０１２ｃｍ−２よりも大きくするには、実効アクセプタ濃度が１．０×１０１７ｃｍ−３以上であることが望ましい。
また、より好適には、第一のウェル領域３表面におけるｐ型の不純物濃度は、ＭＯＳＦＥＴが動作したときに表面から反転、空乏化領域が広がる深さまでの実効アクセプタ濃度が１．０×１０１７ｃｍ−３以上であるとともに、第二のウェル領域４表面における実効アクセプタ濃度に比べて２倍以上の値となることが特に望ましい。
一方、界面準位の不活性化が不十分であり、第一のウェル領域３表面における界面準位密度が１×１０１２ｅＶ−１ｃｍ−２以上である場合、第一のウェル領域３表面における実効アクセプタ濃度は１．０×１０１７ｃｍ−３以下であっても問題はない。
図６は本実施の形態にかかる半導体装置１００のオン抵抗の温度特性を示す。図６において、縦軸はオン抵抗率を示し、横軸は温度を示し、□で示すグラフは第一のユニットセル５０のオン抵抗率を示し、△で示すグラフは第二のユニットセル６０のオン抵抗率を示し、●で示すグラフは半導体装置１００全体のオン抵抗率を示している。また、図７は、本実施の形態にかかる半導体装置１００の電流経路を示す部分断面図である。なお、第一のユニットセル５０のオン抵抗率とは、ソース電極１１とドレイン電極１２との間で第一のウェル領域３のチャネルを介して形成される電流経路における抵抗率であり、第二のユニットセル６０のオン抵抗率とは、ソース電極１１とドレイン電極１２との間で第二のウェル領域４のチャネルを介して形成される電流経路における抵抗率である。
図６において、第一のユニットセル５０では第一のウェル領域３のｐ型の不純物濃度がある程度高くなるように構成するため、負の温度特性となるとともに、第一のウェル領域３におけるチャネル抵抗が増加する。その結果、第一のユニットセル５０において、温度上昇に伴うチャネル抵抗の減少分が正の温度特性である他の抵抗の温度上昇に伴う増加分を超えることとなり、図６に示すように、第一のユニットセル５０全体のオン抵抗は負の温度特性となる。一方、図６において、第二のユニットセル６０では第二のウェル領域４は不純物濃度が比較的低くなるように構成するため、室温から１５０℃程度の温度領域において、第二のウェル領域４におけるチャネル抵抗は正の温度特性である。そして、チャネル抵抗以外の他の抵抗成分は正の温度特性であるため、図６に示すように第二のユニットセル６０のオン抵抗は正の温度特性となる。
このように負の温度特性となる第一のユニットセル５０と正の温度特性となる第二のユニットセル６０とをあらかじめ個別に作製し、図６に示すような各ユニットセルの温度特性を計測する。そして、計測した温度特性より半導体装置１００全体の抵抗値の温度特性が一定となるように、第一のユニットセル５０と第二のユニットセル６０との構成比率を設定する。本実施の形態では、図６に示す温度特性を有する第一のユニットセル５０と第二のユニットセル６０との構成比率を１：４とし、半導体装置１００を製造する。その結果、図７に示すように、半導体装置１００全体では第一のユニットセル５０と第二のユニットセル６０とを通る２種類の電流経路が形成されることとなり、半導体装置１００全体でのオン抵抗率は、図６に示すように、温度変化に対してのバラつきが抑制されることとなる。
以上のような構成とすることで、チャネル抵抗が負の温度特性となる第一のユニットセル５０と正の温度特性となる第二のユニットセル６０とを形成し、その構成比率を半導体装置１００全体の温度特性が一定となるようにしているため、室温から１５０℃程度までの温度範囲において半導体装置１００全体の温度変化に対するオン抵抗のバラつきを抑制することができる。本発明を用いない場合、例えば第二のユニットセル６０のみから構成される半導体装置では、室温に比べて２００℃付近のオン抵抗は１．５倍程度まで増加する。本実施の形態では、図６に示すように、室温から２００℃付近までの温度範囲における半導体装置１００全体の変化を４％以下に抑えることができ、オン抵抗をほぼ一定になることが確認できた。
また、第一のウェル領域３のｐ型の不純物濃度を比較的高くしチャネル抵抗が負の温度特性となる第一のユニットセル５０では、ｐ型の不純物濃度の増加により室温程度の低温領域におけるオン抵抗が増加してしまうこととなるが、半導体装置１００は第一のユニットセル５０と第二のユニットセル６０とを備えているため、室温程度の低温領域においてはより低抵抗な第二のユニットセル６０側により多くの電流が流れることとなり、室温程度の低温領域における半導体装置１００全体のオン抵抗の増加を抑制することが出来る。
また、第一のユニットセル５０と第二のユニットセル６０とはそれぞれ異なるオン抵抗率となるため、各ユニットセルにおける発熱量はユニットセルごとに異なることとなる。そのため、同一のユニットセルが一部の領域に集中すると半導体装置全体における熱分布に偏りが発生し、局所的に熱量が増加する恐れがある。しかしながら、本実施の形態では、図３に示すように、第一のユニットセル５０と第二のユニットセル６０とをその構成比率に応じて交互に配列するため、第一のユニットセル５０で発生する熱量と第二のユニットセル６０で発生する熱量とが半導体装置１００全体において均等に拡散することとなり、局所的な熱量の増加を抑制することが出来る。
なお、本実施の形態では、第一のウェル領域３および第二のウェル領域４の２種類のウェル領域を用いてオン抵抗が一定となるようにすることとしたが、さらに、チャネル抵抗の温度特性が異なる第三のウェル領域、第四のウェル領域を追加して、半導体装置全体のオン抵抗率の温度特性をより細かく調整することとしてもよい。これにより、オン抵抗率の温度変化に対するバラつきをより一層低減することができる。
実施の形態２．
上述のように、実施の形態１においては、ウェル領域の不純物濃度を調整することにより、各ユニットセルの温度特性を変化させることとしていたが、本発明はこれに限定されるものではない。そこで、実施の形態２として、ウェル領域とゲート酸化膜との界面における界面準位密度を調整することにより、各ユニットセルの温度特性を変化させた半導体装置について説明する。
なお、以下においては、本発明の実施の形態１と相違する部分、すなわち各ユニットセルの温度特性を変化させために行う界面準位密度の調整について説明し、同一または対応する部分の説明については省略する。
実施の形態１では、第一および第二のウェル領域３、４のｐ型の不純物濃度で差を設けることで、各ユニットセルのチャネル抵抗の温度特性に正負の違いを設けることとしたが、実施の形態２にかかる半導体装置では、第一および第二のウェル領域３、４とゲート酸化膜７との界面における界面準位密度に差を設けることで、各ユニットセルのチャネル抵抗の温度特性に正負の違いを設けることとする。
より具体的には、半導体装置の製造方法において、ゲート酸化膜７を形成する工程の直前に、図８に示すように第一のウェル領域３の表面にのみ電子線を注入する。これにより、第一のユニットセル５０の第一のウェル領域３とゲート酸化膜７との界面における界面準位密度が上昇することとなる。一方、第二のウェル領域４の表面には電子線を注入しないため、ゲート酸化膜７の窒化処理により第二のユニットセル６０の界面準位密度が低減されることとなり、電子線を注入した第一のウェル領域３よりも界面準位密度が低くなる。また、界面準位密度の平均値はフラットバンド電圧又は半導体装置の閾値電圧を基に算出することができる。本実施の形態では、第一のユニットセル５０の界面準位密度及び第二のユニットセル６０の界面準位密度が、それぞれ２．６×１０１２ｅＶ−１ｃｍ−２、８．３×１０１１ｅＶ−１ｃｍ−２となっている。
なお、上記のように界面準位密度を上げる方法としては電子線の注入に限らず、注入後、半導体結晶内で電気的に活性化しない元素であればイオン注入でも同様の効果が期待できる。また、当該工程での電子線注入やイオン注入は、第１および第２のウェル領域３、４、ソース領域５、ウェルコンタクト領域６、終端領域に注入されたドーパントを電気的に活性化するための高温の熱処理を実施した後に行うことで、さらに界面準位密度を効率良く上げることができる。
また、本実施の形態では、第二のウェル領域４におけるｐ型の不純物濃度を第一のウェル領域３におけるｐ型の不純物濃度よりも大きくする。例えば、第一のウェル領域３及び第二のウェル領域４の不純物濃度は、１５Ｖのゲートバイアスを印加したとき、第一のウェル領域３及び第二のウェル領域４での、反転、空乏化領域に含まれる実効アクセプタ密度がそれぞれ１．５×１０１２ｃｍ−２、３．０×１０１２ｃｍ−２となるように調整する。
以上の工程により、本実施の形態にかかる半導体装置では、電子線を注入した第一のウェル領域３を有する第一のユニットセル５０では、界面準位密度が上昇したことによりチャネル抵抗が負の温度特性を有することとなり、第一のユニットセル５０全体のオン抵抗も負の温度特性となる。一方、電子線を注入していない第二のウェル領域４を有する第二のユニットセル６０では、界面準位密度が上昇していないため、チャネル抵抗が正の温度特性を有することとなり、第二のユニットセル６０全体のオン抵抗も正の温度特性となる。
図９は、本実施の形態にかかる半導体装置のオン抵抗の温度特性を示す。図９において、縦軸はオン抵抗率を示し、横軸は温度を示し、□で示すグラフは第一のユニットセル５０のオン抵抗率を示し、△で示すグラフは第二のユニットセル６０のオン抵抗率を示し、●で示すグラフは半導体装置全体のオン抵抗率を示している。
図９において、界面準位密度が増加することで、第一のユニットセル５０のオン抵抗は負の温度特性を有し、第二のユニットセル６０のオン抵抗は正の温度特性を有する。そして、第一のユニットセル５０のオン抵抗と第二のユニットセル６０のオン抵抗の温度特性から、第一のユニットセル５０と第二のユニットセル６０の構成比率を設定する。本実施の形態２では、第一のユニットセル５０と第二のユニットセル６０の構成比率を１：４とし、半導体装置を製造する。これにより、図９に示すように、室温から１５０℃までの温度領域において、半導体装置全体のオン抵抗はその変動が抑制される。
また、界面準位密度を比較的高くしチャネル抵抗が負の温度特性となる第一のユニットセル５０では、界面準位密度の増加により室温程度の低温領域におけるオン抵抗が増加してしまうこととなるが、本実施の形態にかかる半導体装置は第一のユニットセル５０と第二のユニットセル６０とを備えているため、室温程度の低温領域においてはより低抵抗な第二のユニットセル６０側により多くの電流が流れることとなり、室温程度の低温領域における半導体装置１００全体のオン抵抗の増加を抑制することが出来る。
なお、本実施の形態では、第一のユニットセル５０と第二のユニットセル６０のｐ型の不純物濃度及び界面準位密度をそれぞれ異なる値となるようにすることで、温度特性の正負の違いを設けることとしたが、界面準位密度のみを指標として温度特性の正負の違いを設けることとしても良い。かかる場合、界面準位密度が１×１０１２ｅＶ−１ｃｍ−２を境界として、チャネル抵抗の温度特性の正負が入れ替わり、界面準位密度が１×１０１２ｅＶ−１ｃｍ−２以上であれば、ウェル領域表面における実効アクセプタ密度又は実効アクセプタ濃度が低い場合でも、チャネル抵抗は負の温度特性を持つ。
また、実施の形態１及び２においては、半導体装置がプレーナゲート型ＭＯＳＦＥＴである場合について説明したが、本発明はこれに限定されるものではなく、トレンチゲート型ＭＯＳＦＥＴであっても構わない。図１０は、本発明にかかる半導体装置をトレンチゲート型ＭＯＳＦＥＴとした場合の構成を示す断面図である。このようなトレンチゲート型ＭＯＳＦＥＴの場合には、単位面積あたりのチャネル密度が上げやすい上、ＪＦＥＴ抵抗が無くなることから、オン抵抗の低減に有効である。
また、図１１にゲート酸化膜７を形成する前におけるトレンチゲート型ＭＯＳＦＥＴの鳥瞰図を示す。トレンチゲート型ＭＯＳＦＥＴの場合でも、ユニットセルごとに第一のウェル領域３及び第二のウェル領域４を形成し、不純物濃度を調整することで本発明を利用することが出来る。
なお、本発明は、ゲート絶縁膜を有するＭＯＳＦＥＴ、ＩＧＢＴなどの絶縁ゲート型トランジスタ素子に適用することができる。また、この絶縁ゲート型トランジスタとしては、ソース、ゲートおよびドレイン電極が同一主表面上に形成される横型半導体素子に対しても、ソースおよびゲート電極とドレイン電極が基板を挟んで形成される縦型半導体素子に対しても適用することができる。
また、ＩＧＢＴなどのバイポーラトランジスタ素子においては、オン抵抗が負の温度特性を持つことがある。かかる場合、素子温度が高くなるほど素子のオン抵抗は低くなる。そのため、定電圧源による電流供給状態で使用する場合、素子温度が増加するに連れ、オン抵抗が低下し、流れる電流量は増加する。そして、電流量の増加によって発熱が生じ、発熱が更なる発熱を招く正のフィードバックが生じることとなる。その結果、チップ内もしくはチップ間で電流経路の集中が起こると、温度の制御が出来なくなり、最終的に熱暴走に至る恐れがある。
しかしながら、バイポーラトランジスタ素子においても、ウェル領域の不純物濃度や界面準位密度を調整することでチャネル抵抗の温度特性を変化させることが出来るため、本発明を適用することにより、正の温度特性を有するユニットセルと負の温度特性を有するユニットセルとを備えることとなり、半導体装置全体における温度変化に対するオン抵抗のバラつきを抑制することができる。その結果、定電圧源による電流供給状態で使用する場合、温度変化に対するオン抵抗のバラつきを抑制することで電流量の増加が抑制されることとなり、正のフィードバックが生じにくくなり、熱暴走の恐れを抑制することが出来る。
なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。
実施の形態３.
実施の形態１、２では、ユニットセルごとにチャネル抵抗の温度特性が異なるように、複数通りのウェル領域を形成したが、本実施の形態では、多角形の単一ユニットセル内に複数辺存在するチャネルのうち、チャネル抵抗値が正の温度特性となる辺とチャネル抵抗値が負の温度特性となる辺とが形成されるようにウェル領域を設計し、単一ユニットセル内におけるオン抵抗の温度依存性を緩和する。
なお、以下においては、本発明の実施の形態１と相違する部分、すなわち各ユニットセルに存在する複数辺あるチャネルの温度特性を変化させるために行うドーパント濃度の調整について説明し、同一または対応する部分の説明については省略する。
本実施の形態にかかる半導体装置の構成について説明する。図１２および図１３は実施の形態３にかかる半導体装置の鳥瞰図である。
実施の形態１では、第一のユニットセル５０と第二のユニットセル５１とで異なる第一のウェル領域３、第二のウェル領域４を設け、第一のウェル領域３と第二のウェル領域４とのｐ型の不純物濃度で差を設けることで、各ユニットセルのチャネル抵抗値が正負異なる温度特性持つように形成することとした。本実施の形態では、単一ユニットセル内に第一のウェル領域３および第二のウェル領域４の双方を設け、第一のウェル領域３と第二のウェル領域４とのｐ型の不純物濃度で差を設けることで、単一ユニットセルの複数辺に形成されるチャネルごとに、チャネル抵抗値が正負異なる温度特性を持つように形成する。
例えば、図１２においては、ユニットセルの４つの辺の内、向かい合う２辺ごとに第一のウェル領域３および第二のウェル領域４を形成することとしている。他の例としては、図１３に示すように、ユニットセルの４つの辺の内、３つの辺を第一のウェル領域３とし、残りの一つの辺を第二のウェル領域４としている。なお、図１２および図１３においては、四角形のセル形状としているが、これに限定されるものではなく、四角形以外の多角形セル形状とすることとしてもよい。
本実施の形態にかかる半導体装置の製造方法について説明する。本実施の形態では、第一のウェル領域３を形成した後、第二のウェル領域４を形成する領域においてｐ型の不純物を追加で注入する。これにより、第一のウェル領域３ではチャネル抵抗値が正の温度特性であり、第二のウェル領域４ではチャネル抵抗値が負の温度特性となる。したがって、複数のユニットセルを跨ぐことなく、 単一のユニットセル内で抵抗値の温度依存性を緩和することができる。
なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。
１ 半導体基板、２ ドリフト層、３ 第一のウェル領域、４ 第二のウェル領域、５ ソース領域、６ ウェルコンタクト領域、７ ゲート酸化膜、８ ゲート電極、９ 層間膜、１０ シリサイド層、１１ ソース電極（第一の電極）、１２ ドレイン電極（第二の電極）、１３ 金属膜、２０ 第一のチャネル領域、２１ 第二のチャネル領域、５０ 第一のユニットセル、６０ 第二のユニットセル、１００ 半導体装置。

Claims (13)

  1. 半導体基板と、
    前記半導体基板の表面に形成され第一の導電型であるドリフト層と、
    前記ドリフト層内の表面側に形成され第二の導電型である第一のウェル領域と、
    前記ドリフト層内の表面側に形成され第二の導電型である第二のウェル領域と、
    前記第一のウェル領域内および前記第二のウェル領域内であって、前記ドリフト層内の表面側に形成され第一の導電型のソース領域と、
    前記ソース領域に接して、前記ドリフト層の表面に形成された第一の電極と、
    前記半導体基板の裏面に形成された第二の電極と、
    前記第一のウェル領域及び前記第二のウェル領域にチャネルを形成するゲート構造とを備え、
    前記第一のウェル領域に形成されるチャネルのチャネル抵抗値は温度が上昇するにつれて減少する温度特性であり、前記第二のウェル領域に形成されるチャネルのチャネル抵抗値は温度が上昇するにつれて増加する温度特性である、
    ことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板の表面に形成され第一の導電型であるドリフト層と、
    前記ドリフト層内の表面側に形成され第二の導電型である第一のウェル領域と、
    前記ドリフト層内の表面側に形成され第二の導電型である第二のウェル領域と、
    前記第一のウェル領域内および前記第二のウェル領域内であって、前記ドリフト層内の表面側に形成され第一の導電型のソース領域と、
    前記ソース領域に接して、前記ドリフト層の表面に形成された第一の電極と、
    前記半導体基板の裏面に形成された第二の電極と、
    前記第一のウェル領域及び前記第二のウェル領域にチャネルを形成するゲート構造とを備え、
    前記第一の電極と前記第二の電極との間において前記第一のウェル領域のチャネルを介して形成される電流経路の抵抗値は、温度が上昇するにつれて減少する温度特性であり、
    前記第一の電極と前記第二の電極との間において前記第二のウェル領域のチャネルを介して形成される電流経路の抵抗値は、温度が上昇するにつれて増加する温度特性である、
    ことを特徴とする半導体装置。
  3. 前記第一のウェル領域および前記第二のウェル領域は、同一のセル内に形成されることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第一のウェル領域における第二の導電型の不純物濃度は、前記第二のウェル領域における第二の導電型の不純物濃度よりも高い、
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記第一の導電型はｎ型であり、
    前記第二の導電型はｐ型であり、
    前記ゲート構造は、前記ドリフト層及び前記第一のウェル領域又は前記第二のウェル領域に接して形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート金属とからなり、
    前記第一のウェル領域と前記ゲート酸化膜との界面に存在する界面準位密度及び前記第二のウェル領域と前記ゲート酸化膜との界面に存在する界面準位密度がともに１×１０１２ｅＶ−１ｃｍ−２以下であり、
    前記第一のウェル領域の前記チャネルが形成された際に導電型が反転し空乏化した領域における実効アクセプタ密度が３．５×１０１２ｃｍ−２以上であり、
    前記第二のウェル領域の前記チャネルが形成された際に導電型が反転し空乏化した領域における実効アクセプタ密度が３．５×１０１２ｃｍ−２ 未満である、
    ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第一の導電型はｎ型であり、
    前記第二の導電型はｐ型であり、
    前記ゲート構造は、前記ドリフト層及び前記第一のウェル領域又は前記第二のウェル領域に接して形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート金属とからなり、
    前記第一のウェル領域と前記ゲート酸化膜との界面に存在する界面準位密度及び前記第二のウェル領域と前記ゲート酸化膜との界面に存在する界面準位密度がともに１×１０１２ｅＶ−１ｃｍ−２以下であり、
    前記第一のウェル領域の前記チャネルが形成された際に導電型が反転し空乏化した領域における実効アクセプタ濃度が１．０×１０１７ｃｍ−３以上であり、
    前記第二のウェル領域の前記チャネルが形成された際に導電型が反転し空乏化した領域における実効アクセプタ濃度が１．０×１０１７ｃｍ−３ 未満である、
    ことを特徴とする請求項４に記載の半導体装置。
  7. 前記ゲート構造は、前記ドリフト層及び前記第一のウェル領域又は前記第二のウェル領域に接して形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート金属とからなり、
    前記ゲート酸化膜と前記第一のウェル領域との界面に存在する界面準位密度は、前記ゲート酸化膜と前記第二のウェル領域との界面に存在する界面準位密度よりも大きい、
    ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  8. 前記第一のウェル領域と前記ゲート酸化膜との界面に存在する界面準位密度は１×１０１２ｅＶ−１ｃｍ−２以上であり、
    前記第二のウェル領域と前記ゲート酸化膜との界面に存在する界面準位密度は１×１０１２ｅＶ−１ｃｍ−２ 未満である、
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第一のウェル領域と前記第二のウェル領域とをそれぞれ複数備え、
    前記第一のウェル領域と前記第二のウェル領域との構成比率に応じて、前記第一のウェル領域と前記第二のウェル領域とが交互に配列し形成される、
    ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記第一のウェル領域と前記第二のウェル領域との構成比率は、前記第一の電極と前記第二の電極との間を電流が流れる際の抵抗値が一定となるように調整されている、
    ことを特徴とする請求項９記載の半導体装置。
  11. 前記半導体基板は炭化珪素基板である、
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記半導体基板は、第一の導電型であることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記ドリフト層の表面に形成され第二の導電型である第三のウェル領域を備え、
    前記ゲート構造は、前記第三のウェル領域においてもチャネルを形成し、
    前記第三のウェル領域に形成されるチャネルのチャネル抵抗値は温度が上昇するにつれて増加する温度特性又は減少する温度特性である、
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
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