WO2014083943A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a manufacturing method thereof, and more particularly to a silicon carbide semiconductor device capable of improving switching characteristics and a manufacturing method thereof.
  • silicon carbide has been increasingly adopted as a material for semiconductor devices in order to enable the use of high-voltage, low-loss and high-temperature environments in semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). It is being Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device. In addition, a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • Non-Patent Document 1 For example, in Brett A. Hull et al., "Performance of 60A, 1200V 4H-SiC DMOSFETs", Materials Science Forum, Vols. 615-617, 2009, pp749-752 (Non-Patent Document 1), on a silicon carbide substrate A MOSFET having an n-type drift layer formed, a pair of well regions, and a gate insulating film is disclosed. According to the above-mentioned document, there is disclosed a MOSFET whose switching energy loss is 9 mJ when switching from an on state where the drain source current is 65 A to an off state where the drain source voltage is 750 V.
  • the capacitance is inversely proportional to the thickness of the insulator sandwiched between the electrodes. Therefore, the capacitance can be reduced by increasing the thickness of the gate insulating film. However, increasing the thickness of the gate insulating film reduces the drain current flowing through the channel.
  • the present invention has been made to solve such problems, and an object of the present invention is to provide a silicon carbide semiconductor device capable of improving the switching characteristics while suppressing the reduction of the drain current, and a method for manufacturing the same. That is.
  • the inventors obtained the following knowledge and found the present invention.
  • JFET Joint Field Effect Transistor
  • the thickness of the gate insulating film on the JFET region In order to reduce the capacitance between the JFET region and the gate electrode, it is effective to increase the thickness of the gate insulating film on the JFET region. However, when the thickness of the entire gate insulating film is increased, the value of the drain current flowing through the channel is decreased. Therefore, it is desirable to increase the thickness of the gate insulating film on the JFET region and keep the thickness of the gate insulating film on the well region small.
  • the inventors have formed a material containing silicon on the JFET region and oxidized the material containing silicon to increase the thickness of the gate insulating film on the JFET region, and the thickness of the gate insulating film on the well region. Found that can be kept small.
  • a material containing silicon such as polysilicon is more easily oxidized than silicon carbide. Therefore, by forming a silicon-containing material in the JFET region, oxidizing the silicon-containing material, and oxidizing the surface of the well region made of silicon carbide, the thickness of the gate insulating film on the JFET region can be reduced. It can be made larger than the thickness of the gate insulating film on the region.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • a silicon carbide substrate including a second impurity region having one conductivity type is prepared.
  • a silicon dioxide layer in contact with the first impurity region and the well region is formed.
  • a gate electrode is formed on the silicon dioxide layer.
  • the step of forming the silicon dioxide layer has the following steps.
  • a material containing silicon is formed over the first impurity region.
  • the material containing silicon is oxidized.
  • the surface of the well region sandwiched between the first impurity region and the second impurity region is oxidized.
  • the silicon dioxide layer includes a first silicon dioxide region on the first impurity region and a second silicon dioxide region on the well region sandwiched between the first impurity region and the second impurity region.
  • the first thickness is larger than the second thickness.
  • a material containing silicon is formed on the first impurity region means that a material containing silicon is formed on the first impurity region through a layer such as a silicon dioxide layer. including.
  • the thickness of the first silicon dioxide region is larger than the thickness of the second silicon dioxide region. Therefore, it is possible to reduce the capacitance of the silicon carbide semiconductor device while suppressing the reduction of the drain current. As a result, the switching characteristics of the silicon carbide semiconductor device can be improved while suppressing a decrease in drain current.
  • the material containing silicon includes any of polysilicon, amorphous silicon, and amorphous silicon carbide.
  • the thickness of the first silicon dioxide region can be efficiently made larger than the thickness of the second silicon dioxide region.
  • the width of the material containing silicon is smaller than the width of the first impurity region.
  • the carbon concentration in the first silicon dioxide region is lower than the carbon concentration in the second silicon dioxide region.
  • the first thickness is not less than 1.5 times and not more than 5 times the second thickness. If the first thickness is 1.5 times or more the second thickness, the carbon concentration in the first silicon dioxide region can be more efficiently reduced than the carbon concentration in the second silicon dioxide region. On the other hand, if the first thickness is not more than 5 times the second thickness, the step between the gate electrode formed in the second silicon dioxide region and the gate electrode formed in the first silicon dioxide region is large. Therefore, the gate electrode can be formed without breaking.
  • the step of oxidizing the material containing silicon and the step of oxidizing the surface of the well region are performed simultaneously.
  • the first thickness can be efficiently made larger than the second thickness.
  • the step of forming the material containing silicon is performed after the step of oxidizing the surface of the well region.
  • region and the oxidation temperature of the material containing silicon can be adjusted separately.
  • the temperature in the step of oxidizing the material containing silicon is lower than the temperature at which the surface of the well region is oxidized. Thereby, it can oxidize without dissolving the material containing silicon.
  • the silicon carbide semiconductor device has a silicon carbide substrate, a first silicon dioxide region, a second silicon dioxide region, and a gate electrode.
  • the silicon carbide substrate includes a first impurity region having a first conductivity type, a well region in contact with the first impurity region and having a second conductivity type different from the first conductivity type, and a first impurity region formed by the well region. And a second impurity region having a first conductivity type.
  • the first silicon dioxide region is disposed on the first impurity region.
  • the second silicon dioxide region is disposed on the surface of the well region sandwiched between the first impurity region and the second impurity region.
  • the gate electrode is disposed on the first silicon dioxide region and the second silicon dioxide region.
  • the thickness of the first silicon dioxide region is larger than the thickness of the second silicon dioxide region.
  • the carbon concentration in the first silicon dioxide region is lower than the carbon concentration in the second silicon dioxide region.
  • the thickness of the first silicon dioxide region is larger than the thickness of the second silicon dioxide region. Therefore, it is possible to reduce the capacitance of the silicon carbide semiconductor device while suppressing the reduction of the drain current. As a result, the switching characteristics of the silicon carbide semiconductor device can be improved while suppressing a decrease in drain current.
  • the thickness of the first silicon dioxide region is not less than 1.5 times and not more than 5 times the thickness of the second silicon dioxide region. If the first thickness is 1.5 times or more the second thickness, the carbon concentration in the first silicon dioxide region can be more efficiently reduced than the carbon concentration in the second silicon dioxide region. On the other hand, if the first thickness is not more than 5 times the second thickness, the step between the gate electrode formed in the second silicon dioxide region and the gate electrode formed in the first silicon dioxide region is large. Therefore, the gate electrode can be formed without breaking.
  • FIG. 1 is a schematic cross-sectional view schematically showing a structure of a silicon carbide semiconductor device according to a first embodiment of the present invention. It is a flowchart which shows schematically the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention.
  • FIG. 3 is a schematic cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention. It is a cross-sectional schematic diagram which shows schematically the 2nd process of the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention. It is a cross-sectional schematic diagram which shows schematically the 3rd process of the manufacturing method of the silicon carbide semiconductor device which concerns on Embodiment 1 of this invention.
  • MOSFET 1 which is a silicon carbide semiconductor device in the first embodiment includes silicon carbide substrate 10, gate insulating film 15, gate electrode 27, source contact electrode 16 and drain electrode 20. Have.
  • Silicon carbide substrate 10 is made of, for example, polytype 4H hexagonal silicon carbide.
  • Main surface 10a of silicon carbide substrate 10 may be, for example, a surface that is off by about 8 ° or less from the (0001) surface, or may be a (0-33-8) surface.
  • main surface 10a is a surface having an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • Silicon carbide substrate 10 mainly includes base substrate 11, drift layer 12, well region 13, second impurity region 14, and p + region 18.
  • the base substrate is an epitaxial layer made of silicon carbide and having n type conductivity (first conductivity type).
  • Drift layer 12 is arranged on base substrate 11 and has n type conductivity.
  • the impurity contained in the drift layer 12 is, for example, nitrogen (N).
  • the concentration of nitrogen contained in the drift layer 12 is, for example, about 5 ⁇ 10 15 cm ⁇ 3 .
  • the drift layer 12 includes a first impurity region 17.
  • the first impurity region 17 is a part of the drift layer 12 and a JFET region sandwiched between a pair of well regions 13 described later. Drift layer 12 and first impurity region 17 have the same conductivity type.
  • the well region 13 is in contact with the first impurity region 17 and has a p-type (second conductivity type) whose conductivity type is different from the n-type (first conductivity type).
  • a pair of well regions 13 are arranged so as to sandwich the first impurity region 17, and impurities contained in the well region 13 are, for example, aluminum (Al), boron (B), or the like.
  • the concentration of aluminum or boron in the well region 13 is, for example, about 1 ⁇ 10 17 cm ⁇ 3 .
  • the second impurity region 14 is separated from the first impurity region 17 by the well region 13.
  • Second impurity region 14 is an n + region having n type (first conductivity type).
  • the second impurity region 14 is formed inside each of the pair of well regions 13 so as to include the main surface 10 a and be surrounded by the well region 13.
  • Second impurity region 14 contains, for example, an impurity such as phosphorus (P) at a higher concentration (density) than the impurity contained in drift layer 12.
  • concentration of phosphorus in the second impurity region 14 is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • the p + region 18 includes the main surface 10 a, is surrounded by the well region 13, and is formed inside each of the pair of well regions 13 so as to be adjacent to the second impurity region 14.
  • the p + region 18 is disposed in contact with the source contact electrode 16, the second impurity region 14, and the well region 13.
  • the p + region 18 contains an impurity such as Al at a higher concentration (density) than the impurity contained in the well region 13.
  • the concentration of Al in the p + region 18 is, for example, about 1 ⁇ 10 20 cm ⁇ 3 .
  • the gate insulating film 15 is made of silicon dioxide, and is disposed in contact with the main surface 10 a of the silicon carbide substrate 10.
  • Main surface 10 a of silicon carbide substrate 10 includes a surface 10 c of first impurity region 17 and a surface 10 d of well region 13 sandwiched between first impurity region 17 and second impurity region 14.
  • the gate insulating film 15 includes a first silicon dioxide region 15a disposed in contact with the surface 10c of the first impurity region 17, and a second silicon dioxide region 15b disposed in contact with the surface 10d of the well region 13. Is included.
  • the thickness T1 of the first silicon dioxide region 15a is larger than the thickness T2 of the second silicon dioxide region 15b.
  • the thickness T1 of the first silicon dioxide region 15a on the first impurity region 17 is about 180 nm, for example, and the thickness T2 of the second silicon dioxide region 15b on the well region 13 is about 50 nm, for example.
  • the thickness T1 of the first silicon dioxide region 15a is 1.5 times or more and 5 times or less than the thickness T2 of the second silicon dioxide region 15b.
  • channel region CH is formed in well region 17 sandwiched between first impurity region 17 and second impurity region 14 and at a position facing second silicon dioxide region 15b. It is configured to be possible. In other words, the second silicon dioxide region 15b is disposed in contact with the channel region CH.
  • the carbon concentration of first silicon dioxide region 15a is lower than the carbon concentration of second silicon dioxide region 15b.
  • the carbon concentration in first silicon dioxide region 15a is, for example, about 1 ⁇ 10 17 cm ⁇ 3 or more and about 1 ⁇ 10 19 cm ⁇ 3 or less
  • the carbon concentration in second silicon dioxide region 15b is, for example, 1 ⁇ 10 18 cm. -3 or more and about 1 ⁇ 10 20 cm -3 or less.
  • the carbon concentration of each of the first silicon dioxide region 15a and the second silicon dioxide region 15b can be measured by, for example, SIMS (Secondary Ion Mass Spectrometry).
  • the gate electrode 27 is disposed in contact with the gate insulating film 15 so as to extend from one second impurity region 14 to the other second impurity region 14. Gate electrode 27 is arranged in contact with gate insulating film 15 so as to sandwich gate insulating film 15 between silicon carbide substrate 10.
  • the gate electrode 27 is made of a conductor such as polysilicon doped with impurities or Al (aluminum).
  • the source contact electrode 16 is disposed in contact with the second impurity region 14, the p + region 18, and the second silicon dioxide region 15b.
  • the source contact electrode 16 is made of a material capable of ohmic contact with the second impurity region 14 such as NiSi (nickel silicide).
  • the drain electrode 20 is formed in contact with the second main surface 10b on the opposite side of the silicon carbide substrate 10 from the side on which the drift layer 12 is formed.
  • the drain electrode 20 is made of a material that can be in ohmic contact with the n-type base substrate 11 such as NiSi, and is electrically connected to the base substrate 11.
  • a pad electrode 23 is disposed in contact with the drain electrode 20.
  • the source contact electrode 16 and the drain electrode 20 are configured such that the current flowing between the source contact electrode 16 and the drain electrode 20 can be controlled by the gate electrode 27 applied to the gate electrode 27.
  • the interlayer insulating film 21 is formed in contact with the second silicon dioxide region 15 b and surrounding the gate electrode 27.
  • Interlayer insulating film 21 is made of, for example, silicon dioxide which is an insulator.
  • Source wiring 19 surrounds interlayer insulating film 21 on main surface 10 a of silicon carbide substrate 10 and extends to the upper surface of source contact electrode 16.
  • the source wiring 19 is made of a conductor such as Al, for example, and is electrically connected to the second impurity region 14 via the source contact electrode 16.
  • MOSFET 1 when the voltage of gate electrode 27 is lower than the threshold voltage, that is, in the off state, the pn junction between well region 13 and first impurity region 17 located immediately below gate insulating film 15 is It becomes reverse bias and becomes non-conductive.
  • a voltage higher than the threshold voltage is applied to the gate electrode 27, an inversion layer is formed in the channel region CH in the vicinity of the well region 13 in contact with the gate insulating film 15.
  • the second impurity region 14 and the first impurity region 17 are electrically connected, and a current flows between the source wiring 19 and the drain electrode 20.
  • a substrate preparation step (S10: FIG. 2) is performed. Specifically, referring to FIG. 3, base substrate 11 made of, for example, polytype 4H hexagonal silicon carbide is prepared, and n-type (first conductivity type) drift layer 12 is formed on base substrate 11 by epitaxial growth. It is formed.
  • the drift layer 12 contains impurities such as N (nitrogen) ions.
  • silicon carbide substrate 10 including drift layer 12 having a main surface 10a and having the first conductivity type is prepared.
  • Main surface 10a of silicon carbide substrate 10 may be, for example, a surface that is off about 8 ° from the (0001) plane, or may be a (0-33-8) plane.
  • main surface 10a is a surface having an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • a well region forming step is performed. Specifically, referring to FIG. 4, for example, Al (aluminum) ions are implanted into drift layer 12 to form well region 13.
  • ion implantation for forming the second impurity region 14 is performed. Specifically, for example, P (phosphorus) ions are implanted into the well region 13 to form the second impurity region 14 in the well region 13.
  • ion implantation for forming the p + region 18 is performed.
  • Al ions are implanted into the well region 13 to form a p + region 18 in the well region 13 and in contact with the second impurity region 14.
  • the ion implantation can be performed, for example, by forming a mask layer made of silicon dioxide on the main surface 10a of the drift layer 12 and having an opening in a desired region where ion implantation is to be performed.
  • the first impurity region 17 having the n-type, the well region 13 in contact with the first impurity region 17 and having the p-type different from the n-type, and the first impurity region 17 by the well region 13 Silicon carbide substrate 10 (see FIG. 4) is prepared including second impurity region 14 which is separated and has n-type.
  • an activation annealing step is performed. Specifically, heat treatment is performed in which the silicon carbide substrate 10 is heated to, for example, about 1700 ° C. and held for about 30 minutes in an inert gas atmosphere such as argon. As a result, the implanted impurities are activated.
  • the step of forming the silicon dioxide layer includes a step of forming a material 22 containing silicon on the first impurity region 17, a step of oxidizing the material containing silicon, the first impurity region 17 and the second impurity region. And oxidizing the surface 10d of the well region 13 sandwiched between the two.
  • a material forming step including silicon (S20: FIG. 2) is performed. Specifically, referring to FIG. 5, material 22 containing silicon is formed on surface 10 c of first impurity region 17 sandwiched between the pair of well regions 13.
  • the material 22 containing silicon include polysilicon, amorphous silicon, and amorphous silicon carbide, and may be single crystal silicon.
  • the material 22 containing silicon is a material whose main component is silicon. More preferably, the material 22 containing silicon is a material that is more easily oxidized than silicon carbide.
  • the thickness T4 of the material 22 containing silicon is, for example, about 60 nm. Note that the first impurity region 17 is a JFET region.
  • the material containing silicon for example, after depositing polysilicon on the main surface 10a of the silicon carbide substrate 10, patterning is performed by wet etching, dry etching, or the like, thereby performing carbonization in contact with the first impurity region 17. It is preferable to form a material containing silicon so that the material 22 containing silicon is left only on the surface 10c of the silicon substrate 10. More precisely, the material containing silicon is the surface 10c of the first impurity region 17 so that more material 22 containing silicon remains on the surface 10c of the first impurity region 17 than the surface 10d on the well region 13. Formed.
  • the width W2 (the distance in the direction parallel to the surface 10c) of the material containing silicon formed on the surface 10c of the first impurity region 17 is the width W1 of the first impurity region (that is, between the pair of well regions 13). Smaller than the shortest distance).
  • the width W1 of the first impurity region is not less than about 2.5 ⁇ m and not more than about 3.0 ⁇ m, for example.
  • a gate insulating film forming step (S30: FIG. 2) is performed. Specifically, for example, a material 22 containing silicon formed on surface 10 c of first impurity region 17 of silicon carbide substrate 10 and a well region sandwiched between first impurity region 17 and second impurity region 14. 13 surfaces 10d are oxidized. More specifically, in an oxygen atmosphere, silicon carbide substrate 10 on which silicon-containing material 22 is formed and surface 10d of well region 13 is exposed is heated to, for example, about 1300 ° C. and held for about 1 hour. A heat treatment is performed. Thereby, gate insulating film 15 made of a silicon dioxide layer in contact with well region 13 and first impurity region 17 of silicon carbide substrate 10 is formed.
  • the gate insulating film 15 made of the silicon dioxide layer is sandwiched between the first silicon dioxide region 15 a and the first impurity region 17 and the second impurity region 14 on the first impurity region 17.
  • the second silicon dioxide region 15b on the well region 13 is included.
  • the first thickness T1 is larger than the second thickness T2. large.
  • the first thickness T1 is about 180 nm
  • the second thickness is about 50 nm.
  • the thickness T1 of the first silicon dioxide region 15a is not less than 1.5 times and not more than 5 times, more preferably not less than 3 times and not more than 5 times the thickness T2 of the second silicon dioxide region 15b.
  • the carbon concentration of first silicon dioxide region 15a is lower than the carbon concentration of second silicon dioxide region 15b.
  • the step of oxidizing the material 22 containing silicon and the step of oxidizing the surface 10d of the well region 13 are performed simultaneously.
  • the material 22 containing silicon is almost completely oxidized to silicon dioxide, and the surface 10d made of silicon carbide in the well region 13 is also oxidized to silicon dioxide.
  • the thickness of the material 22 containing silicon is about 60 nm
  • the thickness of the silicon dioxide layer formed by oxidizing the material 22 is about 180 nm.
  • the width W3 of the first silicon dioxide region 15a is preferably equal to or smaller than the width W1 of the first impurity region 17.
  • main surface 10a of silicon carbide substrate 10 is oxidized to form gate insulating film 15
  • a region having a certain depth from main surface 10a of silicon carbide substrate 10 is oxidized to become silicon dioxide.
  • the thickness of silicon dioxide is about twice the thickness of the region of oxidized silicon carbide substrate 10.
  • silicon carbide substrate 10 is held at a temperature of about 1100 ° C. for about 1 hour, for example, in a nitrogen monoxide atmosphere. Thereafter, heat treatment for heating silicon carbide substrate 10 is performed in an inert gas such as argon or nitrogen. In the heat treatment, silicon carbide substrate 10 is held at a temperature of 1100 ° C. or higher and 1500 ° C. or lower for about 1 hour.
  • an inert gas such as argon or nitrogen.
  • gate electrode formation step (S40: FIG. 2) is performed. Specifically, referring to FIG. 7, gate electrode 27 made of polysilicon which is a conductor doped with impurities at a high concentration is formed by, for example, CVD (Chemical Vapor Deposition), photolithography and etching. . Thereafter, an interlayer insulating film 21 made of silicon dioxide, which is an insulator, is formed so as to surround the gate electrode 27 by, for example, a CVD method. Next, the interlayer insulating film 21 and the gate insulating film 15 in the region where the source contact electrode 16 is formed are removed by photolithography and etching.
  • CVD Chemical Vapor Deposition
  • an ohmic electrode forming step (S50: FIG. 2) is performed. Specifically, a metal film is formed, for example, by vapor deposition so as to be in contact with second impurity region 14 and p + region 18 on main surface 10a of silicon carbide substrate 10.
  • the metal film is, for example, Ni (nickel).
  • the metal film may contain, for example, Ti (titanium) atoms and Al (aluminum) atoms.
  • the metal film may contain, for example, Ni atoms and Si (silicon) atoms.
  • the metal film is heated at, for example, about 1000 ° C., whereby the nickel film is heated and silicided to make ohmic contact with the second impurity region 14 of the silicon carbide substrate 10.
  • a source contact electrode 16 is formed.
  • a metal film such as Ni is formed in contact with second main surface 10b of silicon carbide substrate 10, and drain electrode 20 is formed by heating the metal film.
  • a source wiring 19 made of Al as a conductor is formed so as to surround the interlayer insulating film 21 and to be in contact with the source contact electrode 16 by, for example, vapor deposition. Further, a pad electrode 23 made of, for example, Al is formed in contact with the drain electrode 20. With the above procedure, MOSFET 1 (see FIG. 1) according to the present embodiment is completed.
  • the first conductivity type is n-type and the second conductivity type is p-type has been described, but the present invention is not limited to this embodiment.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • the vertical MOSFET has been described as an example of the silicon carbide semiconductor device, but the present invention is not limited to this embodiment.
  • the silicon carbide semiconductor device may be a lateral MOSFET, for example.
  • the MOSFET may be a planar type or a trench type.
  • the silicon carbide semiconductor device may be an IGBT (Insulated Gate Bipolar Transistor) or the like.
  • thickness T1 of first silicon dioxide region 15a is larger than thickness T2 of second silicon dioxide region 15b. Therefore, it is possible to reduce the capacitance of the MOSFET 1 while suppressing the reduction of the drain current. As a result, it is possible to improve the switching characteristics of the MOSFET 1 while suppressing the reduction of the drain current.
  • silicon-containing material 22 includes any of polysilicon, amorphous silicon, and amorphous silicon carbide. Thereby, the thickness T1 of the first silicon dioxide region 15a can be efficiently made larger than the thickness T2 of the second silicon dioxide region 15b.
  • the width W2 of the material 22 containing silicon is smaller than the width W1 of the first impurity region 17.
  • the carbon concentration of first silicon dioxide region 15a is lower than the carbon concentration of second silicon dioxide region 15b.
  • first thickness T1 is not less than 1.5 times and not more than 5 times the second thickness T2. If the first thickness T1 is 1.5 times or more the second thickness T2, the carbon concentration of the first silicon dioxide region 15a is more efficiently reduced than the carbon concentration of the second silicon dioxide region 15b. Can do. On the other hand, if the first thickness T1 is not more than 5 times the second thickness T2, the gate electrode 27 formed in the second silicon dioxide region 15b and the gate electrode formed in the first silicon dioxide region 15a. Since the step with respect to 27 does not become too large, the gate electrode 27 can be formed without being cut off.
  • the step of oxidizing the material 22 containing silicon and the step of oxidizing the surface 10d of the well region 13 are performed simultaneously.
  • the first thickness T1 can be efficiently made larger than the second thickness T2.
  • MOSFET 1 which is the silicon carbide semiconductor device in the second embodiment
  • MOSFET 1 according to the second embodiment is different from MOSFET 1 according to the first embodiment in that silicon-containing material 22 is formed after second silicon dioxide region 15b is formed, and the other configurations are the same. .
  • gate insulating film 15 includes first silicon dioxide region 15a and second silicon dioxide region 15b.
  • First silicon dioxide region 15a includes a third silicon dioxide region 15c and a fourth silicon dioxide region 15d.
  • the fourth silicon dioxide region 15d is a silicon dioxide region formed by oxidizing the surface 10c of the first impurity region 17 made of silicon carbide.
  • the third silicon dioxide region 15c is a silicon dioxide region formed by oxidizing a material containing silicon.
  • the carbon concentration of the material 22 containing silicon is smaller than the carbon concentration of silicon carbide. Therefore, the carbon concentration of third silicon dioxide region 15c is smaller than the fourth silicon dioxide region 15d and the second carbon concentration. As a result, the average value of the carbon concentration of the first silicon dioxide region 15a including the third silicon dioxide region 15c and the fourth silicon dioxide region 15d is smaller than the carbon concentration of the second silicon dioxide region 15b.
  • a substrate preparation step (S10: FIG. 9) is performed. Specifically, referring to FIG. 3 and FIG. 4, the first impurity region 17 having n type and the first impurity region 17 are in contact with each other by a method similar to the manufacturing method described in the first embodiment. Silicon carbide substrate 10 is prepared including well region 13 having a p-type different from n-type, and second impurity region 14 having n-type separated from first impurity region 17 by well region 13.
  • the second silicon dioxide region step (S20: FIG. 9) is performed. Specifically, referring to FIG. 10, surface 10c of first impurity region 17 and surface 10d of well region 13 are oxidized. More specifically, silicon carbide substrate 10 in which first impurity region 17, well region 13, second impurity region 14 and p + region 18 are exposed in an oxygen atmosphere at a temperature of, for example, about 1300 ° C. for one hour. By heating to some extent, second silicon dioxide region 15b in contact with first impurity region 17, well region 13, second impurity region 14, and p + region 18 is formed. The thickness of second silicon dioxide region 15b is, for example, 50 nm.
  • a material forming step including silicon (S30: FIG. 9) is performed. Specifically, referring to FIG. 11, a material 22 containing silicon is formed on first impurity region 17 sandwiched between a pair of well regions 13 via second silicon dioxide region 15b. .
  • the material and thickness of the material 22 containing silicon are the same as the material and thickness described in the first embodiment.
  • the material containing silicon for example, polysilicon is deposited on the second silicon dioxide region 15b formed on the main surface 10a of the silicon carbide substrate 10, and then patterned by wet etching, dry etching, or the like.
  • the width W2 of the material containing silicon formed on the surface 10c of the first impurity region 17 is equal to the width W1 of the first impurity region (that is, the pair of well regions 13). Smaller than the shortest distance).
  • the thickness T4 of the material 22 containing silicon is, for example, about 60 nm.
  • a first silicon dioxide region forming step (S35: FIG. 9) is performed. Specifically, referring to FIG. 12, for example, material 22 containing silicon formed on first impurity region 17 of silicon carbide substrate 10 is oxidized. More specifically, heat treatment is performed in which the silicon carbide substrate 10 on which the silicon-containing material 22 is formed is heated to, for example, about 800 ° C. or more and about 1200 ° C. or less and held for about 1 hour in an oxygen atmosphere. Thereby, third silicon dioxide region 15c is formed on first impurity region 17 of silicon carbide substrate 10 via second silicon dioxide region 15b. The thickness T3 of the third silicon dioxide region 15c is, for example, about 180 nm.
  • the first silicon dioxide region 15 a includes a third silicon dioxide region 15c and a fourth silicon dioxide region 15d.
  • the first thickness T1 is larger than the second thickness T2. large.
  • the thickness T1 of the first silicon dioxide region 15a is not less than 1.5 times and not more than 5 times, more preferably not less than 3 times and not more than 5 times the thickness T2 of the second silicon dioxide region 15b.
  • the carbon concentration of first silicon dioxide region 15a is lower than the carbon concentration of second silicon dioxide region 15b.
  • width W3 of the third silicon dioxide region 15c may be larger than the width W2 of the material containing silicon.
  • the width W3 of the third silicon dioxide region 15c is preferably equal to or smaller than the width W1 of the first impurity region 17.
  • the nitrogen annealing step, the gate electrode formation step (S40: FIG. 9), and the ohmic electrode formation step (S50: FIG. 9) are performed by the same method as described in the first embodiment.
  • the source wiring 19 is formed so as to surround the interlayer insulating film 21 and to be in contact with the source contact electrode 16.
  • a pad electrode 23 made of, for example, Al is formed in contact with the drain electrode 20.
  • the step of forming material 22 containing silicon is performed after the step of oxidizing surface 10d of well region 13. Thereby, the oxidation temperature of the surface 10d of the well region 13 and the oxidation temperature of the material 22 containing silicon can be individually adjusted.
  • the temperature in the step of oxidizing the material 22 containing silicon is lower than the temperature at which the surface 10 d of the well region 13 is oxidized. Therefore, the material 22 containing silicon can be oxidized without dissolving it.
  • MOSFET 10 silicon carbide substrate, 10a main surface, 10b second main surface, 10c, 10d surface, 11 base substrate, 12 drift layer, 13 well region, 14 second impurity region, 15 gate insulating film (silicon dioxide Layer), 15a first silicon dioxide region, 15b second silicon dioxide region, 15c third silicon dioxide region, 15d fourth silicon dioxide region, 16 source contact electrode, 17 first impurity region (JFET region) , 18 p + region, 19 source wiring, 20 drain electrode, 21 interlayer insulating film, 22 silicon-containing material, 23 pad electrode, 27 gate electrode, CH channel region, T1 first thickness, T2 second thickness, W1 , W2, W3 width.

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Abstract

　第１の不純物領域（１７）と、ウェル領域（１３）と、ウェル領域（１３）によって第１の不純物領域（１７）と隔てられた第２の不純物領域（１４）とを含む炭化珪素基板（１０）が準備される。第１の不純物領域（１７）およびウェル領域（１４）に接する二酸化珪素層（１５）が形成される。二酸化珪素層（１５）上にゲート電極（２７）が形成される。第１の不純物領域（１７）上に珪素を含む材料（２２）が形成される。珪素を含む材料（２２）が酸化される。二酸化珪素層（１５）は、第１の不純物領域（１７）上の第１の二酸化珪素領域（１５ａ）およびウェル領域（１３）上の第２の二酸化珪素領域（１５ｂ）を含む。第１の二酸化珪素領域（１５ａ）の厚み（Ｔ１）は、第２の二酸化珪素領域（１５ｂ）の厚み（Ｔ２）よりも大きい。これにより、ドレイン電流の低減を抑制しつつ、かつスイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法を提供することができる。

Description

炭化珪素半導体装置およびその製造方法
　本発明は炭化珪素半導体装置およびその製造方法に関し、より特定的には、スイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法に関するものである。
　近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　たとえば、Brett　A.　Hull　et　al.,　"Performance　of　60A,　1200V　4H-SiC　DMOSFETs",　Materials　Science　Forum,　Vols.　615-617,　2009,　pp749-752（非特許文献１）において、炭化珪素基板上に形成されたｎ型ドリフト層と、一対のウェル領域と、ゲート絶縁膜とを有するＭＯＳＦＥＴが開示されている。上記文献によれば、ドレインソース電流が６５Ａであるオン状態からドレインソース電圧が７５０Ｖであるオフ状態にスイッチさせたときのスイッチングエネルギー損失は９ｍＪであるＭＯＳＦＥＴが開示されている。
Brett　A.　Hull　et　al.,　"Performance　of　60A,　1200V　4H-SiC　DMOSFETs",　Materials　Science　Forum,　Vols.　615-617,　2009,　pp749-752
　スイッチング特性を向上させるためには、炭化珪素半導体装置の静電容量を低減することが必要である。静電容量は電極間に挟まれた絶縁体の厚みに反比例する。そのため、ゲート絶縁膜の厚みを大きくすることにより静電容量を低減することができる。しかしながら、ゲート絶縁膜の厚みを大きくするとチャネルを流れるドレイン電流が低減する。
　本発明はこのような課題を解決するためになされたものであって、その目的は、ドレイン電流の低減を抑制しつつ、かつスイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法を提供することである。
　発明者らは鋭意研究の結果、以下の知見を得て本発明を見出した。まず、スイッチング特性を向上するためにはデバイスの静電容量を低減することが有効である。デバイスの静電容量の中でも、一対のウェル領域に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域とゲート電極とゲート絶縁膜を介してが対向する部分の静電容量（帰還容量）を低減することが望ましい。
　ＪＦＥＴ領域とゲート電極との静電容量を低減するためには、ＪＦＥＴ領域上のゲート絶縁膜の厚みを大きくすることが有効である。しかしながら、ゲート絶縁膜全体の厚みを大きくすると、チャネルを流れるドレイン電流の値が小さくなってしまう。それゆえ、ＪＦＥＴ領域上のゲート絶縁膜の厚みを大きくし、ウェル領域上のゲート絶縁膜の厚みは小さく保つことが望ましい。
　発明者らは、ＪＦＥＴ領域上に珪素を含む材料を形成し、当該珪素を含む材料を酸化させることにより、ＪＦＥＴ領域上のゲート絶縁膜の厚みを大きくし、ウェル領域上のゲート絶縁膜の厚みを小さく保つことができることを見出した。たとえばポリシリコンなどの珪素を含む材料は炭化珪素よりも酸化されやすい。それゆえ、珪素を含む材料をＪＦＥＴ領域に形成して当該珪素を含む材料を酸化し、かつ炭化珪素からなるウェル領域の表面を酸化することにより、ＪＦＥＴ領域上のゲート絶縁膜の厚みを、ウェル領域上のゲート絶縁膜の厚みよりも大きくすることができる。
　そこで、本発明に係る炭化珪素半導体装置の製造方法は以下の工程を有している。第１導電型を有する第１の不純物領域と、第１の不純物領域と接しかつ第１導電型と異なる第２導電型を有するウェル領域と、ウェル領域によって第１の不純物領域と隔てられかつ第１導電型を有する第２の不純物領域とを含む炭化珪素基板が準備される。第１の不純物領域およびウェル領域に接する二酸化珪素層が形成される。二酸化珪素層上にゲート電極が形成される。二酸化珪素層を形成する工程は以下の工程を有する。第１の不純物領域上に珪素を含む材料が形成される。珪素を含む材料が酸化される。第１の不純物領域および第２の不純物領域に挟まれたウェル領域の表面が酸化される。二酸化珪素層は、第１の不純物領域上の第１の二酸化珪素領域および第１の不純物領域と第２の不純物領域に挟まれたウェル領域上の第２の二酸化珪素領域を含む。第１の二酸化珪素領域の厚みを第１の厚みとし、かつ第２の二酸化珪素領域の厚みを第２の厚みとしたとき、第１の厚みは第２の厚みよりも大きい。なお、本発明において、第１の不純物領域上に珪素を含む材料が形成されるとは、第１の不純物領域の上にたとえば二酸化珪素層などの層を介して珪素を含む材料を形成する場合を含む。
　本発明に係る炭化珪素半導体装置の製造方法によれば、第１の二酸化珪素領域の厚みは、第２の二酸化珪素領域の厚みよりも大きい。それゆえ、ドレイン電流の低減を抑制しつつ、かつ炭化珪素半導体装置の静電容量を低減することができる。結果として、ドレイン電流の低減を抑制しつつ、炭化珪素半導体装置のスイッチング特性を向上することができる。
　上記に係る炭化珪素半導体装置の製造方法において好ましくは、珪素を含む材料は、ポリシリコン、アモルファスシリコンおよびアモルファス炭化珪素のいずれかを含む。これにより、効率的に第１の二酸化珪素領域の厚みを第２の二酸化珪素領域の厚みより大きくすることができる。
　上記に係る炭化珪素半導体装置の製造方法において好ましくは、珪素を含む材料の幅は、第１の不純物領域の幅よりも小さい。これにより、珪素を含む材料が幅方向に広がった場合においても、第１の二酸化珪素領域の厚みを第２の二酸化珪素領域の厚みより大きくすることができる。
　上記に係る炭化珪素半導体装置の製造方法において好ましくは、第１の二酸化珪素領域の炭素濃度は、第２の二酸化珪素領域の炭素濃度よりも低い。これにより、第１の二酸化珪素領域の絶縁性能が向上するため、逆電圧印加時における耐圧を向上することができる。
　上記に係る炭化珪素半導体装置の製造方法において好ましくは、第１の厚みは第２の厚みの１．５倍以上５倍以下である。第１の厚みが第２の厚みの１．５倍以上であれば、第１の二酸化珪素領域の炭素濃度を第２の二酸化珪素領域の炭素濃度よりも効率的に低減することができる。一方、第１の厚みが第２の厚みの５倍以下であれば、第２の二酸化珪素領域に形成されるゲート電極と、第１の二酸化珪素領域に形成されるゲート電極との段差が大きくなり過ぎないので、ゲート電極を断絶することなく形成することができる。
　上記に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層を形成する工程において、珪素を含む材料を酸化する工程およびウェル領域の表面を酸化する工程が同時に行われる。これにより、効率的に第１の厚みを第２の厚みよりも大きくすることができる。
　上記に係る炭化珪素半導体装置の製造方法において好ましくは、二酸化珪素層を形成する工程において、珪素を含む材料を形成する工程は、ウェル領域の表面を酸化する工程の後に行われる。これにより、ウェル領域の表面の酸化温度と珪素を含む材料の酸化温度とを個別に調整することができる。
　上記に係る炭化珪素半導体装置の製造方法において好ましくは、珪素を含む材料を酸化する工程における温度は、ウェル領域の表面を酸化する温度よりも低い。これにより、珪素を含む材料を溶解させることなく酸化させることができる。
　本発明に係る炭化珪素半導体装置は、炭化珪素基板と、第１の二酸化珪素領域と、第２の二酸化珪素領域と、ゲート電極とを有している。炭化珪素基板は、第１導電型を有する第１の不純物領域と、第１の不純物領域と接しかつ第１導電型と異なる第２導電型を有するウェル領域と、ウェル領域によって第１の不純物領域と隔てられかつ第１導電型を有する第２の不純物領域とを含む。第１の二酸化珪素領域は、第１の不純物領域上に配置されている。第２の二酸化珪素領域は、第１の不純物領域と第２の不純物領域とに挟まれたウェル領域の表面に配置されている。ゲート電極は、第１の二酸化珪素領域および第２の二酸化珪素領域上に配置されている。第１の二酸化珪素領域の厚みは、第２の二酸化珪素領域の厚みよりも大きい。第１の二酸化珪素領域の炭素濃度は、第２の二酸化珪素領域の炭素濃度よりも低い。
　本発明に係る炭化珪素半導体装置によれば、第１の二酸化珪素領域の厚みは、第２の二酸化珪素領域の厚みよりも大きい。それゆえ、ドレイン電流の低減を抑制しつつ、かつ炭化珪素半導体装置の静電容量を低減することができる。結果として、ドレイン電流の低減を抑制しつつ、炭化珪素半導体装置のスイッチング特性を向上することができる。
　上記に係る炭化珪素半導体装置において好ましくは、第１の二酸化珪素領域の厚みは第２の二酸化珪素領域の厚みの１．５倍以上５倍以下である。第１の厚みが第２の厚みの１．５倍以上であれば、第１の二酸化珪素領域の炭素濃度を第２の二酸化珪素領域の炭素濃度よりも効率的に低減することができる。一方、第１の厚みが第２の厚みの５倍以下であれば、第２の二酸化珪素領域に形成されるゲート電極と、第１の二酸化珪素領域に形成されるゲート電極との段差が大きくなり過ぎないので、ゲート電極を断絶することなく形成することができる。
　以上の説明から明らかなように、本発明によれば、ドレイン電流の低減を抑制しつつ、かつスイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の実施の形態１に係る炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。 本発明の実施の形態１に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の構造を示す概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。 本発明の実施の形態２に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　（実施の形態１）
　図１を参照して、実施の形態１における炭化珪素半導体装置であるＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソースコンタクト電極１６と、ドレイン電極２０とを主に有している。
　炭化珪素基板１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素基板１０の主面１０ａは、たとえば（０００１）面から８°以下程度オフした面であってもよく、（０－３３－８）面であってもよい。好ましくは、主面１０ａは、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。
　炭化珪素基板１０は、ベース基板１１と、ドリフト層１２と、ウェル領域１３と、第２の不純物領域１４と、ｐ+領域１８とを主に含む。ベース基板は、炭化珪素からなり導電型がｎ型（第１導電型）を有するエピタキシャル層である。ドリフト層１２は、ベース基板１１上に配置されており、導電型がｎ型である。ドリフト層１２に含まれる不純物はたとえば窒素（Ｎ）である。ドリフト層１２に含まれている窒素濃度はたとえば５×１０15ｃｍ-3程度である。ドリフト層１２は第１の不純物領域１７を含む。第１の不純物領域１７は、ドリフト層１２の一部であって後述する一対のウェル領域１３によって挟まれたＪＦＥＴ領域である。ドリフト層１２と第１の不純物領域１７とは同じ導電型を有する。
　ウェル領域１３は第１の不純物領域１７と接し、導電型がｎ型（第１導電型）とは異なるｐ型（第２導電型）を有する領域である。ウェル領域１３は、第１の不純物領域１７を挟むように一対配置されており、ウェル領域１３に含まれる不純物は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などである。ウェル領域１３におけるアルミニウムやホウ素の濃度は、たとえば１×１０17ｃｍ-3程度である。
　第２の不純物領域１４は、ウェル領域１３によって第１の不純物領域１７と隔てられいる。第２の不純物領域１４はｎ型（第１導電型）を有するｎ+領域である。第２の不純物領域１４は、上記主面１０ａを含み、かつウェル領域１３に取り囲まれるように、一対のウェル領域１３の各々の内部に形成されている。第２の不純物領域１４は、たとえばリン（Ｐ）などの不純物をドリフト層１２に含まれる不純物よりも高い濃度（密度）で含んでいる。第２の不純物領域１４におけるリンの濃度は、たとえば１×１０20ｃｍ-3程度である。
　ｐ+領域１８は、上記主面１０ａを含み、かつウェル領域１３に取り囲まれるとともに、第２の不純物領域１４に隣接するように一対のウェル領域１３の各々の内部に形成されている。ｐ+領域１８は、ソースコンタクト電極１６、第２の不純物領域１４およびウェル領域１３に接して配置されている。ｐ+領域１８は、たとえばＡｌなどの不純物をウェル領域１３に含まれる不純物よりも高い濃度（密度）で含んでいる。ｐ+領域１８における、Ａｌの濃度はたとえば１×１０20ｃｍ-3程度である。
　ゲート絶縁膜１５は、二酸化珪素からなり、炭化珪素基板１０の主面１０ａに接して配置されている。炭化珪素基板１０の主面１０ａは、第１の不純物領域１７の表面１０ｃと、第１の不純物領域１７および第２の不純物領域１４に挟まれたウェル領域１３の表面１０ｄとを含む。ゲート絶縁膜１５は、第１の不純物領域１７の表面１０ｃに接して配置された第１の二酸化珪素領域１５ａと、ウェル領域１３の表面１０ｄに接して配置された第２の二酸化珪素領域１５ｂとを含んでいる。
　第１の二酸化珪素領域１５ａの厚みＴ１は第２の二酸化珪素領域１５ｂの厚みＴ２よりも大きい。第１の不純物領域１７上の第１の二酸化珪素領域１５ａの厚みＴ１はたとえば１８０ｎｍ程度であり、ウェル領域１３上の第２の二酸化珪素領域１５ｂの厚みＴ２はたとえば５０ｎｍ程度である。好ましくは、第１の二酸化珪素領域１５ａの厚みＴ１は第２の二酸化珪素領域１５ｂの厚みＴ２よりも１．５倍以上５倍以下である。
　本実施の形態のＭＯＳＦＥＴ１において、第１の不純物領域１７および第２の不純物領域１４に挟まれたウェル領域１７内であって、第２の二酸化珪素領域１５ｂと対向する位置にチャネル領域ＣＨが形成可能に構成されている。言い換えれば、第２の二酸化珪素領域１５ｂはチャネル領域ＣＨ上に接して配置されている。
　第１の二酸化珪素領域１５ａの炭素濃度は、第２の二酸化珪素領域１５ｂの炭素濃度よりも低い。第１の二酸化珪素領域１５ａの炭素濃度はたとえば１×１０17ｃｍ-3以上程度１×１０19ｃｍ-3以下程度であり、第２の二酸化珪素領域１５ｂの炭素濃度はたとえば１×１０18ｃｍ-3以上程度１×１０20ｃｍ-3以下程度である。第１の二酸化珪素領域１５ａおよび第２の二酸化珪素領域１５ｂの各々の炭素濃度は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定可能である。
　ゲート電極２７は、一方の第２の不純物領域１４上から他方の第２の不純物領域１４上にまで延在するように、ゲート絶縁膜１５に接触して配置されている。ゲート電極２７は、炭化珪素基板１０との間にゲート絶縁膜１５を挟むようにゲート絶縁膜１５と接して配置されている。また、ゲート電極２７は、不純物が添加されたポリシリコン、Ａｌ（アルミニウム）などの導電体からなっている。
　ソースコンタクト電極１６は、第２の不純物領域１４と、ｐ+領域１８と、第２の二酸化珪素領域１５ｂとに接触して配置されている。また、ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、第２の不純物領域１４とオーミックコンタクト可能な材料からなっている。
　ドレイン電極２０は、炭化珪素基板１０においてドリフト層１２が形成される側とは反対側の第２の主面１０ｂに接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ型のベース基板１１とオーミックコンタクト可能な材料からなっており、ベース基板１１と電気的に接続されている。ドレイン電極２０に接してパッド電極２３が配置されている。ソースコンタクト電極１６およびドレイン電極２０は、ゲート電極２７に印加されるゲート電極２７により、ソースコンタクト電極１６およびドレイン電極２０の間に流れる電流が制御可能に構成されている。
　層間絶縁膜２１は、第２の二酸化珪素領域１５ｂと接し、ゲート電極２７を取り囲むように形成されている。層間絶縁膜２１は、たとえば絶縁体である二酸化珪素からなっている。ソース配線１９は、炭化珪素基板１０の主面１０ａ上において、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６の上部表面上にまで延在している。また、ソース配線１９は、たとえばＡｌなどの導電体からなり、ソースコンタクト電極１６を介して第２の不純物領域１４と電気的に接続されている。
　次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７の電圧が閾値電圧未満の状態、すなわちオフ状態では、ゲート絶縁膜１５の直下に位置するウェル領域１３と第１の不純物領域１７との間のｐｎ接合が逆バイアスとなり非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧を印加すると、ウェル領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域ＣＨにおいて反転層が形成される。その結果、第２の不純物領域１４と第１の不純物領域１７とが電気的に接続され、ソース配線１９とドレイン電極２０との間に電流が流れる。
　次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図２～図７を参照して説明する。
　まず基板準備工程（Ｓ１０：図２）が実施される。具体的には、図３を参照して、たとえばポリタイプ４Ｈの六方晶炭化珪素からなるベース基板１１が準備され、ベース基板１１上にエピタキシャル成長によりｎ型（第１導電型）のドリフト層１２が形成される。ドリフト層１２にはたとえばＮ（窒素）イオンなどの不純物が含まれている。以上の様に、主面を１０ａを有しかつ第１導電型を有するドリフト層１２を含む炭化珪素基板１０が準備される。炭化珪素基板１０の主面１０ａは、たとえば（０００１）面から８°程度オフした面であってもよく、（０－３３－８）面であってもよい。好ましくは、主面１０ａは、｛０００－１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。
　次にウェル領域形成工程が実施される。具体的には、図４を参照して、たとえばＡｌ（アルミニウム）イオンがドリフト層１２にイオン注入されることによりウェル領域１３が形成される。次に、第２の不純物領域１４を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがウェル領域１３に注入されることにより、ウェル領域１３内に第２の不純物領域１４が形成される。さらに、ｐ+領域１８を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがウェル領域１３に注入されることにより、ウェル領域１３内であって、第２の不純物領域１４と接するｐ+領域１８が形成される。上記イオン注入は、たとえばドリフト層１２の主面１０ａ上に二酸化珪素からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
　以上の様に、ｎ型を有する第１の不純物領域１７と、第１の不純物領域１７と接しかつｎ型と異なるｐ型を有するウェル領域１３と、ウェル領域１３によって第１の不純物領域１７と隔てられかつｎ型を有する第２の不純物領域１４とを含む炭化珪素基板１０（図４参照）が準備される。
　次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中において、上記炭化珪素基板１０をたとえば１７００℃程度に加熱して、３０分間程度保持する熱処理が実施される。これにより注入された不純物が活性化する。
　次に、二酸化珪素層を形成する工程が実施される。二酸化珪素層を形成する工程は、第１の不純物領域１７上に珪素を含む材料２２を形成する工程と、珪素を含む材料を酸化する工程と、第１の不純物領域１７および第２の不純物領域１４に挟まれたウェル領域１３の表面１０ｄを酸化する工程とを含む。
　本実施の形態では、まず珪素を含む材料形成工程（Ｓ２０：図２）が実施される。具体的には、図５を参照して、一対のウェル領域１３に挟まれた第１の不純物領域１７の表面１０ｃに、珪素を含む材料２２が形成される。珪素を含む材料２２とは、たとえばポリシリコン、アモルファスシリコンおよびアモルファス炭化珪素などであり、単結晶珪素であってもよい。好ましくは、珪素を含む材料２２とは主成分が珪素からなる材料である。より好ましくは、珪素を含む材料２２とは炭化珪素よりも酸化しやすい材料である。珪素を含む材料２２の厚みＴ４はたとえば６０ｎｍ程度である。なお、第１の不純物領域１７はＪＦＥＴ領域である。
　珪素を含む材料を形成する工程では、たとえば炭化珪素基板１０の主面１０ａにポリシリコンを堆積させた後、ウェットエッチングやドライエッチングなどでパターニングを行うことで、第１の不純物領域１７に接する炭化珪素基板１０の表面１０ｃのみに珪素を含む材料２２を残すように珪素を含む材料を形成することが好ましい。より厳密には、ウェル領域１３上の表面１０ｄよりも第１の不純物領域１７の表面１０ｃに多くの珪素を含む材料２２が残るように、珪素を含む材料が第１の不純物領域１７の表面１０ｃに形成される。
　第１の不純物領域１７の表面１０ｃに形成された珪素を含む材料の幅Ｗ２（当該表面１０ｃに平行な方向の距離）は、第１の不純物領域の幅Ｗ１（つまり一対のウェル領域１３の間の最短距離）よりも小さいことが好ましい。第１の不純物領域の幅Ｗ１はたとえば２．５μｍ程度以上３．０μｍ程度以下である。
　次に、ゲート絶縁膜形成工程（Ｓ３０：図２）が実施される。具体的には、たとえば炭化珪素基板１０の第１の不純物領域１７の表面１０ｃに形成された珪素を含む材料２２と、第１の不純物領域１７および第２の不純物領域１４に挟まれたウェル領域１３の表面１０ｄとが酸化される。より具体的には、酸素雰囲気中において、珪素を含む材料２２が形成され、かつウェル領域１３の表面１０ｄが露出された炭化珪素基板１０を、たとえば１３００℃程度に加熱して１時間程度保持する熱処理が実施される。これにより、炭化珪素基板１０のウェル領域１３および第１の不純物領域１７に接する二酸化珪素層からなるゲート絶縁膜１５が形成される。
　図６を参照して、当該二酸化珪素層からなるゲート絶縁膜１５は、第１の不純物領域１７上の第１の二酸化珪素領域１５ａおよび第１の不純物領域１７と第２の不純物領域１４に挟まれたウェル領域１３上の第２の二酸化珪素領域１５ｂを含む。第１の二酸化珪素領域１５ａの厚みを第１の厚みＴ１とし、かつ第２の二酸化珪素領域１５ｂの厚みを第２の厚みＴ２としたとき、第１の厚みＴ１は第２の厚みＴ２よりも大きい。たとえば、第１の厚みＴ１は１８０ｎｍ程度であり、第２の厚みは５０ｎｍ程度である。
　好ましくは、第１の二酸化珪素領域１５ａの厚みＴ１は第２の二酸化珪素領域１５ｂの厚みＴ２の１．５倍以上５倍以下であり、より好ましくは３倍以上５倍以下である。好ましくは、第１の二酸化珪素領域１５ａの炭素濃度は、第２の二酸化珪素領域１５ｂの炭素濃度よりも低い。
　本実施の形態においては、二酸化珪素層を形成する工程において、珪素を含む材料２２を酸化する工程およびウェル領域１３の表面１０ｄを酸化する工程が同時に行われる。珪素を含む材料２２はほぼ完全に酸化されて二酸化珪素となり、ウェル領域１３の炭化珪素からなる表面１０ｄも酸化されて二酸化珪素となる。たとえば、珪素を含む材料２２の厚みが６０ｎｍ程度であるとき、当該材料２２が酸化されて形成された二酸化珪素層の厚みは１８０ｎｍ程度となる。なお、第１の二酸化珪素領域１５ａの幅Ｗ３は、第１の不純物領域１７の幅Ｗ１と同等か小さいことが好ましい。
　なお、炭化珪素基板１０の主面１０ａが酸化されてゲート絶縁膜１５が形成される場合、炭化珪素基板１０の主面１０ａから一定の深さの領域が酸化されて二酸化珪素となる。このとき、二酸化珪素の厚みは酸化された炭化珪素基板１０の領域の厚みの２倍程度である。
　その後、窒素アニール工程が実施される。具体的には、一酸化窒素雰囲気中において、炭化珪素基板１０が１１００℃程度の温度でたとえば１時間程度保持される。その後、アルゴンや窒素などの不活性ガス中において、炭化珪素基板１０を加熱する熱処理が実施される。当該熱処理において、炭化珪素基板１０は１１００℃以上１５００℃以下の温度で１時間程度保持される。
　次に、ゲート電極形成工程（Ｓ４０：図２）が実施される。具体的には、図７を参照して、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極２７が形成される。その後、たとえばＣＶＤ法により、絶縁体である二酸化珪素からなる層間絶縁膜２１が、ゲート電極２７を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極１６を形成する領域の層間絶縁膜２１とゲート絶縁膜１５が除去される。
　次に、オーミック電極形成工程（Ｓ５０：図２）が実施される。具体的には、炭化珪素基板１０の主面１０ａにおいて第２の不純物領域１４およびｐ+領域１８と接するように、たとえば蒸着法により金属膜が形成される。金属膜はたとえばＮｉ（ニッケル）である。金属膜はたとえばＴｉ（チタン）原子およびＡｌ（アルミニウム）原子を含んでいてもよい。金属膜はたとえばＮｉ原子およびＳｉ（シリコン）原子を含んでいてもよい。金属膜が形成された後、当該金属膜をたとえば１０００℃程度で加熱することにより、ニッケル膜が加熱されてシリサイド化されることにより、炭化珪素基板１０の第２の不純物領域１４とオーミック接触するソースコンタクト電極１６が形成される。同様に、炭化珪素基板１０の第２の主面１０ｂに接して、Ｎｉなどの金属膜が形成され、当該金属膜を加熱することによりドレイン電極２０が形成される。
　次に、たとえば蒸着法により、導電体であるＡｌからなるソース配線１９が、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６と接するように形成される。また、たとえばＡｌからなるパッド電極２３がドレイン電極２０と接して形成される。以上の手順により、本実施の形態に係るＭＯＳＦＥＴ１（図１参照）が完成する。
　なお、本実施の形態においては、第１導電型がｎ型であり、第２導電型がｐ型である場合について説明したが本発明はこの形態に限定されない。たとえば、第１導電型がｐ型であり、第２導電型がｎ型であっても構わない。
　また、本実施の形態において、炭化珪素半導体装置として縦型ＭＯＳＦＥＴを例に挙げて説明したが本発明はこの形態に限定されない。たとえば、炭化珪素半導体装置は、たとえば横型ＭＯＳＦＥＴでも構わない。また、ＭＯＳＦＥＴはプレナー型であってよいし、トレンチ型であってもよい。さらに、炭化珪素半導体装置はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などであっても構わない。
　次に、本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法によれば、第１の二酸化珪素領域１５ａの厚みＴ１は、第２の二酸化珪素領域１５ｂの厚みＴ２よりも大きい。それゆえ、ドレイン電流の低減を抑制しつつ、かつＭＯＳＦＥＴ１の静電容量を低減することができる。結果として、ドレイン電流の低減を抑制しつつ、ＭＯＳＦＥＴ１のスイッチング特性を向上することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、珪素を含む材料２２は、ポリシリコン、アモルファスシリコンおよびアモルファス炭化珪素のいずれかを含む。これにより、効率的に第１の二酸化珪素領域１５ａの厚みＴ１を第２の二酸化珪素領域１５ｂの厚みＴ２より大きくすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、珪素を含む材料２２の幅Ｗ２は、第１の不純物領域１７の幅Ｗ１よりも小さい。これにより、珪素を含む材料２２が幅方向に広がった場合においても、第１の二酸化珪素領域１５ａの厚みＴ１を第２の二酸化珪素領域１５ｂの厚みＴ２より大きくすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法によれば、第１の二酸化珪素領域１５ａの炭素濃度は、第２の二酸化珪素領域１５ｂの炭素濃度よりも低い。これにより、第１の二酸化珪素領域１５ａの絶縁性能が向上するため、逆電圧印加時における耐圧を向上することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法によれば、第１の厚みＴ１は第２の厚みＴ２の１．５倍以上５倍以下である。第１の厚みＴ１が第２の厚みＴ２の１．５倍以上であれば、第１の二酸化珪素領域１５ａの炭素濃度を第２の二酸化珪素領域１５ｂの炭素濃度よりも効率的に低減することができる。一方、第１の厚みＴ１が第２の厚みＴ２の５倍以下であれば、第２の二酸化珪素領域１５ｂに形成されるゲート電極２７と、第１の二酸化珪素領域１５ａに形成されるゲート電極２７との段差が大きくなり過ぎないので、ゲート電極２７を断絶することなく形成することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、二酸化珪素層を形成する工程において、珪素を含む材料２２を酸化する工程およびウェル領域１３の表面１０ｄを酸化する工程が同時に行われる。これにより、効率的に第１の厚みＴ１を第２の厚みＴ２よりも大きくすることができる。
　（実施の形態２）
　図８を参照して、実施の形態２における炭化珪素半導体装置であるＭＯＳＦＥＴ１の構成について説明する。実施の形態２に係るＭＯＳＦＥＴ１は、第２の二酸化珪素領域１５ｂを形成した後に珪素を含む材料２２を形成する点において実施の形態１に係るＭＯＳＦＥＴ１と異なっており、他の構成に関しては同様である。
　実施の形態２に係るＭＯＳＦＥＴ１において、ゲート絶縁膜１５は、第１の二酸化珪素領域１５ａおよび第２の二酸化珪素領域１５ｂを含む。第１の二酸化珪素領域１５ａは、第３の二酸化珪素領域１５ｃと第４の二酸化珪素領域１５ｄとを含む。後述するように、第４の二酸化珪素領域１５ｄは、炭化珪素からなる第１の不純物領域１７の表面１０ｃを酸化することにより形成された二酸化珪素領域である。一方、第３の二酸化珪素領域１５ｃは、珪素を含む材料を酸化することにより形成された二酸化珪素領域である。
　珪素を含む材料２２の炭素濃度は、炭化珪素の炭素濃度よりも小さい。それゆえ、第３の二酸化珪素領域１５ｃの炭素濃度は、第４の二酸化珪素領域１５ｄおよび第２の炭素濃度よりも小さい。結果として、第３の二酸化珪素領域１５ｃおよび第４の二酸化珪素領域１５ｄを含む第１の二酸化珪素領域１５ａの炭素濃度の平均値は、第２の二酸化珪素領域１５ｂの炭素濃度よりも小さい。
　次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図９～図１２を参照して説明する。
　まず基板準備工程（Ｓ１０：図９）が実施される。具体的には、図３および図４を参照して、実施の形態１で説明した製造方法と同様の方法によって、ｎ型を有する第１の不純物領域１７と、第１の不純物領域１７と接しかつｎ型と異なるｐ型を有するウェル領域１３と、ウェル領域１３によって第１の不純物領域１７と隔てられかつｎ型を有する第２の不純物領域１４とを含む炭化珪素基板１０が準備される。
　次に、第２の二酸化珪素領域工程（Ｓ２０：図９）が実施される。具体的には、図１０を参照して、第１の不純物領域１７の表面１０ｃおよびウェル領域１３の表面１０ｄが酸化される。より具体的には、酸素雰囲気中において、第１の不純物領域１７、ウェル領域１３、第２の不純物領域１４およびｐ+領域１８が露出した炭化珪素基板１０をたとえば１３００℃程度の温度で１時間程度加熱することにより、第１の不純物領域１７、ウェル領域１３、第２の不純物領域１４およびｐ+領域１８に接する第２の二酸化珪素領域１５ｂが形成される。第２の二酸化珪素領域１５ｂの厚みはたとえば５０ｎｍである。
　次に、珪素を含む材料形成工程（Ｓ３０：図９）が実施される。具体的には、図１１を参照して、一対のウェル領域１３に挟まれた第１の不純物領域１７上に、第２の二酸化珪素領域１５ｂを介して、珪素を含む材料２２が形成される。珪素を含む材料２２の材料や厚みなどは、実施の形態１で説明した材料および厚みと同様である。
　珪素を含む材料を形成する工程では、たとえば炭化珪素基板１０の主面１０ａに形成された第２の二酸化珪素領域１５ｂ上にポリシリコンを堆積させた後、ウェットエッチングやドライエッチングなどでパターニングを行うことで、第１の不純物領域１７上のみに珪素を含む材料２２を残すように珪素を含む材料を形成することが好ましい。また第１の不純物領域１７の表面１０ｃに形成された珪素を含む材料の幅Ｗ２（当該表面１０ｃに平行な方向の距離）は、第１の不純物領域の幅Ｗ１（つまり一対のウェル領域１３の間の最短距離）よりも小さいことが好ましい。なお、珪素を含む材料２２の厚みＴ４はたとえば６０ｎｍ程度である。
　次に、第１の二酸化珪素領域形成工程（Ｓ３５：図９）が実施される。具体的には、図１２を参照して、たとえば炭化珪素基板１０の第１の不純物領域１７上に形成された珪素を含む材料２２が酸化される。より具体的には、酸素雰囲気中において、珪素を含む材料２２が形成された炭化珪素基板１０を、たとえば８００℃程度以上１２００℃程度以下に加熱して１時間程度保持する熱処理が実施される。これにより、炭化珪素基板１０の第１の不純物領域１７上に、第２の二酸化珪素領域１５ｂを介して第３の二酸化珪素領域１５ｃが形成される。第３の二酸化珪素領域１５ｃの厚みＴ３はたとえば１８０ｎｍ程度である。
　以上の様に、第１の不純物領域１７の表面１０ｃ上に配置された第１の二酸化珪素領域１５ａと、第１の不純物領域１７と第２の不純物領域１４に挟まれたウェル領域１３の表面１０ｄ上に配置された第２の二酸化珪素領域１５ｂを含むゲート絶縁膜１５が形成される。なお、第１の二酸化珪素領域１５ａは、第３の二酸化珪素領域１５ｃおよび第４の二酸化珪素領域１５ｄを含む。
　第１の二酸化珪素領域１５ａの厚みを第１の厚みＴ１とし、かつ第２の二酸化珪素領域１５ｂの厚みを第２の厚みＴ２としたとき、第１の厚みＴ１は第２の厚みＴ２よりも大きい。好ましくは、第１の二酸化珪素領域１５ａの厚みＴ１は第２の二酸化珪素領域１５ｂの厚みＴ２の１．５倍以上５倍以下であり、より好ましくは３倍以上５倍以下である。第１の二酸化珪素領域１５ａの炭素濃度は、第２の二酸化珪素領域１５ｂの炭素濃度よりも低い。
　なお、第３の二酸化珪素領域１５ｃの幅Ｗ３は、珪素を含む材料の幅Ｗ２よりも大きくてもよい。また第３の二酸化珪素領域１５ｃの幅Ｗ３は、第１の不純物領域１７の幅Ｗ１と同等か小さいことが好ましい。
　次に、窒素アニール工程、ゲート電極形成工程（Ｓ４０：図９）およびオーミック電極形成工程（Ｓ５０：図９）が実施の形態１で説明した方法と同様の方法で実施される。その後、ソース配線１９が、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６と接するように形成される。また、たとえばＡｌからなるパッド電極２３がドレイン電極２０と接して形成される。以上の手順により、本実施の形態に係るＭＯＳＦＥＴ１（図８参照）が完成する。
　なお実施の形態２におけるＭＯＳＦＥＴ１の製造方法において説明していない各工程における条件などは、実施の形態１におけるＭＯＳＦＥＴ１の製造方法と同様である。
　次に、本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、二酸化珪素層を形成する工程において、珪素を含む材料２２を形成する工程は、ウェル領域１３の表面１０ｄを酸化する工程の後に行われる。これにより、ウェル領域１３の表面１０ｄの酸化温度と珪素を含む材料２２の酸化温度とを個別に調整することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、珪素を含む材料２２を酸化する工程における温度は、ウェル領域１３の表面１０ｄを酸化する温度よりも低い。これにより、珪素を含む材料２２を溶解させることなく酸化させることができる。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
　１　ＭＯＳＦＥＴ、１０　炭化珪素基板、１０ａ　主面、１０ｂ　第２の主面、１０ｃ，１０ｄ　表面、１１　ベース基板、１２　ドリフト層、１３　ウェル領域、１４　第２の不純物領域、１５　ゲート絶縁膜（二酸化珪素層）、１５ａ　第１の二酸化珪素領域、１５ｂ　第２の二酸化珪素領域、１５ｃ　第３の二酸化珪素領域、１５ｄ　第４の二酸化珪素領域、１６　ソースコンタクト電極、１７　第１の不純物領域（ＪＦＥＴ領域）、１８　ｐ+領域、１９　ソース配線、２０　ドレイン電極、２１　層間絶縁膜、２２　珪素を含む材料、２３　パッド電極、２７　ゲート電極、ＣＨ　チャネル領域、Ｔ１　第１の厚み、Ｔ２　第２の厚み、Ｗ１，Ｗ２，Ｗ３　幅。

Claims (10)

  1. 　第１導電型を有する第１の不純物領域と、前記第１の不純物領域と接しかつ前記第１導電型と異なる第２導電型を有するウェル領域と、前記ウェル領域によって前記第１の不純物領域と隔てられかつ前記第１導電型を有する第２の不純物領域とを含む炭化珪素基板を準備する工程と、
    　前記第１の不純物領域および前記ウェル領域に接する二酸化珪素層を形成する工程と、
    　前記二酸化珪素層上にゲート電極を形成する工程とを備え、
    　前記二酸化珪素層を形成する工程は、
    　前記第１の不純物領域上に珪素を含む材料を形成する工程と、
    　前記珪素を含む材料を酸化する工程と、
    　前記第１の不純物領域および前記第２の不純物領域に挟まれた前記ウェル領域の表面を酸化する工程とを含み、
    　前記二酸化珪素層は、前記第１の不純物領域上の第１の二酸化珪素領域および前記第１の不純物領域と前記第２の不純物領域に挟まれた前記ウェル領域上の第２の二酸化珪素領域を含み、
    　前記第１の二酸化珪素領域の厚みを第１の厚みとし、かつ前記第２の二酸化珪素領域の厚みを第２の厚みとしたとき、前記第１の厚みは前記第２の厚みよりも大きい、炭化珪素半導体装置の製造方法。
  2. 　前記珪素を含む材料は、ポリシリコン、アモルファスシリコンおよびアモルファス炭化珪素のいずれかを含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記珪素を含む材料の幅は、前記第１の不純物領域の幅よりも小さい、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記第１の二酸化珪素領域の炭素濃度は、前記第２の二酸化珪素領域の炭素濃度よりも低い、請求項１～３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 　前記第１の厚みは前記第２の厚みの１．５倍以上５倍以下である、請求項１～４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 　前記二酸化珪素層を形成する工程において、
    　前記珪素を含む材料を酸化する工程および前記ウェル領域の前記表面を酸化する工程が同時に行われる、請求項１～５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  7. 　前記二酸化珪素層を形成する工程において、
    　前記珪素を含む材料を形成する工程は、前記ウェル領域の前記表面を酸化する工程の後に行われる、請求項１～５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 　前記珪素を含む材料を酸化する工程における温度は、前記ウェル領域の前記表面を酸化する温度よりも低い、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 　第１導電型を有する第１の不純物領域と、前記第１の不純物領域と接しかつ前記第１導電型と異なる第２導電型を有するウェル領域と、前記ウェル領域によって前記第１の不純物領域と隔てられかつ前記第１導電型を有する第２の不純物領域とを含む炭化珪素基板と、
    　前記第１の不純物領域上に配置された第１の二酸化珪素領域と、
    　前記第１の不純物領域と前記第２の不純物領域とに挟まれた前記ウェル領域の表面に配置された第２の二酸化珪素領域と、
    　前記第１の二酸化珪素領域および前記第２の二酸化珪素領域上に配置されたゲート電極とを備え、
    　前記第１の二酸化珪素領域の厚みは、前記第２の二酸化珪素領域の厚みよりも大きく、
    　前記第１の二酸化珪素領域の炭素濃度は、前記第２の二酸化珪素領域の炭素濃度よりも低い、炭化珪素半導体装置。
  10. 　前記第１の二酸化珪素領域の厚みは前記第２の二酸化珪素領域の厚みの１．５倍以上５倍以下である、請求項９に記載の炭化珪素半導体装置。
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