CN104810293A - 分区复合栅结构SiC DMISFET器件的制作方法 - Google Patents
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Abstract
本发明公开了一种分区复合栅结构SiC DMISFET器件的制作方法，其步骤依次为对N-/N+型SiC外延片表面清洗；刻出P-base区并高温Al离子注入；刻出N+掺杂源区并高温N离子注入；刻出P型掺杂接触区域并P型掺杂高温Al离子注入；在N-/N+型SiC外延片表面形成碳保护膜；1600℃高温离子注入退火；表面碳膜去除；酸清洗；Al2O3/Nitrided-SiO2复合栅介质层的生长；底部漏电极生长；涂剥离胶、光刻胶、刻出源接触孔，进行源金属淀积，并剥离形成源图形；对进行了源漏电极退火的SiC外延片进行栅电极的形成；栅、源互连电极形成，最后得到器件成品。本发明使用本制作方法，可以有效减小栅泄漏电流，提高栅介质层的质量。
Description
技术领域
本发明涉及微电子技术领域，特别是涉及一种分区复合栅结构SiC DMISFET器件的制作方法。以减小SiC/SiO2界面态密度，降低栅介质层内的电场强度，减小FN隧穿电流，改善栅介质层的可靠性，从而提高其在高温、大功率应用时的可靠性。
背景技术
SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。SiC功率MOSFET的最佳工作状态与栅介质绝缘层界面特性及体特性紧密相关。栅介质层的可靠性问题已经成为SiC DMOSFET器件急需解决的主要问题。虽然目前国内外众多研究组对改善SiC/SiO2界面质量进行了大量实验研究，如在NO或者N2O氛围中进行栅氧化或者退火的方法来去除SiC/SiO2界面除掉碳残留物，减少界面陷阱，提高器件反型层沟道迁移率，但是这种方法减小界面态的同时，增加了固定电荷，引起阈值电压的负漂移，导致DMOS器件在关断状态下非常高的泄漏电流。据此在国内外目前使用high-K/SiO2叠栅材料来替换SiO2作为SiCMIS器件的栅介质层，但是研究证明仍旧存在很高的栅泄漏电流。
发明内容
本发明的目的在于针对上述工艺的不足，提出一种分区复合栅结 构SiC DMISFET器件的制作方法，采用分区电场调制的思想，从而减少FN隧穿电流，提高栅介质的可靠性，以改善SiC MISFET器件在高温、大功率应用时的可靠性。
为了实现上述目的，本发明的技术方案是：
一种分区复合栅结构SiC DMISFET器件的制作方法，该制作方法包括以下步骤：
A1、基片表面清洗：对N-/N+型SiC外延片的表面进行标准湿法工艺清洗；
A2、P-base区高温离子注入：在表面被清洗过的N-/N+型SiC外延片表面涂光刻胶，刻出P-base区高温离子注入区域，然后进行P-base区高温Al离子注入；
A3、N+源区域高温离子注入：在进行过P-base区域Al高温离子注入之后，刻出N+掺杂源区，然后进行N+源区高温N离子注入；
A4、P型接触离子注入的形成：在进行N+掺杂源区N离子注入之后，刻出P型掺杂接触区域，然后进行P型掺杂高温Al离子注入；
A5、表面碳保护膜的形成：在进行了P型掺杂高温Al离子注入之后，在N-/N+型SiC外延片表面形成碳保护膜；
A6、高温离子注入激活：对N-/N+型SiC外延片表面形成碳保护膜进行1600℃高温离子注入退火；
A7、表面碳膜的去除：对进行过高温离子注入退火之后的SiC外延片进行表面碳膜的去除：
A8、复合栅介质层生长：将去除了表面碳膜的SiC外延片进行大 面积HF酸清洗，然后进行Al2O3/Nitrided-SiO2复合栅介质层的生长；
A9、底部漏电极的形成：对进行了Al2O3/Nitrided-SiO2复合栅介质层的SiC外延片进行底部漏电极的生长；
A10、源区电极的形成：在进行完底部漏电极的生长之后，在SiC外延片表面涂剥离胶、光刻胶、刻出源接触孔，进行源金属淀积，并剥离形成源图形；
A11、栅电极的形成：对进行了源漏电极退火的SiC外延片进行栅电极的形成；
A12、栅、源互连电极的形成：对形成栅电极的SiC外延片表面涂剥离胶、光刻胶、刻出栅、源接触孔，进行栅、源互连金属淀积，并剥离形成栅、源互连图形。
作为对上述技术方案的改进，步骤A2的具体工艺步骤为：
A21、将表面被清洗过的N-/N+型SiC外延片放入PECVD当中，大面积淀积SiO2层，厚度为60nm；
A22、在淀积了SiO2的SiC外延片表面涂光刻胶，并光刻出P-base区域；然后在HF酸溶液当中将未经光刻胶保护的SiO2层清洗掉，露出P-base区高温离子注入区域；
A23、将露出P-base区域的SiC外延片放入高温离子注入机，在400℃下分四次进行高温Al离子注入，四次高温Al离子注入的剂量和能量依次为：4.9×1012㎝-2/100K，7.5×1012㎝-2/200K，9.8×1012㎝ -2/350K，2×1012㎝-2/550K；
A24、对进行了高温离子注入后的SiC外延片在HF溶液中清洗，去 除表面的SiO2阻挡层。
作为对上述技术方案的改进，步骤A3的具体工艺步骤为：
A31、将去除了表面SiO2阻挡层的SiC外延片放入PECVD当中，大面积淀积SiO2层，厚度为60nm；
A32、在淀积了SiO2的SiC外延片表面涂光刻胶、甩胶，光刻出源欧姆接触孔；然后在HF酸溶液当中将未经光刻胶保护的SiO2层清洗掉，露出源欧姆接触孔；
A33、将露出源欧姆接触孔的SiC外延片放入高温离子注入机，在400℃下分四次进行高温N离子注入，四次高温N离子注入的剂量和能量依次为：5×1014㎝-2/30K，6.0×1014㎝-2/60K，8×1014㎝-2/120K，1.5×1015㎝-2/190K；
A34、对进行了高温N离子注入后的SiC外延片在HF酸溶液当中清洗，去除表面的SiO2阻挡层。
作为对上述技术方案的改进，步骤A4的具体工艺步骤为：
A41、将去除了表面SiO2阻挡层的SiC外延片放入PECVD当中，大面积淀积SiO2层，厚度为60nm；
A42、在淀积了SiO2的SiC外延片表面涂光刻胶、甩胶，光刻出P型接触孔；然后在HF酸溶液当中将未经光刻胶保护的SiO2层清洗掉，露出P型P型接触孔；
A43、将露出P型P型接触孔的SiC外延片放入高温离子注入机，在400℃下分四次进行高温Al离子注入，四次高温Al离子注入的剂量和能量依次为：2×1014㎝-2/30K，3.0×1014㎝-2/80K，5×1014㎝ -2/150K，1.0×1015㎝-2/260K；
A44、对进行了高温Al离子注入后的SiC外延片在HF酸溶液当中清洗，去除表面的SiO2阻挡层。
作为对上述技术方案的改进，步骤A5的具体工艺步骤为：
A51、在除掉表面SiO2阻挡层的SiC外延片表面涂光刻胶、甩胶，放入烤箱中90℃下前烘1分钟；
A52、将进行前烘过的SiC外延片放入高温退火炉中，在600℃下保持30分钟，进行碳化；
A53、对进行过碳化的SiC外延片进行降温。
作为对上述技术方案的改进，步骤A6的具体工艺步骤为：
A61、将碳化的SiC外延片置于高温退火炉中，将有碳膜的一面朝下，抽真空到10-7Torr，充Ar气，逐步升温到1600℃，在1600℃停留30分钟，进行高温离子注入退火；
A62、待高温退火炉降温至常温时，将SiC外延片从高温退火炉中拿出。
作为对上述技术方案的改进，步骤A7的具体工艺步骤为：
A71、将高温退火的SiC外延片放入RIE反应室中，带有碳膜的一面朝上，关上反应室阀门，打开N2阀门到1/4，通N260秒，然后关掉氮气阀门；
A72、对带有碳膜的SiC外延片进行了60秒的N2冲洗之后，打开油泵，等到油泵的声音变大并且变得稳定的时候完全打开油泵阀门，等到泵稳定20-30分钟；
A73、打开氧气阀门，直到腔室里面的压力达到9-12mT；
A74、打开冷却系统，调节氧气流量到47sccm；
A75、打开射频网络适配器，计时90分钟去掉SiC外延片表面的碳膜；
A76、关掉网络适配器电源，关掉O2；
A77、将系统降压到常压，关掉冷却系统，对RIE反应室里面充N2直到反应室门可以打开，取出SiC外延片。
作为对上述技术方案的改进，步骤A8的具体工艺步骤为：
A81、对去除了表面碳膜的SiC外延片进行HF酸清洗；
A82、将进行进行过HF酸清洗SiC外延片放入高温氧化炉中，1180℃时，通入纯氧气，在干氧条件下氧化SiC外延片正面10min，生成厚度为8nm的SiO2氧化膜；
A83、对生长的氧化膜进行氮化：对生长的SiO2氧化膜进行1175℃下2小时的NO退火；
A84、利用底层栅介质版形成底层栅介质图形；
A85、将进行NO气体处理后的SiC外延片放入原子层淀积反应室中，以三甲基铝TMA和H2O为源，温度为300℃，气压为2Torr，得到厚度为20nm的Al2O3薄膜；
A86、利用栅介质版形成栅介质图形。
作为对上述技术方案的改进，步骤A9的具体工艺步骤为：
A91、把已经形成分区复合栅介质Al2O3/Nitrided-SiO2的SiC外延片放入电子束蒸发室中；
A92、在SiC外延片背面上蒸发厚度为20nm/240nm的Ni/Au作为漏接触金属。
作为对上述技术方案的改进，步骤A10的具体工艺步骤为：
A101、在进行了漏衬底电极制作的SiC外延片正面涂剥离胶、光刻胶，光刻，清洗光刻胶、剥离胶，露出有效源电极接触区域；
A102、SiC外延片放入电子束蒸发室中；
A103、在SiC外延片正面蒸发厚度为20nm/240nm的Ni/Au作为源接触金属；
A104、剥离形成源接触金属图形；
A105、将进行了源漏电极制作的SiC外延片置于退火炉中在950℃下合金退火30分钟。
作为对上述技术方案的改进，步骤A11的具体工艺步骤为：
A111、在进行了大面积复合栅介质生长的SiC外延片表面涂剥离胶，甩胶；
A112、在涂完剥离胶的SiC外延片表面涂光刻胶，甩胶，利用栅版光刻出栅金属区域；
A113、在刻出栅接触孔的SiC外延片表面上蒸发厚度为20nm/240nm的Ni/Au作为栅接触金属；
A114、利用剥离方法形成栅图形。
作为对上述技术方案的改进，步骤A12的具体工艺步骤为：
A121、在制作完栅金属的SiC外延片表面涂剥离胶、涂光刻胶；
A122、利用互连光刻版刻出栅和源电极互连窗口；
A123、在刻出栅、源接触孔的SiC外延片表面上蒸发厚度为30nm/200nm的Ti/Au作为栅、源接触金属；
A124、利用剥离方法形成栅、源互连图形。
与现有技术相比具有如下优点：
本发明通过对超薄SiO2氧化膜进行氮化，可以形成较强的Si-N键和O-N键，使得SiC和SiO2界面及其附近的氧化层得到了一定程度的硬化，降低SiC/SiO2界面态密度，从而改善SiC/SiO2界面特性。
本发明通过一种新型对栅介质分区淀积的方式，可以有效减小栅泄漏电流，提高栅介质层的质量。
附图说明
图1是本发明的实施例1的步骤1至步骤8的制备流程图；
图2是本发明的实施例1的步骤9至步骤13的制备流程图；
图3是本发明实施例2的步骤A至步骤H的制备流程图。
图4是本发明实施例2的步骤I至步骤N的制备流程图。
具体实施方式
下面结合具体的实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例1
参照图1和2，本实施例的制备实现步骤如下：
步骤1，采用标准清洗方法RCA对4H-SiC N-/N+型SiC外延片进行表面清洗：
(1a)将4H-SiC N-/N+型SiC外延片依次浸在丙酮、无水乙醇中 各5min,再用去离子水冲洗，以去除SiC外延片表面的油脂；
(1b)将第一次清洗后的SiC外延片置于H2SO4∶H2O2＝1∶1(体积比)的溶液中浸泡15min，H2SO4的浓度为98％，H2O2的浓度为27％，然后用去离子水冲洗；
(1c)将第二次清洗后的SiC外延片置于HF∶H2O＝1∶10(体积比)的溶液中浸泡1min以漂去自然氧化层,HF酸的浓度为40％，并用去离子水冲洗；
(1d)将第三次清洗后的SiC外延片浸在NH4OH∶H2O2∶DIW＝3∶3∶10(体积比)的溶液中煮沸,NH4OH的浓度为28％，H2O2的浓度为27％，再用去离子水冲洗；
(1e)将第四次清洗后的SiC外延片置于HF∶H2O＝1∶10(体积比)的溶液中浸泡30s，HF酸的浓度为40％，并用去离子水冲洗；
(1f)将第五次清洗后的SiC外延片在HCl∶H2O2∶DIW＝3∶3∶10(体积比)的溶液中煮沸，HCl的浓度为10％，H2O2的浓度为27％，用去离子水冲洗；
(1g)将第六次清洗后的SiC外延片在HF∶H2O＝1∶10(体积比)的溶液中浸泡30s，并用去离子水冲洗，HF酸的浓度为40％，最后用N2枪吹干；
步骤2，在SiC外延片正面的表面制作P-base高温离子注入区域：
(2a)将清洗好的SiC外延片放入PECVD反应室，在300℃下表面淀积SiO2层，厚度为60nm；
(2b)在淀积了SiO2层的SiC外延片表面涂光刻胶；
(2c)甩光刻胶，然后对甩过胶的SiC外延片在90℃下进行前烘；前烘时间为1min；
(2d)利用P-base注入光刻版对前烘之后的SiC外延片曝光；
(2e)在正性显影液中显影，溶液温度为20℃，显影时间为20s；
(2f)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为20s；
(2g)在等离子体去胶机中去掉曝光过的光刻胶，露出有效P-base区域；
(2h)然后在HF酸溶液中将露出的SiO2层清洗掉；
(2i)将清洗掉源漏区SiO2层的SiC外延片放入高温离子注入室进行源漏Al离子注入，将温度调为400℃，注入剂量与能量如下：：4.9×1012㎝-2/100K，7.5×1012㎝-2/200K，9.8×1012㎝-2/350K，2×1012㎝-2/550K；注入浓度为1×1017㎝-3左右，深度为0.6μm左右；
(2j)对注入过后的在体积比为1：10的HF(浓度为40％)与水的混合溶液漂洗，去除表面的SiO2层；
步骤3，在P-base区域上面进行源区离子注入：
(3a)将清洗好的SiC外延片放入PECVD反应室，在300℃下表面淀积SiO2层，厚度为60nm；
(3b)在淀积了SiO2层的SiC外延片表面涂光刻胶；
(3c)甩光刻胶，然后对甩过胶的SiC外延片在90℃下进行前烘；前烘时间为1min；
(3d)利用N-source注入光刻版对前烘之后的SiC外延片曝光；
(3e)在正性显影液中显影，溶液温度为20℃，显影时间为20s；
(3f)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为20s；
(3g)在等离子体去胶机中去掉曝光过的光刻胶，露出有效N-source区域；
(3h)然后在HF酸溶液中将露出的SiO2层清洗掉；
(3i)将清洗掉源漏区SiO2层的SiC外延片放入高温离子注入室进行源N离子注入，将温度调为400℃，注入剂量与能量如下：：5×1014㎝-2/30K，6.0×1014㎝-2/60K，8×1014㎝-2/120K，1.5×1015㎝-2/190K；注入浓度为1×1020㎝-3左右，深度为0.3μm左右；
(3j)对注入过后的在体积比为1：10的HF(浓度为40％)与水的混合溶液漂洗，去除表面的SiO2层；
步骤4，在P-base区域上面进行P+接触区离子注入：
(4a)将清洗好的SiC外延片放入PECVD反应室，在300℃下表面淀积SiO2层，厚度为60nm；
(4b)在淀积了SiO2层的SiC外延片表面涂光刻胶；
(4c)甩光刻胶，然后对甩过胶的SiC外延片在90℃下进行前烘；前烘时间为1min；
(4d)利用P+注入光刻版对前烘之后的SiC外延片曝光；
(4e)在正性显影液中显影，溶液温度为20℃，显影时间为20s；
(4f)将显影之后的SiC外延片在超纯水进行坚膜，水温度为 20℃，坚膜时间为20s；
(4g)在等离子体去胶机中去掉曝光过的光刻胶，露出有效P+区域；
(4h)然后在HF酸溶液中将露出的SiO2层清洗掉；
(4i)将清洗掉源漏区SiO2层的SiC外延片放入高温离子注入室进行源漏Al离子注入，将温度调为400℃，注入剂量与能量如下：：2×1014㎝-2/30K，3.0×1014㎝-2/80K，5×1014㎝-2/150K，1.0×1015㎝ -2/260K；注入浓度为1×1020㎝-3左右，深度为0.3μm左右；
(4j)对注入过后的在体积比为1：10的HF(浓度为40％)与水的混合溶液漂洗，去除表面的SiO2层；
步骤5，在N-/N+SiC外延片正面制作高温离子注入退火碳保护膜：
(5a)在除掉表面SiO2阻挡层SiC外延片表面涂光刻胶；
(5b)甩胶，放入烤箱中90℃下前烘1分钟；
(5c)将进行前烘过的SiC外延片放入高温退火炉中，碳面朝上；
(5d)抽真空2小时，压力达到4～5E-7Torr；
(5e)充Ar气，设置输出压为12psi；
(5f)打开风扇；
(5g)首先将电源功率调至10％，然后按照5％/2min速度调到30％的电源功率，然后细调电源功率按照2％/2min的功率调至温度上升到600℃，在600℃下保持30分钟；
(5h)关掉升温电源功率调节旋钮；
(5i)拿出带有碳膜的SiC外延片；
步骤6，高温离子注入退火；
(6a)将带有碳保护膜的SiC外延片放入高温退火炉中，带有碳面的一面朝下；
(6b)抽真空，压力达到4～5E-7Torr；
(6c)充Ar气，设置输出压为12psi；
(6d)打开风扇；
(6e)首先将电源功率调至60％，然后按照1％/10s速度调至温度上升到1600℃，在1600℃下保持30分钟；
(6f)关掉升温电源功率调节旋钮；
(6i)拿出带有碳膜的经过高温离子注入退火之后的SiC外延片；
步骤7，去掉N-/N+SiC外延片正面的碳保护膜：
(7a)给RIE腔体中充N2，打开RIE反应室门；
(7b)将放置在正中，带有碳膜的一面朝上，用镊子压紧，关上反应室门然后拧紧阀门；
(7c)开始通O2，流速47sccm；
(7d)打开射频网络适配器，调节功率设置为18±3W；
(7e)开始计时90分钟去除SiC外延片表面的碳膜；
(7f)关掉射频网络适配器，关掉O2；
(7g)充N2直到反应室腔门可以自动打开，取出；
(7h)将去除掉表面碳膜的SiC外延片进行RCA清洗；
步骤8，大面积生长Al2O3/Nitrided-SiO2复合栅介质层：
(8a)将去进行完RCA清洗的SiC外延片放入高温氧化炉中，在温度为750℃的N2环境中推入氧化炉恒温区中；
(8b)按3℃/min速率对恒温区进行升温；
(8c)当温度升至1150℃时通入氧气，氧气流量为0.5l/min，在纯干氧条件下氧化SiC外延片表面10min，在SiC外延片正面生成厚度为8nm的SiO2氧化膜；
(8d)关掉O2，打开Ar，通Ar气15分钟；
(8e)按照3℃/min速率对恒温区进行升温；
(8f)当温度升到1175℃时，打开NO，流量577sccm，时间2小时；
(8h)关掉NO气体，将炉温降到900℃；
(8i)关掉Ar气体，取出；
(8j)涂光刻胶、甩胶，利用底层栅介质版进行光刻，刻出有效底层栅介质图形区域；
(8k)利用HF酸将非有效底层栅介质区域清洗掉；
(8l)将清洗掉底层非有效栅介质区域的SiC外延片置于原子层淀积反应室中，以三甲基铝TMA和H2O为源，设置温度为300℃，气压为2Torr；
(8m)在已经生长的氮化SiO2氧化膜表面进行1.5秒的三甲基铝TMA脉冲冲洗，
(8n)对进行过三甲基铝TMA冲洗过的SiC外延片进行2.5秒的N2脉冲冲洗；
(8o)对进行过N2脉冲冲洗过的SiC外延片进行1.0秒的水蒸气脉 冲冲洗；
(8p)对进行过水蒸气脉冲冲洗过的SiC外延片进行3.0秒的N2脉冲冲洗；
(8q)对经过N2冲洗后的SiC外延片重复进行200个周期的Al2O3薄膜淀积，得到厚度为20nm的Al2O3薄膜；
步骤9，栅氧图形的形成：
(9a)在进行了大面积生长的Al2O3/Nitrided-SiO2复合栅介质的SiC外延片表面涂光刻胶；甩光刻胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(9c)利用栅氧光刻版对前烘之后的SiC外延片曝光；
(9d)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(9e)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(9f)在等离子体去胶机中去掉曝光过的光刻胶，然后将去过光刻胶的SiC外延片在HF酸中浸泡，去除非有效栅氧区域，保留有效栅氧区域；
步骤10，衬底漏电极的形成：
(10a)将生长了复合栅介质Al2O3/Nitrided-SiO2的SiC外延片放入电子束蒸发室中；
(10b)在背面大面积蒸发三种金属Al/Ni/Au做漏欧姆接触电极，其厚度分别为150nm、50nm和70nm，从而形成彻底漏欧姆接触；
步骤11，在N+区域和P+区域上面制作源欧姆接触：
(11a)在进行高温退火后的SiC外延片表面涂剥离胶，甩胶；
(11b)在涂过剥离胶的SiC外延片表面涂光刻胶、甩胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(11c)利用源接触光刻版对前烘之后的SiC外延片曝光；
(11d)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(11e)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(11f)在等离子体去胶机中去掉曝光过的光刻胶，露出有效源漏区域；
(11g)将去过光刻胶的SiC外延片在丙酮中浸泡5小时以及利用丙酮超声处理1分钟，然后再丙酮、酒精清洗各一次，去掉源漏欧姆接触区域的剥离胶；露出有效源接触区域；
(11h)将去过胶的SiC外延片放入电子束蒸发室中，大面积蒸发三种金属Al/Ni/Au做源漏欧姆接触电极，其厚度分别为150nm、50nm和70nm，然后利用剥离的方法实现源漏欧姆接触图形；
(11i)最后将做完源电极的SiC外延片置于退火炉中在950℃下进行合金退火30分钟；
步骤12栅电极的形成：
(12a)在进行完源漏电极退火的SiC外延片正面涂剥离胶、光刻胶，甩胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(12b)利用栅电极光刻板刻出栅图形；
(12c)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(12d)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(12e)在等离子体去胶机中去掉曝光过的光刻胶，然后利用去离子水进行清洗；
(12f)然后将去过光刻胶的SiC外延片在丙酮中浸泡5小时以及利用丙酮超声1分钟，然后再丙酮、酒精清洗各一次，去掉栅电极区域的剥离胶；露出有效接触区域；
(12g)对去过光刻胶和剥离胶的SiC外延片放入电子束蒸发室当中，大面积蒸发Ti/Au，厚度为50nm/200nm；
(12m)通过剥离方法形成最后的栅电极接触。
步骤13，互连电极的制作：
(13a)对淀积了栅金属的SiC外延片表面涂剥离胶，甩胶；涂光刻胶，甩胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(13b)利用互连接触版对前烘之后的SiC外延片曝光；
(13c)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(13d)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(13e)在等离子体去胶机中去掉曝光过的光刻胶，然后将去过光刻胶的SiC外延片在丙酮中浸泡5小时以及利用丙酮超声1分钟，然后再丙酮、酒精清洗各一次，去掉接触互连区域的剥离胶；露出有效 接触区域；
(13f)对去过光刻胶和剥离胶的SiC外延片放入电子束蒸发室当中，大面积蒸发Ti/Au，厚度为50nm/200nm；
(13g)通过剥离方法形成最后的电极接触。
实施例2
与实施例1相比，在本实施例是在实施例1的基础上，在去掉N-/N+SiC外延正面的碳保护膜和大面积生长Al2O3/Nitrided-SiO2复合栅介质层之间增加了一道牺牲氧化层的生长工艺，能够更有效的减小高温离子注入退火所带来的界面损伤，有效的改善界面平整度。
如图3和4所示，本实施例2的实现步骤如下：
步骤A，采用标准清洗方法RCA对N-/N+型SiC外延片进行表面清洗：
(Aa)将N-/N+型SiC外延片依次浸在丙酮,无水乙醇中各5min,再用去离子水冲洗，以去除SiC外延片表面的油脂；
(Ab)将第一次清洗后的SiC外延片置于H2SO4∶H2O2＝1∶1(体积比)的溶液中浸泡15min，H2SO4的浓度为98％，H2O2的浓度为27％，然后用去离子水冲洗；
(Ac)将第二次清洗后的SiC外延片置于HF∶H2O＝1∶10(体积比)的溶液中浸泡1min以漂去自然氧化层,HF酸的浓度为40％，并用去离子水冲洗；
(Ad)将第三次清洗后的SiC外延片浸在NH4OH∶H2O2∶DIW＝3∶3∶10(体积比)的溶液中煮沸,NH4OH的浓度为28％，H2O2的浓度 为27％，再用去离子水冲洗；
(Ae)将第四次清洗后的SiC外延片置于HF∶H2O＝1∶10(体积比)的溶液中浸泡30s，HF酸的浓度为40％，并用去离子水冲洗；
(Af)将第五次清洗后的SiC外延片在HCl∶H2O2∶DIW＝3∶3∶10(体积比)的溶液中煮沸，HCl的浓度为10％，H2O2的浓度为27％，用去离子水冲洗；
(Ag)将第六次清洗后的SiC外延片在HF∶H2O＝1∶10(体积比)的溶液中浸泡30s，并用去离子水冲洗，HF酸的浓度为40％，最后用N2枪吹干；
步骤B，在SiC外延片正面的表面制作P-阱高温离子注入区域：
(Ba)将清洗好的SiC外延片放入PECVD反应室，在300℃下表面淀积SiO2层，厚度为60nm；
(Bb)在淀积了SiO2层的SiC外延片表面涂光刻胶；
(Bc)甩光刻胶，然后对甩过胶的SiC外延片在90℃下进行前烘；前烘时间为1min；
(Bd)利用P-base注入光刻版对前烘之后的SiC外延片曝光；
(Be)在正性显影液中显影，溶液温度为20℃，显影时间为20s；
(Bf)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为20s；
(Bg)在等离子体去胶机中去掉曝光过的光刻胶，露出有效P-base区域；
(Bh)然后在HF酸溶液中将露出的SiO2层清洗掉；
(Bi)将清洗掉源漏区SiO2层的SiC外延片放入高温离子注入室进行源漏Al离子注入，将温度调为400℃，注入剂量与能量如下：：4.9×1012㎝-2/100K，7.5×1012㎝-2/200K，9.8×1012㎝-2/350K，2×1012㎝-2/550K；注入浓度为1×1017㎝-3左右，深度为0.6μm左右；
(Bj)对注入过后的在体积比为1：10的HF(浓度为40％)与水的混合溶液漂洗，去除表面的SiO2层；
步骤C，在P-base区域上面进行源区离子注入：
(Ca)将清洗好的SiC外延片放入PECVD反应室，在300℃下表面淀积SiO2层，厚度为60nm；
(Cb)在淀积了SiO2层的SiC外延片表面涂光刻胶；
(Cc)甩光刻胶，然后对甩过胶的SiC外延片在90℃下进行前烘；前烘时间为1min；
(Cd)利用N-source注入光刻版对前烘之后的SiC外延片曝光；
(Ce)在正性显影液中显影，溶液温度为20℃，显影时间为20s；
(Cf)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为20s；
(Cg)在等离子体去胶机中去掉曝光过的光刻胶，露出有效N-source区域；
(Ch)然后在HF酸溶液中将露出的SiO2层清洗掉；
(Ci)将清洗掉源漏区SiO2层的SiC外延片放入高温离子注入室进行源N离子注入，将温度调为400℃，注入剂量与能量如下：：5×1014㎝-2/30K，6.0×1014㎝-2/60K，8×1014㎝-2/120K，1.5×1015㎝-2/190K； 注入浓度为1×1020㎝-3左右，深度为0.3μm左右；
(Cj)对注入过后的在体积比为1：10的HF(浓度为40％)与水的混合溶液漂洗，去除表面的SiO2层；
步骤D，在P-base区域上面进行P+接触区离子注入：
(Da)将清洗好的SiC外延片放入PECVD反应室，在300℃下表面淀积SiO2层，厚度为60nm；
(Db)在淀积了SiO2层的SiC外延片表面涂光刻胶；
(Dc)甩光刻胶，然后对甩过胶的SiC外延片在90℃下进行前烘；前烘时间为1min；
(Dd)利用P+注入光刻版对前烘之后的SiC外延片曝光；
(De)在正性显影液中显影，溶液温度为20℃，显影时间为20s；
(Df)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为20s；
(Dg)在等离子体去胶机中去掉曝光过的光刻胶，露出有效P+区域；
(Dh)然后在HF酸溶液中将露出的SiO2层清洗掉；
(Di)将清洗掉源漏区SiO2层的SiC外延片放入高温离子注入室进行源漏Al离子注入，将温度调为400℃，注入剂量与能量如下：：2×1014㎝-2/30K，3.0×1014㎝-2/80K，5×1014㎝-2/150K，1.0×1015㎝ -2/260K；注入浓度为1×1020㎝-3左右，深度为0.3μm左右；
(Dj)对注入过后的在体积比为1：10的HF(浓度为40％)与水的混合溶液漂洗，去除表面的SiO2层；
步骤E，在N-/N+SiC外延片正面制作高温离子注入退火碳保护膜：
(Ea)在除掉表面SiO2阻挡层的SiC外延片表面涂光刻胶；
(Eb)甩胶，放入烤箱中90℃下前烘1分钟；
(Ec)将进行前烘过的SiC外延片放入高温退火炉中，碳面朝上；
(Ed)抽真空2小时，压力达到4～5E-7Torr；
(Ee)充Ar气，设置输出压为12psi；
(Ef)打开风扇；
(Eg)首先将电源功率调至10％，然后按照5％/2min速度调到30％的电源功率，然后细调电源功率按照2％/2min的功率调至温度上升到600℃，在600℃下保持30分钟；
(Eh)关掉升温电源功率调节旋钮；
(Ei)拿出带有碳膜的SiC外延片；
步骤F，高温离子注入退火；
(Fa)将带有碳保护膜的SiC外延片放入高温退火炉中，带有碳面的一面朝下；
(Fb)抽真空，压力达到4～5E-7Torr；
(Fc)充Ar气，设置输出压为12psi；
(Fd)打开风扇；
(Fe)首先将电源功率调至60％，然后按照1％/10s速度调至温度上升到1600℃，在1600℃下保持30分钟；
(Ff)关掉升温电源功率调节旋钮；
(Fi)拿出带有碳膜的经过高温离子注入退火之后的SiC外延片；
步骤G，去掉N-/N+SiC外延正面的碳保护膜：
(Ga)给RIE腔体中充N2，打开RIE反应室门；
(Gb)将放置在正中，带有碳膜的一面朝上，用镊子压紧，关上反应室门然后拧紧阀门；
(Gc)开始通O2，流速47sccm；
(Gd)打开射频网络适配器，调节功率设置为18±3W；
(Ge)开始计时90分钟去除SiC外延片表面的碳膜；
(Gf)关掉射频网络适配器，关掉O2；
(Gg)充N2直到反应室腔门可以自动打开，取出；
(Gh)将去除掉表面碳膜的SiC外延片进行RCA清洗；
步骤H，牺牲氧化层的生长：
(Ha)将进行过高温退火的SiC外延片放入高温氧化炉中，在1200℃时在纯干氧条件下氧化SiC外延片表面30min，在SiC外延片正面生成厚度为20nm的SiO2氧化膜；
(Hb)将生长过SiO2氧化膜的SiC外延片放入HF酸当中，将表面的氧化层清洗掉；
步骤I，大面积生长Al2O3/Nitrided-SiO2复合栅介质层：
(Ia)将进行完HF酸清洗的SiC外延片放入高温氧化炉中，在温度为750℃的N2环境中推入氧化炉恒温区中；
(Ib)按3℃/min速率对恒温区进行升温；
(Ic)当温度升至1150℃时通入氧气，氧气流量为0.5l/min，在纯 干氧条件下氧化SiC外延片表面10min，在SiC外延片正面生成厚度为8nm的SiO2氧化膜；
(Id)关掉O2，打开Ar，通Ar气15分钟；
(Ie)按照3℃/min速率对恒温区进行升温；
(If)当温度升到1175℃时，打开NO，流量577sccm，时间2小时；
(Ih)关掉NO气体，将炉温降到900℃；
(Ii)关掉Ar气体，取出；
(Ij)对生长完氮化SiO2氧化膜的SiC外延片涂光刻胶、甩胶；利用底层栅介质版进行光刻，刻出有效底层栅介质图形区域；
(Ij)将生长完氮化SiO2氧化膜的SiC外延片置于原子层淀积反应室中，以三甲基铝TMA和H2O为源，设置温度为300℃，气压为2Torr；
(Ik)在已经生长的氮化SiO2氧化膜表面进行1.5秒的三甲基铝TMA脉冲冲洗，
(Il)对进行过三甲基铝TMA冲洗过的SiC外延片进行2.5秒的N2脉冲冲洗；
(Im)对进行过N2脉冲冲洗过的SiC外延片进行1.0秒的水蒸气脉冲冲洗；
(In)对进行过水蒸气脉冲冲洗过的SiC外延片进行3.0秒的N2脉冲冲洗；
(Io)对经过N2冲洗后的SiC外延片重复进行200个周期的Al2O3薄膜淀积，得到厚度为20nm的Al2O3薄膜；
步骤J，栅氧图形的形成：
(Ja)在进行了大面积生长的Al2O3/Nitrided-SiO2复合栅介质的SiC外延片表面涂剥离胶，甩胶；
(Jb)在涂过剥离胶的SiC外延片表面涂光刻胶；甩光刻胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(Jc)利用栅光刻版对前烘之后的SiC外延片曝光；
(Jd)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(Je)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(Jf)在等离子体去胶机中去掉曝光过的光刻胶，然后将去过光刻胶的SiC外延片在HF酸中浸泡，去除非有效栅氧区域，保留有效栅氧区域；
步骤K，衬底漏电极的形成：
(Ka)将生长了复合栅介质Al2O3/Nitrided-SiO2的SiC外延片放入电子束蒸发室中；
(Kb)在背面大面积蒸发三种金属Al/Ni/Au做漏欧姆接触电极，其厚度分别为150nm、50nm和70nm，从而形成彻底漏欧姆接触；
步骤L，在N+区域和P+区域上面制作源欧姆接触：
(La)在进行高温退火后的SiC外延片表面涂剥离胶，甩胶；
(Lb)在涂过剥离胶的SiC外延片表面涂光刻胶、甩胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(Lc)利用源接触光刻版对前烘之后的SiC外延片曝光；
(Ld)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(Le)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(Lf)在等离子体去胶机中去掉曝光过的光刻胶，露出有效源漏区域；
(Lg)将去过光刻胶的SiC外延片在丙酮中浸泡5小时以及利用丙酮超声处理1分钟，然后再丙酮、酒精清洗各一次，去掉源欧姆接触区域的剥离胶；露出有效源接触区域；
(Lh)将去过胶的SiC外延片放入电子束蒸发室中，大面积蒸发三种金属Al/Ni/Au做源欧姆接触电极，其厚度分别为150nm、50nm和70nm，然后利用剥离的方法实现源欧姆接触图形；
(Li)最后将做完源电极的SiC外延片置于退火炉中在950℃下进行合金退火30分钟；
步骤M栅电极的形成：
(Ma)在进行完源漏电极退火的SiC外延片正面涂剥离胶、光刻胶，甩胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(Mb)利用栅电极光刻板刻出栅图形；
(Mc)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(Md)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(Me)在等离子体去胶机中去掉曝光过的光刻胶，然后利用去离子水进行清洗；
(Mf)然后将去过光刻胶的SiC外延片在丙酮中浸泡5小时以及利用丙酮超声1分钟，然后再丙酮、酒精清洗各一次，去掉栅电极区域的剥离胶；露出有效接触区域；
(Mg)对去过光刻胶和剥离胶的SiC外延片放入电子束蒸发室当中，大面积蒸发Ti/Au，厚度为50nm/200nm；
(Mm)通过剥离方法形成最后的栅电极接触；
步骤N，互连电极的制作：
(Na)对去过光刻胶的SiC外延片表面涂剥离胶，甩胶；涂光刻胶，甩胶，然后对甩过胶的SiC外延片在80℃下进行前烘；前烘时间为10～15min；
(Nb)利用互连接触版对前烘之后的SiC外延片曝光；
(Nc)在正性显影液中显影，溶液温度为20℃，显影时间为85s；
(Nd)将显影之后的SiC外延片在超纯水进行坚膜，水温度为20℃，坚膜时间为85s；
(Ne)在等离子体去胶机中去掉曝光过的光刻胶，然后将去过光刻胶的SiC外延片在丙酮中浸泡5小时以及利用丙酮超声1分钟，然后再丙酮、酒精清洗各一次，去掉接触互连区域的剥离胶；露出有效接触区域；
(Nf)对去过光刻胶和剥离胶的SiC外延片放入电子束蒸发室当中，大面积蒸发Ti/Au，厚度为50nm/200nm；
(Ng)通过剥离方法形成最后的电极接触。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明， 凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，该制作方法包括以下步骤：
A1、基片表面清洗：对N-/N+型SiC外延片的表面进行标准湿法工艺清洗；
A2、P-base区高温离子注入：在表面被清洗过的N-/N+型SiC外延片表面涂光刻胶，刻出P-base区高温离子注入区域，然后进行P-base区高温Al离子注入；
A3、N+源区域高温离子注入：在进行过P-base区域Al高温离子注入之后，刻出N+掺杂源区，然后进行N+源区高温N离子注入；
A4、P型接触离子注入的形成：在进行N+掺杂源区N离子注入之后，刻出P型掺杂接触区域，然后进行P型掺杂高温Al离子注入；
A5、表面碳保护膜的形成：在进行了P型掺杂高温Al离子注入之后，在N-/N+型SiC外延片表面形成碳保护膜；
A6、高温离子注入激活：对N-/N+型SiC外延片表面形成碳保护膜进行1600℃高温离子注入退火；
A7、表面碳膜的去除：对进行过高温离子注入退火之后的SiC外延片进行表面碳膜的去除：
A8、复合栅介质层生长：将去除了表面碳膜的SiC外延片进行大面积HF酸清洗，然后进行Al2O3/Nitrided-SiO2复合栅介质层的生长；
A9、底部漏电极的形成：对进行了Al2O3/Nitrided-SiO2复合栅介质层的SiC外延片进行底部漏电极的生长；
A10、源区电极的形成：在进行完底部漏电极的生长之后，在SiC外延片表面涂剥离胶、光刻胶、刻出源接触孔，进行源金属淀积，并剥离形成源图形；
A11、栅电极的形成：对进行了源漏电极退火的SiC外延片进行栅电极的形成；
A12、栅、源互连电极的形成：对形成栅电极的SiC外延片表面涂剥离胶、光刻胶、刻出栅、源接触孔，进行栅、源互连金属淀积，并剥离形成栅、源互连图形。
2.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A2的具体工艺步骤为：
A21、将表面被清洗过的N-/N+型SiC外延片放入PECVD当中，大面积淀积SiO2层，厚度为60nm；
A22、在淀积了SiO2的SiC外延片表面涂光刻胶，并光刻出P-base区域；然后在HF酸溶液当中将未经光刻胶保护的SiO2层清洗掉，露出P-base区高温离子注入区域；
A23、将露出P-base区域的SiC外延片放入高温离子注入机，在400℃下分四次进行高温Al离子注入，四次高温Al离子注入的剂量和能量依次为：4.9×1012㎝-2/100K，7.5×1012㎝-2/200K，9.8×1012㎝-2/350K，2×1012㎝-2/550K；
A24、对进行了高温离子注入后的SiC外延片在HF溶液中清洗，去除表面的SiO2阻挡层。
3.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A3的具体工艺步骤为：
A31、将去除了表面SiO2阻挡层的SiC外延片放入PECVD当中，大面积淀积SiO2层，厚度为60nm；
A32、在淀积了SiO2的SiC外延片表面涂光刻胶、甩胶，光刻出源欧姆接触孔；然后在HF酸溶液当中将未经光刻胶保护的SiO2层清洗掉，露出源欧姆接触孔；
A33、将露出源欧姆接触孔的SiC外延片放入高温离子注入机，在400℃下分四次进行高温N离子注入，四次高温N离子注入的剂量和能量依次为：5×1014㎝-2/30K，6.0×1014㎝-2/60K，8×1014㎝-2/120K，1.5×1015㎝-2/190K；
A34、对进行了高温N离子注入后的SiC外延片在HF酸溶液当中清洗，去除表面的SiO2阻挡层。
4.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A4的具体工艺步骤为：
A41、将去除了表面SiO2阻挡层的SiC外延片放入PECVD当中，大面积淀积SiO2层，厚度为60nm；
A42、在淀积了SiO2的SiC外延片表面涂光刻胶、甩胶，光刻出P型接触孔；然后在HF酸溶液当中将未经光刻胶保护的SiO2层清洗掉，露出P型接触孔；
A43、将露出P型接触孔的SiC外延片放入高温离子注入机，在400℃下分四次进行高温Al离子注入，四次高温Al离子注入的剂量和能量依次为：2×1014㎝-2/30K，3.0×1014㎝-2/80K，5×1014㎝-2/150K，1.0×1015㎝-2/260K；
A44、对进行了高温Al离子注入后的SiC外延片在HF酸溶液当中清洗，去除表面的SiO2阻挡层。
5.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A5的具体工艺步骤为：
A51、在除掉表面SiO2阻挡层的SiC外延片表面涂光刻胶、甩胶，放入烤箱中90℃下前烘1分钟；
A52、将进行前烘过的SiC外延片放入高温退火炉中，在600℃下保持30分钟，进行碳化；
A53、对进行过碳化的SiC外延片进行降温。
6.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A6的具体工艺步骤为：
A61、将碳化的SiC外延片置于高温退火炉中，将有碳膜的一面朝下，抽真空到10-7Torr，充Ar气，逐步升温到1600℃，在1600℃停留30分钟，进行高温离子注入退火；
A62、待高温退火炉降温至常温时，将SiC外延片从高温退火炉中拿出。
7.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A7的具体工艺步骤为：
A71、将高温退火的SiC外延片放入RIE反应室中，带有碳膜的一面朝上，关上反应室阀门，打开N2阀门到1/4，通N260秒，然后关掉氮气阀门；
A72、对带有碳膜的SiC外延片进行了60秒的N2冲洗之后，打开油泵，等到油泵的声音变大并且变得稳定的时候完全打开油泵阀门，等到泵稳定20-30分钟；
A73、打开氧气阀门，直到腔室里面的压力达到9-12mT；
A74、打开冷却系统，调节氧气流量到47sccm；
A75、打开射频网络适配器，计时90分钟去掉SiC外延片表面的碳膜；
A76、关掉网络适配器电源，关掉O2；
A77、将系统降压到常压，关掉冷却系统，对RIE反应室里面充N2直到反应室门可以打开，取出SiC外延片。
8.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A8的具体工艺步骤为：
A81、对去除了表面碳膜的SiC外延片进行HF酸清洗；
A82、将进行进行过HF酸清洗SiC外延片放入高温氧化炉中，1180℃时，通入纯氧气，在干氧条件下氧化SiC外延片正面10min，生成厚度为8nm的SiO2氧化膜；
A83、对生长的氧化膜进行氮化：对生长的SiO2氧化膜进行1175℃下2小时的NO退火；
A84、利用底层栅介质版形成底层栅介质图形；
A85、将进行NO气体处理后的SiC外延片放入原子层淀积反应室中，以三甲基铝TMA和H2O为源，温度为300℃，气压为2Torr，得到厚度为20nm的Al2O3薄膜；
A86、利用栅介质版形成栅介质图形。
9.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A9的具体工艺步骤为：
A91、把已经形成分区复合栅介质Al2O3/Nitrided-SiO2的SiC外延片放入电子束蒸发室中；
A92、在SiC外延片背面上蒸发厚度为20nm/240nm的Ni/Au作为漏接触金属。
10.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A10的具体工艺步骤为：
A101、在进行了漏衬底电极制作的SiC外延片正面涂剥离胶、光刻胶，光刻，清洗光刻胶、剥离胶，露出有效源电极接触区域；
A102、SiC外延片放入电子束蒸发室中；
A103、在SiC外延片正面蒸发厚度为20nm/240nm的Ni/Au作为源接触金属；
A104、剥离形成源接触金属图形；
A105、将进行了源漏电极制作的SiC外延片置于退火炉中在950℃下合金退火30分钟。
11.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A11的具体工艺步骤为：
A111、在进行了大面积复合栅介质生长的SiC外延片表面涂剥离胶，甩胶；
A112、在涂完剥离胶的SiC外延片表面涂光刻胶，甩胶，利用栅版光刻出栅金属区域；
A113、在刻出栅接触孔的SiC外延片表面上蒸发厚度为20nm/240nm的Ni/Au作为栅接触金属；
A114、利用剥离方法形成栅图形。
12.如权利要求1所述的分区复合栅结构SiC DMISFET器件的制作方法，其特征在于，步骤A12的具体工艺步骤为：
A121、在制作完栅金属的SiC外延片表面涂剥离胶、涂光刻胶；
A122、利用互连光刻版刻出栅和源电极互连窗口；
A123、在刻出栅、源接触孔的SiC外延片表面上蒸发厚度为30nm/200nm的Ti/Au作为栅、源接触金属；
A124、利用剥离方法形成栅、源互连图形。
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Cited By (3)
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|---|---|---|---|---|
| CN105470288A (zh) * | 2015-10-14 | 2016-04-06 | 西安电子科技大学 | Delta沟道掺杂SiC垂直功率MOS器件制作方法 |
| CN109742649A (zh) * | 2018-12-10 | 2019-05-10 | 西安理工大学 | 一种基于碳保护膜的半导体激光器外延片的退火方法 |
| CN117059483A (zh) * | 2023-10-12 | 2023-11-14 | 深圳基本半导体有限公司 | 碳化硅器件表面碳保护膜的去除及检测方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1577891A (zh) * | 2003-07-02 | 2005-02-09 | 松下电器产业株式会社 | 半导体装置以及其制造方法 |
| CN102629559A (zh) * | 2012-04-20 | 2012-08-08 | 西安电子科技大学 | 叠栅SiC-MIS电容的制作方法 |
| CN102779852A (zh) * | 2012-07-18 | 2012-11-14 | 电子科技大学 | 一种具有复合栅介质结构的SiC VDMOS器件 |
| CN103730359A (zh) * | 2013-10-09 | 2014-04-16 | 西安电子科技大学 | 复合栅介质SiC MISFET器件的制作方法 |
| WO2014083943A1 (ja) * | 2012-11-28 | 2014-06-05 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
2015
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1577891A (zh) * | 2003-07-02 | 2005-02-09 | 松下电器产业株式会社 | 半导体装置以及其制造方法 |
| CN102629559A (zh) * | 2012-04-20 | 2012-08-08 | 西安电子科技大学 | 叠栅SiC-MIS电容的制作方法 |
| CN102779852A (zh) * | 2012-07-18 | 2012-11-14 | 电子科技大学 | 一种具有复合栅介质结构的SiC VDMOS器件 |
| WO2014083943A1 (ja) * | 2012-11-28 | 2014-06-05 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| CN103730359A (zh) * | 2013-10-09 | 2014-04-16 | 西安电子科技大学 | 复合栅介质SiC MISFET器件的制作方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470288A (zh) * | 2015-10-14 | 2016-04-06 | 西安电子科技大学 | Delta沟道掺杂SiC垂直功率MOS器件制作方法 |
| CN105470288B (zh) * | 2015-10-14 | 2018-10-19 | 西安电子科技大学宁波信息技术研究院 | Delta沟道掺杂SiC垂直功率MOS器件制作方法 |
| CN109742649A (zh) * | 2018-12-10 | 2019-05-10 | 西安理工大学 | 一种基于碳保护膜的半导体激光器外延片的退火方法 |
| CN109742649B (zh) * | 2018-12-10 | 2020-06-23 | 西安理工大学 | 一种基于碳保护膜的半导体激光器外延片的退火方法 |
| CN117059483A (zh) * | 2023-10-12 | 2023-11-14 | 深圳基本半导体有限公司 | 碳化硅器件表面碳保护膜的去除及检测方法 |
| CN117059483B (zh) * | 2023-10-12 | 2024-01-30 | 深圳基本半导体有限公司 | 碳化硅器件表面碳保护膜的去除及检测方法 |
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