JP2010238772A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010238772A
JP2010238772A JP2009082781A JP2009082781A JP2010238772A JP 2010238772 A JP2010238772 A JP 2010238772A JP 2009082781 A JP2009082781 A JP 2009082781A JP 2009082781 A JP2009082781 A JP 2009082781A JP 2010238772 A JP2010238772 A JP 2010238772A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor
current
region
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009082781A
Other languages
English (en)
Other versions
JP5563779B2 (ja
Inventor
Tetsuya Hayashi
林　　哲也
Masakatsu Hoshi
星　　正勝
Hideaki Tanaka
秀明 田中
Shigeharu Yamagami
滋春 山上
Tatsuhiro Suzuki
達広 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP2009082781A priority Critical patent/JP5563779B2/ja
Publication of JP2010238772A publication Critical patent/JP2010238772A/ja
Application granted granted Critical
Publication of JP5563779B2 publication Critical patent/JP5563779B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】より確実に回路を保護する。
【解決手段】絶縁基板２１０上に隣接配置された２つの半導体チップ１００と１つの半導体チップ１１０のうち、隣接する半導体チップの数が最も多い半導体チップ１１０が保護素子を有し、半導体チップ１００と半導体チップ１１０は、動作温度が高くなるに応じて動作電圧が高くなる特性を有し、保護素子は、半導体チップ１１０に流れる電流値が規定値以上である場合、半導体チップ１１０に流れる電流を遮断する。すなわちこの半導体装置では、絶縁基板２１０の熱分布を均一な状態にしつつ、絶縁基板２１０上で熱が集中する箇所に保護素子が設けられている。これにより、熱破壊されやすい半導体チップを精度よく特定できるので、より確実に回路を保護することができる。
【選択図】図１

Description

本発明は、並列配置された複数の半導体チップを連動させて大電流を制御する半導体装置に関する。
従来より、並列配置された複数の半導体チップを連動させて大電流を制御する半導体装置が知られている。このような半導体装置は、一般に、各半導体チップに流れる電流や温度の偏りによって素子が破壊されることを抑制するために、過電流や過温度を検知する保護素子を半導体チップに内蔵し、半導体チップの動作状況をモニタできるように構成されている。しかしながらこのような半導体装置では、半導体チップの製造ばらつきによって動作中の半導体チップの電流値や温度にばらつきが生じることにより、保護素子が機能するタイミングが半導体チップ間でばらつくことがある。このような背景から、複数の半導体チップのうち、１つの半導体チップのみに保護素子を形成し、その保護素子の保護動作指令によって全ての半導体チップを同時に保護する構成が提案されている（特許文献１参照）。
特開平８−２２２７３０号公報
複数の半導体チップのうち、１つの半導体チップのみに保護素子を形成した場合、半導体チップの製造ばらつきにより、保護素子を形成した半導体チップよりも保護素子を形成していない半導体チップの方に電流が多く流れた場合、半導体チップの保護機能が働かない。つまり、保護素子を形成した半導体チップに所定の電流が流れないと保護素子は保護動作指令を出力しないため、保護機能が動作しないまま保護素子を形成していない半導体チップに電流が集中し、場合によっては動作中に特定の半導体チップが破壊してしまう恐れがある。
本発明は、上記課題を解決するためになされたものであり、その目的は、より確実に回路を保護することが可能な半導体装置を提供することにある。
本発明に係る半導体装置は、隣接配置された３つ以上の半導体チップのうち、隣接する半導体チップの数が最も多い半導体チップが保護素子を有し、３つ以上の半導体チップは全て、動作温度が高くなるに応じて動作電圧が高くなる特性を有し、保護素子は、半導体チップに流れる電流値が規定値以上である場合、半導体チップに流れる電流を遮断する。
本発明に係る半導体装置によれば、熱破壊されやすい半導体チップを精度よく特定できるので、より確実に回路を保護することができる。
本発明の第１の実施形態となる半導体装置の構成を示す上面図である。 図１に示す線分ＺＺ’における半導体装置の断面図である。 図１に示す半導体チップ１００の断面図である。 図１に示す半導体チップ１１０の断面図である。 図１に示す半導体チップ１００，１１０の室温時及び最大温度時における電流・電圧特性を示す図である。 図１に示す半導体装置の変形例の構成を示す模式図である。 図１に示す半導体装置におけるセンサ部の位置を示す模式図である。 図７に示すセンサ部の位置の変形例を示す模式図である。 本発明の第２の実施形態となる半導体装置の構成を示す上面図である。 図９に示す線分ＹＹ’における半導体装置の断面図である。 図９に示す半導体チップ１２０の断面図である。 図９に示す半導体チップ１３０の断面図である。 図９に示す半導体チップ１２０，１３０の室温時及び最大温度時における電流・電圧特性を示す図である。 本発明の第３の実施形態となる半導体装置の構成を示す上面図である。 図１４に示す半導体チップ１４０の断面図である。 図１４に示す半導体チップ１２０，１４０の最大温度時における電流・電圧特性を示す図である。
以下、図面を参照して、本発明の第１乃至第３の実施形態となる半導体装置の構成を説明する。
〔第１の実施形態〕
始めに、図１乃至図４を参照して、本発明の第１の実施形態となる半導体装置の構成を説明する。なお図１は本実施形態の半導体装置の上面図、図２は図１に示す線分ＺＺ’における半導体装置の断面図、図３及び図４はそれぞれ図１に示す半導体チップ１００及び半導体チップ１１０の断面図である。
本発明の第１の実施形態となる半導体装置は、図１に示すように、保護機能を有さない２つの半導体チップ１００と保護機能を有する１つの半導体チップ１１０を備え、これら３つの半導体チップは実装基板２００上に並列に実装されている。実装基板２００は、セラミック板等で形成された、絶縁性を有し、且つ、支持体としての機能を有する絶縁基板２１０上に、銅やアルミ等の金属材料からなる金属膜が形成された、一般的なセラミック基板により形成されている。半導体チップ１００及び半導体チップ１１０は、シリコンを基体材料とした縦型のＩＧＢＴにより形成されている。
すなわち半導体チップ１００の裏面側にはコレクタ端子Ｃが形成され、表面側には大電流を通電する大面積のエミッタ端子Ｅと信号線用のゲート端子Ｇが形成されている。一方、半導体チップ１１０の裏面側にはコレクタ端子Ｃが形成され、表面側には、大電流を通電する大面積のエミッタ端子Ｅと信号線用のゲート端子Ｇに加えて、エミッタ端子Ｅに流れる電流の大きさをモニタする電流検知用の電流センス端子Ｆと、半導体チップ１１０の温度をモニタする温度検知用のダイオードの２端子に相当するアノード端子Ａとカソード端子Ｋが形成されている。なお半導体チップ１００及び半導体チップ１１０では共に、エミッタ端子Ｅからエミッタセンス端子Ｍがゲート端子Ｇの基準電位用の端子として分岐されている。
絶縁基板２１０上には、コレクタ端子Ｃとして外部に接続するコレクタ用金属膜２２０、エミッタ端子Ｅとして外部に接続するエミッタ用金属膜２３０、エミッタセンス端子Ｍとして外部に接続するエミッタセンス用金属膜２４０、ゲート端子Ｇとして外部に接続するゲート用金属膜２５０、電流センス端子Ｆとして外部に接続する電流センス用金属膜２６０、アノード端子Ａとして外部に接続するアノード用金属膜２７０、及びカソード端子Ｋとして外部に接続するカソード用金属膜２８０が形成されている。コレクタ用金属膜２２０上には、半導体チップ１００と半導体チップ１１０の裏面側（コレクタ端子Ｃ側）が接するように、半田やろう材等の接合材料を介して半導体チップ１００と半導体チップ１１０が配置されている。
半導体チップ１００及び半導体チップ１１０の表面側に形成されているエミッタ端子Ｅは、アルミニウムワイヤやアルミニウムリボン等のエミッタ用金属配線３３０を介して、エミッタ用金属膜２３０に接続され、大電流が導通できるように配線されている。半導体チップ１００及び半導体チップ１１０の表面側に形成されているゲート端子Ｇ及びエミッタセンス端子Ｍは、アルミニウムワイヤやアルミニウムリボン等からなるゲート用金属配線３５０及びエミッタセンス用金属配線３４０をそれぞれ介して、ゲート用金属膜２５０及びエミッタセンス用金属膜２４０にそれぞれ接続されている。半導体チップ１１０の表面側にのみ形成されている電流センス端子Ｆ、アノード端子Ａ、及びカソード端子Ｋは、アルミニウムワイヤやアルミニウムリボン等からなる電流センス用金属配線３６０、アノード用金属配線３７０、及びカソード用金属配線３８０をそれぞれ介して、電流センス用金属膜２６０、アノード用金属膜２７０、及びカソード用金属膜２８０にそれぞれ接続されている。
図１に示す半導体装置は、放熱性を向上して安定的に性能を発揮するために、図２に示すような実装構造体に組み込まれて使用される。具体的には、図１に示す絶縁基板２１０の裏面側には、図２に示すように、コレクタ用金属膜２２０等と同様の金属材料からなる裏面金属膜２９０が形成されており、裏面金属膜２９０は、半田やろう材等の接合材料を介して、銅やアルミニウム等の金属材料からなるベースプレート４００上に形成されている。ベースプレート４００は半導体パッケージの支持構造体としての機能と熱伝導の機能を有することが望ましい。
ベースプレート４００は、半導体チップ１００や半導体チップ１１０で発生した熱を速やかに放熱できるように、冷却器５００と接している。ベースプレート４００及び冷却器５００は直接接していても良いし、例えば、密着性を上げ、熱伝達をより高めるために、シリコングリース等の密着材料を介して接していても良い。冷却器５００の放熱方式としては、大別すると、空気の気流によって放熱する空冷式と水や油等の液体の水流によって放熱する水冷式とがあるが、本実施形態では、冷却器５００の所定部に水路５１０が形成され冷却水によって冷却する水冷式の冷却構造を一例として説明する。但し、本実施形態は水冷式の冷却構造に限定されることなく、空冷式の冷却構造とも勿論良い。
〔半導体チップ１００の構造〕
半導体チップ１００は、図３に示すように、一般的なＩＧＢＴの構成を有し、本実施形態では、シリコンを材料としたＰ＋型の基板領域１上にＮ型のバッファ領域２を介してＮ−型のドリフト領域３が形成された基板材料により形成されている。基板領域１としては、抵抗率が数ｍ〜数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域３としては、Ｎ型の不純物密度が１０１３〜１０１６ｃｍー３、厚みが数１０〜数１００μｍのものを用いることができる。抵抗率や不純物密度及び厚みは素子構造や所要の耐圧に応じて上記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにすることが望ましい。本実施形態では不純物密度が１０１４ｃｍー３、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた。バッファ領域２はドリフト領域３に高電界が印加された際に、基板領域１とパンチスルーすることを防止するために形成される。本実施形態では、基板領域１を支持基材とした場合を説明しているが、バッファ領域２やドリフト領域３を支持基材としても良い。バッファ領域２は基板領域１とドリフト領域３とがパンチスルーしない構造であれば、特になくても良い。
ドリフト領域３の表層部にはＰ型のウェル領域４が形成され、ウェル領域４の表層部にはＮ＋型エミッタ領域５が形成されている。ドリフト領域３、ウェル領域４、及びエミッタ領域５の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜６を介して、Ｎ型の多結晶シリコンからなるゲート電極７が配設されている。ウェル領域４、エミッタ領域５、ゲート絶縁膜６、及びゲート電極７を基本セルとして、繰り返し複数のセルが配置されている。配置されるセル数は制御すべき電流の大きさに応じて決められるため、制御する電流が大きいほど配置するセル数は大きくなり、チップサイズが大きくなる。エミッタ領域５及びウェル領域４に接し、且つ、ゲート電極７には接しないように、アルミニウム材料からなるエミッタ電極８が形成されている。基板領域１にオーミック接続するようにコレクタ電極９が形成されている。このようにＩＧＢＴはゲート電極７が半導体基体に対して平面上に形成されている所謂プレーナ型をしているが、ゲート電極７が基板材料の表面に形成された溝中に形成されるトレンチ型のＩＧＢＴであっても勿論良い。
半導体チップ１００を構成するＩＧＢＴとしては、図５に示すような電流・電圧特性を有するものを使用する。すなわち半導体チップ１００は、定常的に使用する際の最大電流、つまり定格電流を例えば２００Ａとした場合、少なくとも使用動作温度範囲の中で最大温度となる時に２００Ａの電流が流れている時の動作電圧が最も高くなる特性を有する。つまり、半導体チップ１００は、少なくとも最大電流動作時には、温度が上がると電流が流れにくくなる負帰還特性を持つという特徴を有する。なお、図５では一例として最大電流を２００Ａとした場合で説明しているが、半導体チップ１００のサイズが大きく最大電流が３００Ａである場合には、少なくとも３００Ａの時の温度特性が負帰還特性を持てばよい。また一般に、ＩＧＢＴの絶縁膜の厚さは数百ｎｍ〜１μｍ程度であるので、この厚みを数倍（数μｍ）程度にすることにより、負帰還特性を有することができる。
〔半導体チップ１１０の構成〕
半導体チップ１１０は、半導体チップ１００と同様のＩＧＢＴで構成されている。具体的には、半導体チップ１１０は、図４に示すように、シリコンを材料としたＰ＋型の基板領域１上に、Ｎ型のバッファ領域２を介して、Ｎ−型のドリフト領域３が形成された基板材料により形成されている。基板領域１としては、抵抗率が数ｍ〜数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域３としては、Ｎ型の不純物密度が１０１３〜１０１６ｃｍー３、厚みが数１０〜数１００μｍのものを用いることができる。抵抗率や不純物密度及び厚みは素子構造や所要の耐圧に応じて上記範囲外となっても勿論良いが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにすることが望ましい。本実施形態では不純物密度が１０１４ｃｍー３、厚みが５０μｍで耐圧が６００Ｖクラスのものを用いた。バッファ領域２は、ドリフト領域３に高電界が印加された際、基板領域１とパンチスルーすることを防止するために形成される。本実施形態では一例として、基板領域１を支持基材とした場合を説明しているが、バッファ領域２やドリフト領域３を支持基材としても良い。バッファ領域２は基板領域と１とドリフト領域３とがパンチスルーしない構造であれば、特になくても良い。
半導体チップ１１０のエミッタ端子Ｅに接続されるＩＧＢＴ素子部、つまり大電流を制御するメイン部（図４の中央部）では、ドリフト領域３の表層部にＰ型のウェル領域４が形成され、ウェル領域４の表層部にはＮ＋型のエミッタ領域５が形成されている。ドリフト領域３、ウェル領域４、及びエミッタ領域５の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜６を介して、Ｎ型の多結晶シリコンからなるゲート電極７が配設されている。半導体チップ１１０においても、ウェル領域４、エミッタ領域５、ゲート絶縁膜６、及びゲート電極７を基本セルとして、繰り返し複数のセルが配置される。図４においては、図面の都合上、エミッタ端子Ｅに接続されているウェル領域４が１つ含まれる分しか描かれていないが、配置されるセル数は制御すべき電流の大きさに応じて決められ、制御する電流が大きいほど配置するセル数を増やし、チップサイズを大きくすることができる。エミッタ領域５及びウェル領域４に接し、且つ、ゲート電極７には接しないように、アルミニウム材料からなるエミッタ電極８が形成されている。基板領域１にオーミック接続するようにコレクタ電極９が形成されている。このように、半導体チップ１１０のＩＧＢＴ素子部は半導体チップ１００と同様の構成をしている。
半導体チップ１１０も半導体チップ１００と同様、図５に示すような電流・電圧特性を有する。すなわち半導体チップ１１０は、定常的に使用する際の最大電流、つまり定格電流を例えば２００Ａとした場合、少なくとも使用動作温度範囲の中で最大温度となる時に、２００Ａの電流が流れている時の動作電圧が最も高くなる特性を有する。つまり半導体チップ１１０も、少なくとも最大電流動作時には、温度が上がると電流が流れにくくなる負帰還特性を持つという特徴を有している。なお、図５では一例として最大電流を２００Ａとした場合で説明しているが、チップのサイズが大きく最大電流が３００Ａである場合には、少なくとも３００Ａの時の温度特性が負帰還特性を持てばよい。また一般に、ＩＧＢＴの絶縁膜の厚さは数百ｎｍ〜１μｍ程度であるので、この厚みを数倍（数μｍ）程度にすることにより、負帰還特性を有することができる。
半導体チップ１１０は、ＩＧＢＴ素子部の動作中の破壊を防止するために、過電流検知部（図４中右部）と過温度検知部（図４中左部）をそれぞれ有する。過電流検知部は、大電流を制御するＩＧＢＴ素子部（大電流制御部）と同じ基本セル構造で構成され、且つ、基本セル構造の並列数をＩＧＢＴ素子部（大電流制御部）の数百分の１〜数万分の１の間で比率を任意に設定して構成される。つまり図４に示すように、過電流検知部においては、ドリフト領域３の表層部にＰ型のウェル領域４が形成され、ウェル領域４の表層部にはＮ＋型エミッタ領域５が形成され、ドリフト領域３、ウェル領域４、及びエミッタ領域５の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜６を介して、Ｎ型の多結晶シリコンからなるゲート電極７が配設されている。さらにエミッタ領域５及びウェル領域４に接し、且つ、ゲート電極７及びエミッタ電極８には接しないように、例えばアルミニウム材料からなる電流センス電極１０が形成されている。このように、電流センス電極１０下の構造は、エミッタ電極８下のＩＧＢＴ素子部の構造と同じ構造を有している。この過電流検知部には、常にＩＧＢＴ素子部（大電流制御部）に対する基本セル構造の並列数の比率に応じた電流が流れるため、その電流値をモニタすることによって、ＩＧＢＴ素子部（大電流制御部）に流れる電流を推測できる。そして過電流検知部に所定値以上の電流が流れた場合、ＩＧＢＴ素子部（大電流制御部）に流れる電流を遮断するように設定することで、過電流による半導体チップの破壊を防止できる。
過温度検知部は、半導体チップ中のＩＧＢＴ素子部（大電流制御部）の近接部に大電流制御部とは絶縁された信号用のダイオードで構成される。図４に示す構成は、過温度検知部がポリシリコン層に形成されたＰＮ接合ダイオードにより構成された例を示す。ドリフト領域３の表層部にはコレクタ電界を緩和するためにエミッタ電極９に接続されたＰ型の電界緩和領域１１が形成され、電界緩和領域１１上にはシリコン酸化膜からなる絶縁膜１２を介してポリシリコン層からなるＰ型のアノード領域１３とＮ型のカソード領域１４が形成されている。アノード領域１３及びカソード領域１４にそれぞれ接するように、アルミニウム材料からなるアノード電極１５及びカソード電極１６が形成されている。この過温度検知部は、ポリシリコン層に形成されたＰＮ接合ダイオードの電圧降下の温度特性を利用して、半導体チップ１１０の温度をモニタする。ＰＮ接合ダイオードの電圧降下は温度の上昇にほぼ比例して小さくなることから、半導体チップ１１０の温度をほぼ正確に推定できる。そして、過温度保護素子に所定値以下の電圧降下が印加された場合、大電流制御部に流れる電流を遮断するように設定することで、過温度による半導体チップの破壊を防止できる。なお、図４に示す過温度検知部はＰＮ接合を１段として形成した場合を示しているが、電圧変位をモニタしやすくするために、複数段のＰＮ接合を直列接続しても良い。
〔動作〕
次に、本実施形態の半導体装置の動作について詳しく説明する。
本実施形態の半導体装置は、電力エネルギの変換手段の１つとして一般的に使用される整流器やインバータ等の電力変換装置に用いられ、それぞれ電流の流れを制御するためのスイッチング素子部として使用される。図１に示す半導体装置は、例えばエミッタ端子Ｅに接地電位、コレクタ端子Ｃに正電圧＋Ｖを印加して使用される。ゲート端子Ｇに負電圧（−Ｖ）又は接地電圧を印加した場合、半導体装置は遮断状態を維持する。すなわち半導体チップ１００及び半導体チップ１１０にそれぞれ形成されているＩＧＢＴ素子部については、Ｐ型のウェル領域４とＮ型のドリフト領域３で形成されるＰＮ接合部に逆バイアスが印加され、その接合部から主に不純物濃度が低いドリフト領域３中に空乏層が形成されるためである。また半導体チップ１１０の過電流検知部においても、ＩＧＢＴ素子部と同様、Ｐ型のウェル領域４とＮ型のドリフト領域３で形成されるＰＮ接合部に逆バイアスが印加されるため遮断状態となる。一方、過温度検知部においては、アノード端子Ａとカソード端子Ｋとの間に所定の大きさの定電流をパルス又は定常的に通電して使用する。ＩＧＢＴ素子部が遮断状態においてはほとんど損失が発生しないため、半導体チップ１００及び半導体チップ１１０のいずれにおいてもほとんど温度が変化せず、その結果、アノード端子Ａとカソード端子Ｋ間の電圧はほとんど変化しない。
次に、ゲート端子ＧにＩＧＢＴのゲート閾値電圧以上の所定の正電圧（＋Ｖ）を印加すると、半導体装置は遮断状態から導通状態へと移行する。図３及び図４に示すＩＧＢＴ素子部では、ゲート電極７に正電位が印加されると、ゲート絶縁膜６を介して接するウェル領域４の表層部に反転層が形成されるため、電子がエミッタ領域５から反転層を通ってドリフト領域３へと流れ始める。この結果、ドリフト領域３に伸張していた空乏層は後退し、コレクタ端子とエミッタ端子間に印加されていた電圧は低下し、最終的には基板領域１からホール電流が流れ始める。これにより、ドリフト領域３には電子及びホールが供給されることとなり、電導度変調によってドリフト領域３の抵抗が低下し、低オン抵抗でコレクタ端子Ｃとエミッタ端子Ｅ間で電流が流れるようになる。この電流が流れ始める際に、図１に示すように並列実装されている２つの半導体チップ１００と１つの半導体チップ１１０の３つの半導体チップのＩＧＢＴ素子部が同時に、且つ、同じ抵抗値の変化でターンオンすれば、それぞれの半導体チップに電流が均一に配分されるのであるが、実際には製造バラつき等により異なるタイミングでターンオンがはじまる。このとき、本実施形態では、半導体チップ１００及び半導体チップ１１０のいずれの半導体チップとも電流が増加すると、それによる温度上昇と共に半導体チップの抵抗値が上昇して動作電圧が高くなり、流れる電流が制限される負帰還特性を有しているため、３つの半導体チップのいずれか1つに電流が集中しそうになっても流れる電流が均一化される。このことから、本実施形態においては、過電流検出部を半導体チップ１１０の１チップしか形成していないものの、図１で示した大電流用の半導体装置自体に、規定値を超える過電流が流れる際には、半導体チップ１１０の過電流検出部が過電流を検知するため、検知もれなく、且つ、全ての半導体チップに対してほぼ同時に、過電流を防止するための電流遮断を行うことができる。このことから、過電流による半導体装置の破壊を防止することができる。
また図１に示す半導体装置がターンオンした後、定常状態として大電流が流れると、電流値及び動作電圧に応じた定常オン損失が生じ、時間経過と共に各半導体チップの温度は上昇する。このとき本実施形態においては、並列実装されている２つの半導体チップ１００と１つの半導体チップ１１０の３つの半導体チップのＩＧＢＴ素子部は、上述したとおり、チップの温度が上昇すると、それぞれの抵抗値が上昇して動作電圧が高くなり、流れる電流が制限される負帰還特性を有しているため、３つの半導体チップのいずれか１つの半導体チップのみ温度が上昇しそうになっても、それぞれの温度が均一化される。
また本実施形態においては、半導体チップ１１０の配置を隣接するチップの数が最も多い位置、つまり、２つの半導体チップ１００に挟まれるように配置している。具体的には、本実施形態では、図２に示すように、発熱した各半導体チップは、放熱用に実装された絶縁基板２１０及びベースプレート４００を介して冷却器５００によって冷却される。各半導体チップの放熱は冷却器５００までの各部位の熱抵抗に応じた熱の拡がりをもってなされるのであるが、本実施形態のように３つの半導体チップを同一直線状に配置した場合、中央に位置する半導体チップにおいては、両隣にある半導体チップの熱の拡がりと干渉するため、両端にある半導体チップに比べて放熱性が厳しい状態となる。この放熱性能が最も厳しくチップ温度が最も高くなる位置に半導体チップ１１０を配置することで、過温度検出部が過温度を検知するため、検知もれなく、且つ、全ての半導体チップに対してほぼ同時に、過温度を防止するための電流遮断を行うことができる。このことから、過温度による半導体装置の破壊を防止することができる。そして再度、図１に示すゲート端子Ｇに負電圧（−Ｖ）又は接地電圧を印加した場合、半導体装置は導通状態から遮断状態へと移行する。すなわち半導体チップ１００及び半導体チップ１１０にそれぞれ形成されているＩＧＢＴ素子部については、チャネルを流れていた電子電流の供給が停止すると共に、Ｐ型のウェル領域４とＮ型のドリフト領域３で形成されるＰＮ接合部に逆バイアスが印加され、その接合部から主に不純物濃度が低いドリフト領域３中に空乏層が形成されるためである。
このように本実施形態に示す構成にすることによって、複数の半導体チップのうち特定のチップにのみ保護素子を内蔵する場合でも、原理的に検知漏れがなく、且つ、必要時に保護機能が動作する半導体装置を提供することができる。また、特定の半導体チップにのみ保護機能を形成することによって、保護機能を形成しない半導体チップの大電流駆動に寄与する有効面積を向上することができるため、半導体チップの総面積を低減することができる。このことから、半導体装置全体をより小型化することが可能となる。なお、本実施形態においては、並列実装されている半導体チップが合計３つであったが、図６（ａ）〜（ｄ）に示すように、並列実装された半導体チップ数が異なっていても、上記で説明した効果を同じように得ることができる。
図６（ａ）は半導体チップが２つ並列実装された場合を示しており、一方の半導体チップにのみ保護機能を形成した場合を示している。半導体チップが２つである場合においては、半導体チップは互いに隣接し合っているため、どちらの半導体チップに保護機能が内蔵されていても良い。図６（ｂ）は半導体チップが４つ並列実装された場合を示しており、４つの半導体チップが一列に並んだ配置になっている。図６（ｂ）に示す構成においては、隣接する半導体チップの数が最も多い半導体チップの位置は、一列に並んだ両端以外の２つの半導体チップ位置となる。図６（ｂ）に示す構成では、一例として、左から２番目の半導体チップ位置に保護機能が内蔵された半導体チップを配置した場合を図示しているが、右から２番目の半導体チップ位置に配置しても良いし、左から２番目と、右から２番目の２つの半導体チップ位置に保護機能が内蔵された半導体チップを配置しても良い。いずれにしても、最も温度が高くなる位置に保護機能を有するため、原理的に検知漏れがなく、且つ、必要時に保護機能が動作する半導体装置を提供することができる。
図６（ｃ）に示す構成は半導体チップが４つ並列実装された場合を示しており、４つの半導体チップが２行２列に並んだ配置になっている。図６（ｃ）に示す構成においては、隣接する半導体チップの数はいずれの半導体チップ位置でも同等であるため、どの半導体チップ位置に保護機能が内蔵された半導体チップを配置しても良い。図６（ｃ）に示す構成は１つの半導体チップのみ保護機能を有する半導体チップを配置している場合を示しているが、２つ以上の半導体チップに保護機能が内蔵されていても良い。図６（ｄ）に示す構成は半導体チップが６つ並列実装された場合を示しており、６つの半導体チップが３半導体チップずつ２列に並んだ配置になっている。図６（ｄ）に示す構成においては、隣接する半導体チップの数が最も多い半導体チップ位置が、２列に並んだ左右両端以外の２つの半導体チップ位置となる。図６（ｄ）に示す構成は中央部の下側の半導体チップ位置に、保護機能が内蔵された半導体チップを配置した場合を図示しているが、中央部の上側の半導体チップ位置に配置しても良いし、中央部の上下２つの半導体チップ位置に共に保護機能が内蔵された半導体チップを配置しても良い。いずれにしても最も温度が高くなる位置に保護機能を有するため、原理的に検知漏れがなく、且つ、必要時に保護機能が動作する半導体装置を提供することができる。
このように、並列実装された半導体チップの数に関わらず、本実施形態の効果を得ることができる。また図７や図８（ａ）〜（ｄ）に示すように、保護機能を有する半導体チップ１１０における、センサ部４０の半導体チップ内配置を、大電流が流れる半導体チップの実装エリア全体における中央部分に近い位置に配置するように形成することで、半導体チップ面内の中でも検知漏れなく必要時に保護機能を動作させることができる。すなわち、例えば温度を検出する温度検知センサが実装エリア全体における中央部分に近い位置に配置されると、隣接する半導体チップやエリアの熱干渉により、最も熱抵抗の高い位置にセンサ部４０を配置することができるため、実装エリア全体の中でも最も高いを温度を検出できるためである。このように、本実施形態では、各半導体チップにおける温度分布ではなく、大電流を駆動する半導体装置全体で最適となる位置にセンサ部４０を形成することで、保護機能を有する半導体チップのチップ数を最小限に抑えつつ、保護機能の検知漏れを防止し、且つ、保護機能を形成しない半導体チップの大電流駆動に寄与する有効面積を向上することができる。
以上の説明から明らかなように、本発明の第１の実施形態となる半導体装置によれば、絶縁基板２１０上に隣接配置された２つの半導体チップ１００と１つの半導体チップ１１０のうち、隣接する半導体チップの数が最も多い半導体チップ１１０が保護素子を有し、半導体チップ１００と半導体チップ１１０は、動作温度が高くなるに応じて動作電圧が高くなる特性を有し、保護素子は、半導体チップ１１０に流れる電流値が規定値以上である場合、半導体チップ１１０に流れる電流を遮断する。すなわち本発明の第１の実施形態となる半導体装置では、絶縁基板２１０の熱分布を均一な状態にしつつ、絶縁基板２１０上で熱が集中する箇所に保護素子が設けられている。そしてこのような構成によれば、熱破壊されやすい半導体チップを精度よく特定できるので、より確実に回路を保護することができる。
〔第２の実施形態〕
次に、図９乃至図１２を参照して、本発明の第２の実施形態となる半導体装置の構成について説明する。なお本実施形態の半導体装置は、第１の実施形態で説明した半導体チップがＩＧＢＴとは電流電圧特性が異なるＭＯＳＦＥＴで構成されたものである。また図９は本実施形態の半導体装置の上面図、図１０は図９に示す線分ＹＹ’における半導体装置の断面図、図１１は図９に示す半導体チップ１２０の断面図、図１２は図９に示す半導体チップ１３０の断面図を示す。
本実施形態の半導体装置は、保護機能を有さない２つの半導体チップ１２０と保護機能を有する半導体チップ１３０とを有し、３つの半導体チップは実装基板２００に並列に実装されている。半導体チップ１２０及び半導体チップ１３０は共に炭化珪素を半導体基体材料とした縦型のＭＯＳＦＥＴにより構成されている。すなわち、半導体チップ１２０の裏面側にはドレイン端子Ｄが形成され、表面側には大電流を通電する大面積のソース端子Ｓと信号線用のゲート端子Ｇがそれぞれ形成されている。一方、半導体チップ１３０の裏面側にはドレイン端子Ｄが形成され、表面側には、大電流を通電する大面積のソース端子Ｓと信号線用のゲート端子Ｇに加えて、ソース端子Ｓに流れる電流の大きさをモニタする電流検知用の電流センス端子Ｆと、半導体チップ１３０の温度をモニタする温度検知用のダイオードの２端子に相当するアノード端子Ａとカソード端子Ｋが形成されている。なお、半導体チップ１２０及び半導体チップ１３０では共に、ソース端子Ｓからソースセンス端子Ｍがゲート端子Ｇの基準電位用の端子として分岐される。
絶縁基板２１０上には、ドレイン端子Ｄとして外部に接続するドレイン用金属膜２２５、ソース端子Ｓとして外部に接続するソース用金属膜２３５、ソースセンス端子Ｍとして外部に接続するソースセンス用金属膜２４０、ゲート端子Ｇとして外部に接続するゲート用金属膜２５０、電流センス端子Ｆとして外部に接続する電流センス用金属膜２６０、アノード端子Ａとして外部に接続するアノード用金属膜２７０、及びカソード端子Ｋとして外部に接続するカソード用金属膜２８０が形成されている。ドレイン用金属膜２２５上には、半導体チップ１２０と半導体チップ１３０の裏面側（ドレイン端子Ｄ側）が接するように、半田やろう材等の接合材料を介して半導体チップ１２０と半導体チップ１３０が配置されている。
半導体チップ１２０及び半導体チップ１３０の表面側に形成されているソース端子Ｓは、アルミニウムワイヤやアルミニウムリボン等のソース用金属配線３３５を介して、ソース用金属膜２３５に接続され、大電流が導通できるように配線されている。半導体チップ１２０及び半導体チップ１３０の表面側に形成されているゲート端子Ｇ及びソースセンス端子Ｍは、アルミニウムワイヤやアルミニウムリボン等からなるゲート用金属配線３５０及びソースセンス用金属配線３４０をそれぞれ介して、ゲート用金属膜２５０及びソースセンス用金属膜２４０にそれぞれ接続されている。半導体チップ１３０の表面側にのみ形成されている電流センス端子Ｆ、アノード端子Ａ、及びカソード端子Ｋは、アルミニウムワイヤやアルミニウムリボン等からなる電流センス用金属配線３６０、アノード用金属配線３７０、及びカソード用金属配線３８０をそれぞれ介して、電流センス用金属膜２６０、アノード用金属膜２７０、及びカソード用金属膜２８０にそれぞれ接続されている。本実施形態の半導体装置は、放熱性を向上して安定的に性能を発揮するために、第１の実施形態と同様、図１０に示すように、半導体チップ１２０や半導体チップ１３０で発生した熱を速やかに放熱できるような放熱構成となっている。
〔半導体チップ１２０の構成〕
半導体チップ１２０は、図１１に示すように、炭化珪素からなるＮ＋型の基板領域２１上にＮ−型のドリフト領域２２が形成された基板材料からなるＭＯＳＦＥＴにより構成されている。基板領域２１としては、抵抗率が数ｍ〜数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域２２としては、Ｎ型の不純物密度が１０１４〜１０１７ｃｍー３、厚みが数μｍ〜数１０μｍのものを用いることができる。抵抗率や不純物密度及び厚みは素子構造や所要の耐圧に応じて上記範囲外となっても勿論良いが、一般に抵抗率及び厚みが小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにすることが望ましい。本実施形態では不純物密度が１０１６ｃｍー３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた。
ドリフト領域２２の表層部にはＰ型のウェル領域２３が形成され、ウェル領域２３の表層部にはＮ＋型のソース領域２４が形成されている。ドリフト領域２２、ウェル領域２３、及びソース領域２４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜２５を介して、Ｎ型の多結晶シリコンからなるゲート電極２６が配設されている。ウェル領域２３、ソース領域２４、ゲート絶縁膜２５、及びゲート電極２６を基本セルとして、繰り返し複数のセルが配置されている。配置されるセル数は制御すべき電流の大きさに応じて決められるため、制御する電流が大きいほど配置するセル数は大きくなり、チップサイズが大きくなる。ソース領域２４及びウェル領域２３に接し、且つ、ゲート電極２６には接しないように、アルミニウム材料からなるソース電極２７が形成されている。基板領域１にオーミック接続するようにドレイン電極２８が形成されている。このように本実施形態のＭＯＳＦＥＴは、ゲート電極２６が半導体基体に対して平面上に形成されている所謂プレーナ型をしているが、ゲート電極２６が基板材料の表面に形成された溝中に形成されるトレンチ型のＭＯＳＦＥＴであっても勿論良い。本実施形態の半導体チップ１２０を構成するＭＯＳＦＥＴは、図１３に示すような電流・電圧特性を有する。すなわち半導体チップ１２０は、定常的に使用する際の最大電流だけでなく、全ての電流領域において、少なくとも使用動作温度範囲の中で最大温度となる時に動作電圧が最も高くなる特性を有している。つまり半導体チップ１２０は、全ての電流領域において、温度が上がると電流が流れにくくなる負帰還特性を有する。
なお、第１の実施の形態で示したように、少なくとも使用動作温度範囲の中で最大温度となる最大温度時に、温度が上がると電流が流れにくくなる負帰還特性を持つという特徴のみを有していてももちろん良いのであるが、本発明の半導体チップ（温度センサ無し）１２０では、全ての電流領域において、温度が上がると電流が流れにくくなる負帰還特性を持つという特徴を有しているとなお良い。
このような温度特性を有するためには、次のような条件を満たすＭＯＳＦＥＴの構成であれば良い。ＭＯＳＦＥＴのソース端子とドレイン端子間の抵抗は、ソース端子側から、（１）ソース電極の抵抗、（２）ソース電極とソース領域間のコンタクト抵抗、（３）ソース領域の抵抗、（４）チャネル抵抗（オン時にウェル領域表層部にできる反転チャネル）、（５）ＪＦＥＴ抵抗（対面するウェル領域に挟まれたドリフト領域部の抵抗）、（６）ドリフト領域の抵抗、（７）基板領域の抵抗、（８）基板領域とドレイン電極とのコンタクト抵抗、（９）ドレイン電極の抵抗成分に分割することができ、それらが直列接続して成り立っている。
次に、シリコン材料を用いてＭＯＳＦＥＴを作製した場合においては、一般的に（５）ＪＦＥＴ抵抗以外の抵抗成分は、温度上昇に対して抵抗が増加する傾向にあるため、少なくとも最大温度時において、（５）の抵抗成分の減少しろよりも、他の抵抗成分の増加しろが大きくなるように設計すればよい（ＪＦＥＴ抵抗部は温度上昇によるＰＮ接合におけるビルトイン電圧の減少により、電子の流れを抑制するビルトイン電界が小さくなるため、温度の上昇と共に抵抗が減少する条件を有する）。例えば、上記の抵抗成分の中で最も抵抗値が大きく、かつ抵抗の制御がしやすい（６）のドリフト領域の抵抗の最大温度時の増加しろが（５）の抵抗成分の減少しろよりも大きくすればよい。このような関係を満たすための具体的な方策としては、例えばＪＦＥＴ抵抗の減少しろが小さくなるように、ウェル領域間の距離を所定値以上はなして初期状態における抵抗値が小さくなるようにしておくのが有効である。これは、一般にＪＦＥＴ抵抗がウェル領域間におけるウェル領域からの電界が及ばない部分の距離に依存しており、その距離の初期値が大きくなるほど、温度により電界が及ぶ部分の距離の変化しろの割合は低下するためである。つまり、ウェル領域間の電界の及ぶ部分の距離とウェル領域間の電界が及んでいない部分の距離の比率を事前に設計し、ドリフト領域の抵抗の最大温度時の増加しろよりも、ＪＦＥＴ抵抗の低下しろが小さくなるようにしておくことで容易に実現が可能である。
一方、本実施の形態で示している炭化珪素材料においては、シリコン材料とは異なり、その半導体材料特性から、上記（５）ＪＦＥＴ抵抗以外においても、温度上昇に対して抵抗が減少する条件をもつ抵抗成分を有する。炭化珪素材料においてもシリコン材料と同様に導入した不純物の量よって、半導体層の抵抗を制御しているが、炭化珪素材料に導入される不純物がイオン化するためのエネルギーがシリコンよりも大きいため、特に不純物濃度が高い条件では、室温時よりも高温時のほうがイオン化されキャリア濃度が高い条件を有する。そのため、特に（２）ソース電極とソース領域間のコンタクト抵抗、（３）ソース領域の抵抗、（７）基板領域の抵抗、（８）基板領域とドレイン電極とのコンタクト抵抗については、室温から所定の高温度（せいぜい１００〜１００数十℃）までは、抵抗が低下する傾向を有する。また、（４）チャネル抵抗に関しても、炭化珪素の組成元素であるカーボンがゲート絶縁膜界面にカーボンクラスターとして存在するため、電子移動度の温度特性がシリコンとは異なり、所定の高温度（条件によるが１００〜数１００℃）まではチャネル抵抗が減少する条件が存在する。このことから、炭化珪素材料においては、前記（２），（３），（４），（５），（７），（８）の温度特性が温度上昇に伴って抵抗が増加する温度以上を最大温度とするか、少なくとも抵抗が減少する成分の抵抗減少しろよりも、抵抗が増加する増加しろの方が大きくなる温度を最大温度とするか、抵抗値がほぼ単調増加する（６）ドリフト領域の抵抗の増加しろが、他の減少しろよりも少なくとも大きくなるように設計することで実現することができる。一例としては、現状比較的抵抗値の割合の大きい（４）チャネル抵抗が少なくとも最大温度以下で単調増加に転じるように設計するなどが挙げられる。これは、例えばＮＯ酸化もしくはアニールやＮ２Ｏ酸化もしくはアニールなど、ゲート絶縁膜の形成法を工夫し、カーボンクラスターによる界面準位を低減することで容易に実現可能である。いずれにしても、図１３に示すような電気特性を有するＭＯＳＦＥＴを作製することは可能である。
〔半導体チップ１３０の構成〕
半導体チップ１３０の大電流を制御するメイン部は、図１２に示すように、半導体チップ１２０と同様のＭＯＳＦＥＴにより構成されている。具体的には、半導体チップ１３０は、炭化珪素を材料としたＮ＋型の基板領域２１上にＮ−型のドリフト領域２２が形成された基板材料により構成されている。基板領域２１としては、抵抗率が数ｍ〜数１０ｍΩｃｍ、厚さが数〜数１００μｍ程度のものを用いることができる。ドリフト領域２２としては、Ｎ型の不純物密度が１０１４〜１０１７ｃｍー３、厚みが数μｍ〜数１０μｍのものを用いることができる。抵抗率や不純物密度及び厚みは素子構造や所要の耐圧に応じて上記範囲外となっても勿論よいが、一般に抵抗率及び厚みは小さい方が導通時の損失を低減できるため、可能な限り抵抗が小さくなるようにすることが望ましい。本実施形態では不純物密度が１０１６ｃｍー３、厚みが５μｍで耐圧が６００Ｖクラスのものを用いた。
半導体チップ１３０のソース端子Ｓに接続されるＭＯＳＦＥＴ素子部、つまり大電流を制御するメイン部（図１２中の中央部）では、ドリフト領域２２の表層部にＰ型のウェル領域２３が形成され、ウェル領域２３の表層部にＮ＋型ソース領域２４が形成されている。ドリフト領域２２、ウェル領域２３、及びソース領域２４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜２５を介して、Ｎ型の多結晶シリコンからなるゲート電極２６が配設されている。ウェル領域２３、ソース領域２４、ゲート絶縁膜２５、及びゲート電極２６を基本セルとして、繰り返し複数のセルが配置される。図１２に示す構成では、図面の都合上、ソース端子Ｓに接続されているウェル領域２３が１つ含まれる分しか描かれていないが、配置されるセル数は制御すべき電流の大きさに応じて決められ、制御する電流が大きいほど配置するセル数を増やし、チップサイズを大きくすることができる。
ソース領域２４及びウェル領域２３に接し、且つ、ゲート電極２６に接しないように、アルミニウム材料からなるソース電極２７が形成されている。基板領域２１にオーミック接続するようにドレイン電極２８が形成されている。半導体チップ１３０のＭＯＳＦＥＴ素子部は半導体チップ１２０と同様の構成をしている。半導体チップ１３０のＭＯＳＦＥＴも半導体チップ１２０と同様、図１３に示すような電流・電圧特性を有する。半導体チップ１３０においても、定常的に使用する際の最大電流だけでなく、全ての電流領域において、少なくとも使用動作温度範囲の中で最大温度となる時に動作電圧が最も高くなる特性を有する。つまり、半導体チップ１３０も、駆動動作時に全ての電流領域において、温度が上がると電流が流れにくくなる負帰還特性を有する。
半導体チップ１３０は、第１の実施形態と同様、ＭＯＳＦＥＴ素子部の動作中の破壊を防止するために、過電流検知部（図１２中の右部）と過温度検知部（図１２中の左部）を有する。過電流検知部は、大電流を制御するＭＯＳＦＥＴ素子部（大電流制御部）と同じ基本セル構造で構成され、且つ、基本セル構造の並列数をＭＯＳＦＥＴ素子部（大電流制御部）の数百分の１〜数万分の１の間で比率を任意に設定して構成される。つまり、図１２に示すように、過電流検知部においては、ドリフト領域２２の表層部にＰ型のウェル領域２３が形成され、ウェル領域２３の表層部にＮ＋型ソース領域２４が形成され、ドリフト領域２２、ウェル領域２３、及びソース領域２４の表層部に接するように、シリコン酸化膜からなるゲート絶縁膜２５を介して、Ｎ型の多結晶シリコンからなるゲート電極２６が配設されている。
ソース領域２４及びウェル領域２３に接し、且つ、ゲート電極２６及びソース電極２７に接しないように、アルミニウム材料からなる電流センス電極２９が形成されている。このように、電流センス電極２９下の構造は、ソース電極２７下のＭＯＳＦＥＴ素子部と同じ構造をしている。この過電流検知部には、常にＭＯＳＦＥＴ素子部（大電流制御部）に対する基本セル構造の並列数の比率に応じた電流が流れるため、その電流値をモニタすることによって、ＭＯＳＦＥＴ素子部（大電流制御部）に流れる電流を推測することができる。そして、過電流検知部に所定値以上の電流が流れた場合、ＭＯＳＦＥＴ素子部（大電流制御部）に流れる電流を遮断するように設定することにより、過電流による半導体チップの破壊を防止できる。
過温度検知部は、半導体チップ中のＭＯＳＦＥＴ素子部（大電流制御部）の近接部に配設された大電流制御部とは絶縁された信号用のダイオードで構成される。図１２に示す構成では、過温度検知部は、ポリシリコン層に形成されたＰＮ接合ダイオードにより構成されている。ドリフト領域２２の表層部にはコレクタ電界を緩和するためにソース電極２８に接続されたＰ型の電界緩和領域３０が形成され、電界緩和領域３０上にはシリコン酸化膜からなる絶縁膜３１を介してポリシリコン層からなるＰ型のアノード領域３２とＮ型のカソード領域３３が形成されている。アノード領域３２及びカソード領域３３にそれぞれ接するように、アルミニウム材料からなるアノード電極３４及びカソード電極３５が形成されている。過温度検知部は、ポリシリコン層に形成されたＰＮ接合ダイオードの電圧降下の温度特性を利用して、半導体チップの温度をモニタする。ＰＮ接合ダイオードの電圧降下は温度の上昇にほぼ比例して小さくなることから、半導体チップの温度をほぼ正確に推定できる。そして、過温度検知部に所定値以下の電圧降下が印加された場合、大電流制御部に流れる電流を遮断するように設定することで、過温度による半導体チップの破壊を防止できる。図１２に示す構成では、過温度検知部は、１段のＰＮ接合により形成されているが、電圧変位をモニタしやすくするために、複数段のＰＮ接合を直列接続しても良い。
〔動作〕
本実施形態の半導体装置は、ソース端子Ｓに接地電位、ドレイン端子Ｄに正電圧＋Ｖを印加して使用される。ゲート端子Ｇに負電圧（−Ｖ）又は接地電圧を印加した場合、半導体装置は遮断状態を維持する。すなわち、半導体チップ１２０及び半導体チップ１３０にそれぞれ形成されているＭＯＳＦＥＴ素子部では、Ｐ型のウェル領域２３とＮ型のドリフト領域２２で形成されるＰＮ接合部に逆バイアスが印加され、その接合部から主に不純物濃度が低いドリフト領域２２中に空乏層が形成されるためである。半導体チップ１３０の過電流検知部においても、ＭＯＳＦＥＴ素子部と同様に、Ｐ型のウェル領域２３とＮ型のドリフト領域２２で形成されるＰＮ接合部に逆バイアスが印加されるため遮断状態となる。一方、過温度検知部においては、アノード端子Ａとカソード端子Ｋとの間に所定の大きさの定電流をパルス又は定常的に通電して使用する。ＭＯＳＦＥＴ素子部が遮断状態にある時はほとんど損失を発生しないため、半導体チップ１２０及び半導体チップ１３０のいずれにおいてもほとんど温度が変化せず、その結果、アノード端子Ａとカソード端子Ｋ間の電圧はほとんど変化しない。
ゲート端子ＧにＭＯＳＦＥＴのゲート閾値電圧以上の所定の正電圧（＋Ｖ）を印加すると、半導体装置は遮断状態から導通状態へと移行する。図１１及び図１２に示すＭＯＳＦＥＴ素子部では、ゲート電極２６に正電位が印加されると、ゲート絶縁膜２５を介して接するウェル領域２３の表層部に反転層が形成されるため、電子がソース領域２４から反転層を通ってドリフト領域２２へと流れ始める。ドリフト領域２２に伸張していた空乏層は後退し、ドレイン端子Ｄとソース端子Ｓ間に印加されていた電圧は低下し低抵抗で電流が流れ始める。この電流が流れ始める際、半導体チップ１２０と半導体チップ１３０のＭＯＳＦＥＴ素子部が同時に、且つ、同じ抵抗値の変化でターンオンすれば、それぞれの半導体チップに均一に電流が配分されるのであるが、実際には製造バラつき等により異なるタイミングでターンオンが始まる。このとき本実施形態では、半導体チップ１２０及び半導体チップ１３０共に電流が増加すると、それによる温度上昇と共に半導体チップの抵抗値が上昇して動作電圧が高くなり、流れる電流が制限される負帰還特性を有しているため、３つの半導体チップのいずれか１つに電流が集中しそうになっても温度上昇と共に電流が均一化される。
このことから、本実施形態においては、過電流検出部を半導体チップ１３０の１チップしか形成していないものの、図９で示した大電流用の半導体装置自体に規定値を超える過電流が流れる際には、半導体チップ１３０の過電流検出部が過電流を検知するため、検知もれなく、且つ、全ての半導体チップに対してほぼ同時に、過電流を防止するための電流遮断を行うことができる。このことから、過電流による半導体装置の破壊を防止することができる。また本実施形態においては、シリコンに比べて熱伝導性の高い半導体材料である炭化珪素を基板材料としているため、過電流が流れた時に生じる熱の広がりがより速く、並列実装された半導体チップ間の熱のバランスが素早く行われるため、過渡的な状況においても、さらに検知漏れが起こりにくくなる。
この結果、保護機能としての信頼性が向上すると共に、半導体チップの並列実装数が多い時に過電流検知部の配置数を減らし、保護機能部の面積を削減することで、半導体装置としての小型化が可能となる。また半導体装置がターンオンした後、定常状態として大電流が流れると、流れる電流値及び動作電圧に応じた定常オン損失が生じ、時間の経過と共に各半導体チップの温度が上昇する。このとき本実施形態の半導体装置においては、並列実装されている半導体チップ１２０と半導体チップ１３０のＭＯＳＦＥＴ素子部は、上述したとおり、チップの温度が上昇すると、それぞれの抵抗値が上昇して動作電圧が高くなり、流れる電流が制限される負帰還特性を有しているため、３つの半導体チップのいずれか１つの半導体チップのみ温度が上昇しそうになっても温度が均一化される。また本実施形態においては、ＭＯＳＦＥＴの電流電圧特性が図１３に示すように、全電流領域において負帰還特性を有しているため、ゲート信号がフルオン状態ではなく、低電流ではあるものの高電圧状態で電流が流れた場合においても、検知もれなく過温度を検出できるため、さらに信頼性の高い保護機能を有する。
また本実施形態においては、半導体チップ１３０の配置を、隣接するチップの数が最も多い位置、つまり、２つの半導体チップ１２０に挟まれるように配置している。図１０に示すように、本実施形態の半導体装置では、発熱した各半導体チップは放熱用に実装された絶縁基板２１０及びベースプレート４００を介して冷却器５００によって冷却される。各半導体チップの放熱は冷却器５００までの各部位の熱抵抗に応じた熱の拡がりをもってなされるのであるが、本実施形態のように３つの半導体チップを同一直線状に配置した場合、中央に位置する半導体チップにおいては、両隣にある半導体チップの熱の拡がりと干渉するため、両端にある半導体チップに比べて放熱が厳しい状態となる。この放熱性能が最も厳しくチップ温度が最も高くなる位置に半導体チップ１３０を配置することで、過温度検出部が過温度を検知するため、検知もれなく、且つ、全ての半導体チップに対してほぼ同時に、過温度を防止するための電流遮断を行うことができる。このことから、過温度による半導体装置の破壊を防止できる。また本実施形態においては、ＭＯＳＦＥＴを熱抵抗の低く、熱バランス性に優れた炭化珪素で形成しているため、熱分布が生じやすい過渡状態においても、さらに過温度による半導体装置の破壊を防止できる。
再度、ゲート端子Ｇに負電圧（−Ｖ）又は接地電圧を印加した場合、半導体装置は導通状態から遮断状態へと移行する。すなわち、半導体チップ１２０及び半導体チップ１３０にそれぞれ形成されているＭＯＳＦＥＴ素子部については、チャネルを流れていた電子電流の供給が停止すると共に、Ｐ型のウェル領域２３とＮ型のドリフト領域２２で形成されるＰＮ接合部に逆バイアスが印加され、その接合部から主に不純物濃度が低いドリフト領域２２中に空乏層が形成されるためである。このように本実施形態に示す構成にすることによって、複数の半導体チップのうち特定の半導体チップにのみ保護素子を内蔵する場合でも、全ての電流領域において原理的に検知漏れがなく、且つ、必要時に保護機能が動作する半導体装置を提供できる。また、各半導体チップ間の熱抵抗を小さくすることで、過渡的な電流分布・温度分布も均一化しやすくなるため、定常状態及び過渡状態のいずれの状態においても、原理的に検知漏れがなく、且つ、必要時に保護機能が動作する半導体装置を提供できる。また、特定の半導体チップにのみ保護機能を形成することによって、保護機能を形成しない半導体チップの大電流駆動に寄与する有効面積を向上できるため、半導体チップの総面積を低減することができる。このことから、半導体装置全体をより小型化することが可能となる。
なお本実施形態においては、並列実装されている半導体チップが合計３チップで構成されている場合を一例として説明してきたが、本実施形態においても、第１の実施形態で説明した図６（ａ）〜（ｄ）に示すような並列実装された半導体チップ数が異なる場合であっても、上記で説明した効果を同じように得ることができる。また第１の実施形態と同様、保護機能を有する半導体チップ１３０におけるセンサ部のチップ内配置についても、同様の効果を得ることができる。
以上の説明から明らかなように、本発明の第２の実施形態となる半導体装置によれば、絶縁基板２１０上に隣接配置された２つの半導体チップ１２０と１つの半導体チップ１３０のうち、隣接する半導体チップの数が最も多い半導体チップ１３０が保護素子を有し、半導体チップ１２０と半導体チップ１３０は、動作温度が高くなるに応じて動作電圧が高くなる特性を有し、保護素子は、半導体チップ１３０に流れる電流値が規定値以上である場合、半導体チップ１３０に流れる電流を遮断する。すなわち本発明の第２の実施形態となる半導体装置では、絶縁基板２１０の熱分布を均一な状態にしつつ、絶縁基板２１０上で熱が集中する箇所に保護素子が設けられている。そしてこのような構成によれば、熱破壊されやすい半導体チップを精度よく特定できるので、より確実に回路を保護することができる。
〔第３の実施形態〕
最後に、図１４，１５を参照して、本発明の第３の実施形態となる半導体装置の構成について説明する。なお本実施形態の半導体装置は、第２の実施形態における半導体装置の過電流検知機能を過温度検知機能で代用し、過電流検知部分を削減したものである。また図１４は本実施形態の半導体装置の上面図、図１５は図１４に示す半導体チップ１４０の断面図である。
本実施形態の半導体装置は、保護機能を有さない２つの半導体チップ１２０と保護機能を有する半導体チップ１４０を備え、半導体チップ１２０は第２の実施形態における半導体チップ１２０と同様の断面構造を有する。半導体チップ１４０の保護機能として、半導体チップ１４０の温度をモニタする温度検知用のダイオードの２端子に相当するアノード端子Ａとカソード端子Ｋが追加形成されている。つまり本実施形態においては、電流検知用の保護機能が形成されていないため、その分、図１５に示すように、大電流を駆動する部分を広く形成可能な構成となっている。本実施形態においては、半導体チップ１２０及び半導体チップ１４０がＭＯＳＦＥＴで構成されているため、図１１で示す電流・電圧特性に対してさらに電流が流れた場合、所定の電流値で電流波形が飽和する特性を有する。このため、飽和する電流値を所定の電流値となるように設計してやれば、最大電流を抑えることが可能となる。この場合、電流は飽和するものの動作電圧が急激に高くなり、半導体チップの温度も急激に高くなる。このため、過温度検知機能がもれなく作動すれば、半導体チップが破壊する前に半導体チップに遮断信号を発することができるため、過電流検知機能を過温度検知機能で代用することが可能となる。つまり、本実施形態においては、過温度検知機能１つで、従来までは過電流が破壊が生じていたモードにも対応することができる。この場合においても、半導体チップが熱抵抗の小さい炭化珪素材料で構成されていることも大きく貢献する。電流が飽和し急激に温度が変化する場合においても、各チップ間の温度が素早く均一になりやすいためである。このことから、本実施形態においては、過電流及び過温度による半導体装置の破壊を過温度検知部を形成するだけで防止できる。
なお本実施形態においては、半導体チップ１４０のチップサイズを変えずに、大電流を駆動するメイン部を増やしてより大電流を駆動できるような構成で説明してきたが、過電流検知部を削減した分のチップサイズを削減して、チップサイズの低減、さらには全半導体チップを実装した半導体装置自体の小型化に寄与することも可能である。また並列実装されている半導体チップが合計３チップで構成されている場合を一例として説明してきたが、本実施形態においても、第１の実施形態で説明した図６（ａ）〜（ｄ）に示すような並列実装された半導体チップ数が異なる場合であっても上記で説明した効果を同じように得ることができる。また第１の実施形態と同様、保護機能を有する半導体チップ１３０におけるセンサ部のチップ内配置についても、同様の効果を得ることができる。
以上の説明から明らかなように、本発明の第３の実施形態となる半導体装置によれば、第２の実施形態となる半導体装置による作用効果に加えて、過電流及び過温度による半導体装置の破壊を過温度検知部を形成するだけで防止できるという効果を得ることができる。
以上、本発明者らによってなされた発明を適用した実施の形態について説明したが、この実施形態による本発明の開示の一部をなす記述及び図面により本発明は限定されることはない。例えば本実施形態では、半導体チップはＩＧＢＴやＭＯＳＦＥＴにより構成されていたが、半導体チップがバイポーラトランジスタやサイリスタ等であっても負帰還特性を有してさえいれば、同様の効果を得ることができる。またスイッチ素子以外にも、例えばダイオード等に保護機能を有し、且つ、負帰還特性を有してさえいれば、やはり同様の効果を得ることができる。また第２及び第３の実施形態では、半導体チップの材料として、シリコン材料に比べて熱抵抗が小さい炭化珪素材料を一例として説明してきたが、少なくとも大電流を低抵抗で駆動することができ、且つ、熱抵抗の小さい材料であれば、同様の効果を得ることができ、ダイヤモンド等のその他の半導体材料でもよい。また炭化珪素のポリタイプとしては、４Ｈタイプ、６Ｈ、３Ｃ等のその他のポリタイプでも構わない。また、半導体チップのドリフト領域の導電型はＮ型であるとしたが、Ｐ型で構成されていてももちろん良い。また本実施形態の半導体装置はＤＣ／ＤＣコンバータや３相交流インバータ、Ｈブリッジ回路等、大電流を必要とするあらゆるタイプの電力変換装置に適用できる。このように、本実施形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれることは勿論である。
１，２１：基板領域
２：バッファ領域
３，２２：ドリフト領域
４，２３：ウェル領域
５：エミッタ領域
６，２５：ゲート絶縁膜
７，２６：ゲート電極
８：エミッタ電極
９：コレクタ電極
１０：電流センス電極
１１，３０：電界緩和領域
１２，３１：絶縁膜
１３，３２：アノード領域
１４，３３：カソード領域
１５：アノード電極
１６：カソード電極
２４：ソース領域
２７：ソース電極
２８：ドレイン電極
２９：電流センス電極
４０：センサ部
１００，１２０：保護機能を有さない半導体チップ
１１０，１３０，１４０：保護機能を有する半導体チップ
２００：実装基板
２１０：絶縁基板
２２０：コレクタ用金属膜
２２５：ドレイン用金属膜
２３０：エミッタ用金属膜
２３５：ソース用金属膜
２４０：エミッタ（ソース）センス用金属膜
２５０：ゲート用金属膜
２６０：電流センス用金属膜
２７０：アノード用金属膜
２８０：カソード用金属膜
２９０：裏面金属膜
３３０：エミッタ用金属配線
３４０：エミッタセンス用金属配線
３５０：ゲート用金属配線
３６０：電流センス用金属配線
３７０：アノード用金属配線
３８０：カソード用金属配線
４００：ベースプレート
５００：冷却器
５１０：水路
Ａ：アノード端子
Ｃ：コレクタ端子
Ｄ：ドレイン端子
Ｅ：エミッタ端子
Ｆ：電流センサ端子
Ｇ：ゲート端子
Ｋ：カソード端子
Ｍ：エミッタ（ソース）センス端子
Ｓ：ソース端子

Claims (3)

  1. 隣接配置された３つ以上の半導体チップを有する回路基板を備え、
    前記３つ以上の半導体チップのうち、隣接する半導体チップの数が最も多い半導体チップは保護素子を有し、
    前記３つ以上の半導体チップは全て、動作温度が高くなるに応じて動作電圧が高くなる特性を有し、
    前記保護素子は、半導体チップに流れる電流値が規定値以上である場合、半導体チップに流れる電流を遮断すること
    を特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記３つ以上の半導体チップは全て、シリコンの熱伝導度より高い熱伝導度を有する半導体材料により形成されていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記３つ以上の半導体チップは全て、炭化珪素又はダイヤモンドにより形成されていることを特徴とする半導体装置。
JP2009082781A 2009-03-30 2009-03-30 半導体装置 Active JP5563779B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009082781A JP5563779B2 (ja) 2009-03-30 2009-03-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009082781A JP5563779B2 (ja) 2009-03-30 2009-03-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2010238772A true JP2010238772A (ja) 2010-10-21
JP5563779B2 JP5563779B2 (ja) 2014-07-30

Family

ID=43092866

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009082781A Active JP5563779B2 (ja) 2009-03-30 2009-03-30 半導体装置

Country Status (1)

Country Link
JP (1) JP5563779B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013032860A (ja) * 2011-08-01 2013-02-14 Mitsubishi Electric Corp 冷凍サイクルの冷媒液溜り防止装置およびその装置を用いた冷媒の回収方法
JP2014120638A (ja) * 2012-12-18 2014-06-30 Rohm Co Ltd パワーモジュール半導体装置およびその製造方法
JP2018107481A (ja) * 2018-04-09 2018-07-05 ローム株式会社 パワーモジュール半導体装置
CN111354721A (zh) * 2018-12-20 2020-06-30 三菱电机株式会社 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222730A (ja) * 1995-02-14 1996-08-30 Hitachi Ltd 半導体装置
JP2005197472A (ja) * 2004-01-07 2005-07-21 Toyota Motor Corp バイポーラ半導体装置
WO2005122273A1 (ja) * 2004-06-11 2005-12-22 Matsushita Electric Industrial Co., Ltd. パワー素子
JP2007074771A (ja) * 2005-09-05 2007-03-22 Nissan Motor Co Ltd 電圧駆動型スイッチング回路、多相インバータ装置、および、電圧駆動型スイッチング制御方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08222730A (ja) * 1995-02-14 1996-08-30 Hitachi Ltd 半導体装置
JP2005197472A (ja) * 2004-01-07 2005-07-21 Toyota Motor Corp バイポーラ半導体装置
WO2005122273A1 (ja) * 2004-06-11 2005-12-22 Matsushita Electric Industrial Co., Ltd. パワー素子
JP2007074771A (ja) * 2005-09-05 2007-03-22 Nissan Motor Co Ltd 電圧駆動型スイッチング回路、多相インバータ装置、および、電圧駆動型スイッチング制御方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013032860A (ja) * 2011-08-01 2013-02-14 Mitsubishi Electric Corp 冷凍サイクルの冷媒液溜り防止装置およびその装置を用いた冷媒の回収方法
JP2014120638A (ja) * 2012-12-18 2014-06-30 Rohm Co Ltd パワーモジュール半導体装置およびその製造方法
JP2018107481A (ja) * 2018-04-09 2018-07-05 ローム株式会社 パワーモジュール半導体装置
CN111354721A (zh) * 2018-12-20 2020-06-30 三菱电机株式会社 半导体装置
JP2020102495A (ja) * 2018-12-20 2020-07-02 三菱電機株式会社 半導体装置
JP7044049B2 (ja) 2018-12-20 2022-03-30 三菱電機株式会社 半導体装置
CN111354721B (zh) * 2018-12-20 2023-04-25 三菱电机株式会社 半导体装置

Also Published As

Publication number Publication date
JP5563779B2 (ja) 2014-07-30

Similar Documents

Publication Publication Date Title
JP5589042B2 (ja) 半導体装置
US11101259B2 (en) Semiconductor device
JP5453903B2 (ja) ワイドバンドギャップ半導体装置
US20140362490A1 (en) Semiconductor Device and Control Method Thereof
US10256212B2 (en) Semiconductor chip having multiple pads and semiconductor module including the same
US11393902B2 (en) Semiconductor device
JP2016167539A (ja) 半導体装置
WO2017119126A1 (ja) 半導体装置
KR20150076715A (ko) 전력 반도체 소자
JP5563779B2 (ja) 半導体装置
JP2021034506A (ja) 半導体装置及びインバータ
JP3997126B2 (ja) トレンチゲート型半導体装置
JP4778467B2 (ja) トレンチゲート型半導体装置
CN113632238A (zh) 半导体装置
US10325827B2 (en) Semiconductor device
JP6874443B2 (ja) 半導体装置および半導体装置の製造方法
US10115700B2 (en) Power module, electrical power conversion device, and driving device for vehicle
CN113544846A (zh) 半导体装置及系统
JP7106981B2 (ja) 逆導通型半導体装置
JP4853928B2 (ja) 炭化ケイ素静電誘導トランジスタの制御装置及び制御方法
GB2589373A (en) Semiconductor device monolithically integrated with a leakage current sense region
JP2010199149A (ja) 半導体装置
JP2022042526A (ja) 半導体装置
JP2011193016A (ja) トレンチゲート型半導体装置
WO2014091545A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130620

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130627

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140519

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140613

R150 Certificate of patent or registration of utility model

Ref document number: 5563779

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150