JPH098322A - ハイブリッドショットキー注入電界効果トランジスタ - Google Patents
ハイブリッドショットキー注入電界効果トランジスタInfo
- Publication number
- JPH098322A JPH098322A JP8153545A JP15354596A JPH098322A JP H098322 A JPH098322 A JP H098322A JP 8153545 A JP8153545 A JP 8153545A JP 15354596 A JP15354596 A JP 15354596A JP H098322 A JPH098322 A JP H098322A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion region
- silicon layer
- effect transistor
- trench
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 12
- 238000002347 injection Methods 0.000 title claims description 15
- 239000007924 injection Substances 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 38
- 239000010703 silicon Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000002513 implantation Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
キー注入電界効果トランジスタ(HSINFET)を提
供する。 【解決手段】 SOI基板のN型のシリコン層3内に離
隔形成されたP型の第1及び第2拡散領域5,9と、第
1拡散領域5内に形成されたN型の第3拡散領域7と、
第3拡散領域7とシリコン層3とに挟まれた第1拡散領
域5をチャネルとするようにして絶縁膜11上に形成さ
れたゲート電極15と、第1及び第3拡散領域5,7に
接触するカソード電極13と、シリコン層3に設けたト
レンチ内に充填形成されて記第2拡散領域9と接触する
アノード電極17と、を有してなる。また、トレンチ底
部周囲に第4拡散領域19を形成する。
Description
ットキー注入電界効果トランジスタ(Hybrid Schottky
Injection Field Effect Transistor : HSINFE
T)に関し、特に、順方向特性を改善するその構造に関
する。
る横型絶縁ゲートバイポーラトランジスタ(Lateral Ins
ulated Gate Bipolar Transistor :LIGBT)は、M
OSトランジスタとバイポーラトランジスタの構造を結
合して得られる素子で、MOSトランジスタのもつオン
オフ制御の容易性と、バイポーラトランジスタのもつ電
流駆動能力とを共に有する優秀な電力素子である。この
ようにLIGBTは高電流伝導性と高い順方向ブロッキ
ング電圧のため、高電力集積回路への応用に広く適して
いる。しかしながらLIGBTにおいては、注入少数キ
ャリアが多いためにスイッチング速度が多少遅くなるこ
と、そしてラッチアップの発生でゲート制御能力が失わ
れることがよく知られている。
いた注入構造を有するショットキー注入電界効果トラン
ジスタ(Schottky Injection Field Effect Transistor
:SINFET)は、LIGBTの有する少数キャリア
注入量に比べて格段に少ない量の少数キャリア注入の故
に、より速いスイッチング速度をもつ。このSINFE
Tは、順方向電圧降下が大きいこともまた知られてい
る。
ち、SINFETに並ぶだけのスイッチング速度を有す
る。しかしながら、PN接合の少数キャリア注入を通じ
た順方向伝導電流がショットキーコンタクトの多数キャ
リア注入によってクランプされ、そのため、HSINF
ETの順方向特性は、PN接合領域に対するショットキ
ー接合領域の比率のようなアノード構造の影響を受ける
ことになる。
て下部の半導体基板と分離したシリコンエピタキシャル
層を有するSOI(Silicon on Insulator)基板をバルク
に利用した半導体素子は、高い信頼性と高速動作を得ら
れ、高集積に有利であるという長所をもつ。このSOI
基板を使用すれば絶縁性が非常に優れているので、SO
I基板に電力用集積回路(Power IC)を形成すると、
速いスイッチング速度と共に、低電圧で動作する一般の
論理回路と電力用素子とを相互に確実に分離形成できる
という長所を得られる。従って、HSINFETの集積
基板にはSOI基板が使用される。
その内部電流の2次元シミュレーションを図2に示す。
(第1導電型)としたSOI基板のシリコンエピタキシ
ャル層3の表面部内にP型(第2導電型)の第1拡散領
域5を4μmの深さで拡散させ、そして、この第1拡散
領域5内に、N型の第3拡散領域7を1μmの深さで拡
散させる。続いて、第3拡散領域7を経るチャネル端部
より23μm離れた部分から25μmまで、シリコンエ
ピタキシャル層3内にP型の第2拡散領域9を拡散させ
る。その次に、第3拡散領域7の一部表面、チャネルが
形成される第1拡散領域5の表面、及びシリコンエピタ
キシャル層3の表面上に酸化工程で絶縁膜11を形成
し、そしてカソード電極13、ゲート電極15、及びア
ノード電極17を形成するために、絶縁膜11をエッチ
する。
部表面と第1拡散領域5の一部表面とに5μmの長さで
形成される。また、ゲート電極15は、第3拡散領域7
の一部表面、第1拡散領域5の一部表面、及びシリコン
エピタキシャル層3の一部表面上の絶縁膜11上に、
2.5μmの長さで形成される。そして、アノード電極
17は、前記チャネル端部より15μm離れた絶縁膜1
1上から、前記チャネル端部より25μm離れた絶縁膜
11上まで形成される。このアノード電極17は、前記
チャネル端部より20μm離れた部位から23μm離れ
た部位までにかけて開けられた電極窓を介してシリコン
エピタキシャル層3へ接触し、ショットキーコンタクト
10を伴う。
てターンオフ時間でかなり優秀な特性をもつ。その理由
は、HSINFETがショットキーコンタクトをもつア
ノード電極を有したMOSゲート素子の中の1つで、タ
ーンオフタイムにおいてショットキーコンタクトを通過
する電子電流通路を有するからである。つまり、第3拡
散領域7で発生した電子電流はMOSゲート下のチャネ
ルを通過し、シリコンエピタキシャル層3を経てアノー
ド電極17に形成されているショットキーコンタクト1
0へ流れることができるので、ターンオフが速い。これ
に対しIGBTでは、そのようなショットキーコンタク
トをもつ電子通路が構造上形成されないので、HSIN
FETよりもターンオフ時間が遅くなる。
のシリコンエピタキシャル層3内に形成されたP型の第
1拡散領域5と、該第1拡散領域5内に形成されたN型
の第3拡散領域7と、第1拡散領域5から所定間隔離し
てシリコンエピタキシャル層3内に形成されたP型の第
2拡散領域9と、をもっている。そして、第3拡散領域
7の一部表面から第1拡散領域5を経てシリコンエピタ
キシャル層3の一部表面までにかかる絶縁膜11を介し
たゲート電極15と、第3拡散領域7の一部表面及び第
1拡散領域5の一部表面に接続するカソード電極13
と、第2拡散領域9の一部表面及びシリコンエピタキシ
ャル層3の一部表面に接続するアノード電極17と、を
備え、アノード電極17の接続部分下にショットキーコ
ンタクト10が形成される。即ち、このHSINFET
は、1つのショットキーコンタクト10、及び、シリコ
ンエピタキシャル層3と第2拡散領域9との接合から構
成される1つのPN接合を特徴とする素子である。
ョットキーコンタクト10によってクランプされたPN
接合の少数キャリアの量に基づいて順方向電圧降下が変
化する。
接合から注入されるホール電流は、シリコンエピタキシ
ャル層3を通じてカソード電極13に集まる。このとき
ラッチアップを起こす可能性があるが、第1拡散領域5
下端部に高濃度ドープしたP+領域を形成することで内
部抵抗が減少し、ホール電流のラッチアップを抑制する
ことができる。
Tは、図5〜図7を参照すると、ラッチアップを生じる
電流制限値がLIGBTより高く、また、LIGBTよ
りもラッチアップ電流特性とスイッチング特性に優れて
いる。しかしながら、図7からわかるようにLIGBT
よりも順方向電圧降下が大きいとう問題点がある。
ETのPN接合及びショットキーコンタクトを伴うアノ
ード電極の幾何学的構造を変更してトレンチ構造とし、
シリコンエピタキシャル層における順方向電圧降下を減
少させることを特徴とする。そして、そのトレンチ構造
の底部周囲にシリコンエピタキシャル層と異なる(第2
拡散領域と同じ)導電型の第4拡散領域を例えばイオン
打ち込みで形成し、これによりPN接合の領域を広げて
ホール電流をより多く流すことを可能にし、更に順方向
電圧降下を減少させることを特徴とする。この構造によ
れば、従来同様のスイッチング速度とラッチアップ電流
を維持したうえで順方向特性が向上し、より高い電流レ
ベルをもつHSINFETが提供される。
て設けられたシリコン層をバルクに用いて形成されるH
SINFETにおいて、前記シリコン層にトレンチを設
けて該トレンチ内を充填するアノード電極を形成するこ
とを特徴としたHSINFETが提供される。具体的に
は、SOI基板の第1導電型のシリコン層内に離隔形成
された第2導電型の第1及び第2拡散領域と、該第1拡
散領域内に形成された第1導電型の第3拡散領域と、該
第3拡散領域と前記シリコン層とに挟まれた前記第1拡
散領域をチャネルとするようにして絶縁膜上に形成され
たゲート電極と、前記第1及び第3拡散領域に接触する
カソード電極と、前記シリコン層に設けたトレンチ内に
充填形成されて前記第2拡散領域と接触するアノード電
極と、を有してなるHSINFETとすることを特徴と
する。そしてこの場合に、アノード電極を充填形成した
トレンチの底部周囲のシリコン層に第2導電型の第4拡
散領域を形成することを特徴とする。
HSINFETは、シリコンエピタキシャル層3に設け
たトレンチ内を埋めるようにアノード電極17が形成さ
れ、トレンチ構造としてある。そして、そのトレンチの
底部周囲にP型(第2導電型)の第4拡散領域19が形
成されている。
造とした場合、シリコンエピタキシャル層3内に入り込
む分だけシリコンエピタキシャル層3の順方向電圧降下
を減らせる効果がある。また、第4拡散領域19の存在
によりホール電流が増加し、これによっても順方向電圧
降下を減少させられる効果がある。
場合の内部電流を2次元シミュレーションした図面であ
る。第3拡散領域7から第1拡散領域5をチャネルとし
て通過する電子電流がショットキーコンタクト10へ集
まる現象と、トレンチ底部周囲の第4拡散領域19から
注入されるホール電流がシリコンエピタキシャル層3か
ら第1拡散領域5を経てカソード電極13に集まる現象
とが示されいる。
の場合で、図4Aのときと同様の現象が見られる。ま
た、図4Aの現象に加え、絶縁物質2と第4拡散領域1
9との間における直列抵抗値が大きくなっている。その
理由は、トレンチが深くなるほど、第4拡散領域19の
ホール電流の少数キャリアが絶縁物質2の表面上をカソ
ード電極13の方へ移動しにくくなるためである。
実施形態(三角ドット)と従来素子(丸ドット)とにお
けるアノード電流I及び印加電圧Vの特性比較図であ
る。図示のように、本実施形態のHSINFETの印加
アノード電圧に対するラッチアップ電流は、従来に比べ
て遜色なく、LIGBTよりも格段に優れている。
形態(点線)と従来素子(実線)とにおけるアノード電
流I及びターンオフ時間tの特性比較図である。図示の
グラフは、ゲート電圧を15Vから0Vへ降下させたと
き、つまりオン状態からオフへターンオフさせた際の残
留電流値を表している。本実施形態のHSINFET
は、従来のHSINFET及びSINFETに比してタ
ーンオフ時間に遜色なく、LIGBTよりかなり速いこ
とがわかる。
形態(三角ドット)と従来素子(丸ドット)とにおける
ターンオフ時間t及び順方向電圧降下Vの特性比較図で
ある。図示のように、ターンオフ時間は本実施形態及び
従来のHSINFETともほぼ同じであるが、順方向電
圧降下については、本実施形態のHSINFETが従来
よりも小さくなっており、改善されていることがわか
る。
へ変更することにより、従来のHSINFETの性質を
維持しながらも重要特性である順方向電圧降下を減らす
ことが可能となっている。
スイッチング速度及びラッチアップ電流特性の利点を損
なうことなく順方向電圧降下を改善することができる。
従って、IGBTに比べてスイッチング速度やラッチア
ップ電流に優れ、しかも順方向特性のよいパワーICを
得ることができるようになる。
断面図。
シミュレーションした結果を示す図。
図。
シミュレーションした結果を示す図。
をとった特性グラフ。
Iをとった特性グラフ。
間tをとった特性グラフ。
Claims (4)
- 【請求項1】 半導体基板に絶縁して設けられたシリコ
ン層をバルクに用いて形成されるハイブリッドショット
キー注入電界効果トランジスタにおいて、前記シリコン
層にトレンチを設けて該トレンチ内を充填するアノード
電極を形成したことを特徴とするハイブリッドショット
キー注入電界効果トランジスタ。 - 【請求項2】 半導体基板に絶縁して設けられた第1導
電型のシリコン層内に離隔形成された第2導電型の第1
及び第2拡散領域と、該第1拡散領域内に形成された第
1導電型の第3拡散領域と、該第3拡散領域と前記シリ
コン層とに挟まれた前記第1拡散領域をチャネルとする
ようにして絶縁膜上に形成されたゲート電極と、前記第
1及び第3拡散領域に接触するカソード電極と、前記シ
リコン層に設けたトレンチ内に充填形成されて前記第2
拡散領域と接触するアノード電極と、を有してなる請求
項1記載のハイブリッドショットキー注入電界効果トラ
ンジスタ。 - 【請求項3】 アノード電極を充填形成したトレンチの
底部周囲のシリコン層に第2導電型の第4拡散領域を形
成した請求項2記載のハイブリッドショットキー注入電
界効果トランジスタ。 - 【請求項4】 第1導電型がN型で且つ第2導電型がP
型で、そしてシリコン層がN型不純物をドープしたエピ
タキシャル層である請求項2又は請求項3記載のハイブ
リッドショットキー注入電界効果トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1995P15732 | 1995-06-14 | ||
KR1019950015732A KR0152345B1 (ko) | 1995-06-14 | 1995-06-14 | 혼성 쇼트키 주입 전계 효과 트랜지스터 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098322A true JPH098322A (ja) | 1997-01-10 |
JP2738528B2 JP2738528B2 (ja) | 1998-04-08 |
Family
ID=19417098
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8153545A Expired - Fee Related JP2738528B2 (ja) | 1995-06-14 | 1996-06-14 | ハイブリッドショットキー注入電界効果トランジスタ |
Country Status (5)
Country | Link |
---|---|
US (1) | US5796126A (ja) |
JP (1) | JP2738528B2 (ja) |
KR (1) | KR0152345B1 (ja) |
DE (1) | DE19605109A1 (ja) |
TW (1) | TW293180B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
CN104282740A (zh) * | 2009-11-09 | 2015-01-14 | 苏州博创集成电路设计有限公司 | 绝缘体上硅的横向p型绝缘栅双极晶体管 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6724039B1 (en) * | 1998-08-31 | 2004-04-20 | Stmicroelectronics, Inc. | Semiconductor device having a Schottky diode |
US5965917A (en) * | 1999-01-04 | 1999-10-12 | Advanced Micro Devices, Inc. | Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects |
US6657240B1 (en) * | 2002-01-28 | 2003-12-02 | Taiwan Semiconductoring Manufacturing Company | Gate-controlled, negative resistance diode device using band-to-band tunneling |
GB2482479B (en) * | 2010-08-02 | 2015-02-18 | Univ Warwick | Semiconductor device |
FR3012666A1 (ja) * | 2013-10-31 | 2015-05-01 | St Microelectronics Crolles 2 | |
FR3012667A1 (ja) | 2013-10-31 | 2015-05-01 | St Microelectronics Crolles 2 | |
FR3012665A1 (ja) * | 2013-10-31 | 2015-05-01 | St Microelectronics Crolles 2 | |
US11615992B2 (en) | 2020-01-15 | 2023-03-28 | International Business Machines Corporation | Substrate isolated VTFET devices |
CN113270475B (zh) * | 2021-04-08 | 2023-03-14 | 西安电子科技大学 | 一种由肖特基结势垒控制的短路阳极横向绝缘栅双极型晶体管及其制作方法 |
CN113270476A (zh) * | 2021-04-08 | 2021-08-17 | 西安电子科技大学 | 具有电子控制栅极区和肖特基阳极的横向绝缘栅双极型晶体管及其制作方法 |
CN114709259A (zh) * | 2022-03-28 | 2022-07-05 | 重庆大学 | 一种阳极集成肖特基超势垒辅助栅的横向绝缘栅双极型晶体管 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4199774A (en) * | 1978-09-18 | 1980-04-22 | The Board Of Trustees Of The Leland Stanford Junior University | Monolithic semiconductor switching device |
-
1995
- 1995-06-14 KR KR1019950015732A patent/KR0152345B1/ko active IP Right Grant
-
1996
- 1996-02-12 TW TW085101750A patent/TW293180B/zh not_active IP Right Cessation
- 1996-02-12 DE DE19605109A patent/DE19605109A1/de not_active Ceased
- 1996-03-29 US US08/623,768 patent/US5796126A/en not_active Expired - Lifetime
- 1996-06-14 JP JP8153545A patent/JP2738528B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
CN104282740A (zh) * | 2009-11-09 | 2015-01-14 | 苏州博创集成电路设计有限公司 | 绝缘体上硅的横向p型绝缘栅双极晶体管 |
Also Published As
Publication number | Publication date |
---|---|
US5796126A (en) | 1998-08-18 |
TW293180B (ja) | 1996-12-11 |
DE19605109A1 (de) | 1996-12-19 |
KR970004067A (ko) | 1997-01-29 |
KR0152345B1 (ko) | 1998-10-01 |
JP2738528B2 (ja) | 1998-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6091107A (en) | Semiconductor devices | |
US6066863A (en) | Lateral semiconductor arrangement for power IGS | |
JP2942732B2 (ja) | 短絡アノード水平型絶縁ゲートバイポーラトランジスタ | |
US5200632A (en) | Conductivity modulation mosfet | |
JP2002353456A (ja) | 半導体装置及びその製造方法 | |
JPH10178176A (ja) | トレンチ・ゲート構造を有するトレンチ・ゲート形絶縁ゲート・バイポーラ・トランジスタ | |
JP2738528B2 (ja) | ハイブリッドショットキー注入電界効果トランジスタ | |
US9263560B2 (en) | Power semiconductor device having reduced gate-collector capacitance | |
US6255692B1 (en) | Trench-gate semiconductor device | |
US5270230A (en) | Method for making a conductivity modulation MOSFET | |
KR100278526B1 (ko) | 반도체 소자 | |
JP2002110980A (ja) | 電力用半導体素子 | |
KR920003704B1 (ko) | 바이폴라 반도체 스윗칭장치와 그의 제조방법 | |
KR100576009B1 (ko) | 바이폴라 트랜지스터, 전자 회로 및 집적 회로 | |
JPH09186323A (ja) | 電力用絶縁ゲートバイポーラトランジスタ | |
JPH10294461A (ja) | 絶縁ゲート形半導体素子 | |
US6084254A (en) | Lateral bipolar mode field effect transistor | |
US20150144990A1 (en) | Power semiconductor device and method of manufacturing the same | |
KR20150076716A (ko) | 전력 반도체 소자 | |
JPH11195784A (ja) | 絶縁ゲート形半導体素子 | |
JPH09260648A (ja) | 半導体装置及びその製造方法 | |
JPS6241428B2 (ja) | ||
KR100241055B1 (ko) | 트렌치-게이트 수평형 절연게이트 바이폴라 트랜지스터 | |
WO2017193321A1 (zh) | 绝缘栅双极晶体管结构 | |
KR0178315B1 (ko) | 수평형 바이폴라 모드 전계 효과 트랜지스터 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140116 Year of fee payment: 16 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |