JP2002110980A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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Classifications
-
- H01L29/7802—
-
- H01L29/42368—
-
- H01L29/7393—
-
- H01L29/7395—
-
- H01L29/7397—
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 低オン電圧を維持しつつ高い負荷短絡耐量を
有する電力用半導体素子を提供する。 【解決手段】 第１導電型エミッタ層７と第１導電型ベ
ース層１の間の第２導電型ベース層６上に互いにキャパ
シタンス容量の異なる第１のゲート絶縁膜３及び第２の
ゲート絶縁膜１０を設ける。
有する電力用半導体素子を提供する。 【解決手段】 第１導電型エミッタ層７と第１導電型ベ
ース層１の間の第２導電型ベース層６上に互いにキャパ
シタンス容量の異なる第１のゲート絶縁膜３及び第２の
ゲート絶縁膜１０を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、インバータなど電
力変換装置を構成する電力半導体素子のなかで、ＩＧＢ
Ｔ、パワーＭＯＳＦＥＴに係り、特に負荷短絡耐量を向
上させた素子構造に関する。
力変換装置を構成する電力半導体素子のなかで、ＩＧＢ
Ｔ、パワーＭＯＳＦＥＴに係り、特に負荷短絡耐量を向
上させた素子構造に関する。
【０００２】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、電
力用半導体素子では、高耐圧化、大電流化と共に、低損
失化、高破壊耐量化、高速化に対する性能改善が注力さ
れている。特に高耐圧化、高電流化という点で、３００
Ｖ程度以上の耐圧を有する電力用半導体素子としてパワ
ーＭＯＳＦＥＴよりも低オン電圧を得ることができるＩ
ＧＢＴが用いられている。
ける電源機器の小型化、高性能化への要求を受けて、電
力用半導体素子では、高耐圧化、大電流化と共に、低損
失化、高破壊耐量化、高速化に対する性能改善が注力さ
れている。特に高耐圧化、高電流化という点で、３００
Ｖ程度以上の耐圧を有する電力用半導体素子としてパワ
ーＭＯＳＦＥＴよりも低オン電圧を得ることができるＩ
ＧＢＴが用いられている。
【０００３】この種のＩＧＢＴとしては、ゲートを平板
状に設けたプレーナ構造およびゲートを構内に埋め込み
形成したトレンチ構造の２種類が広く知られている。
状に設けたプレーナ構造およびゲートを構内に埋め込み
形成したトレンチ構造の２種類が広く知られている。
【０００４】図１１は、この種のプレーナ構造を有する
ＩＧＢＴの構成を示す断面図である。このＩＧＢＴで
は、高抵抗のｎ型ベース層１０１の表面に高濃度のｐ型
コレクタ層１０２が形成され、他方の面には、選択的に
ｐ型ベース層１０６が形成され、さらに、ｐ型ベース層
１０６内には、ｎ型エミッタ層１０７が選択的に形成さ
れている。
ＩＧＢＴの構成を示す断面図である。このＩＧＢＴで
は、高抵抗のｎ型ベース層１０１の表面に高濃度のｐ型
コレクタ層１０２が形成され、他方の面には、選択的に
ｐ型ベース層１０６が形成され、さらに、ｐ型ベース層
１０６内には、ｎ型エミッタ層１０７が選択的に形成さ
れている。
【０００５】ｎ型ベース層１０１上とｐ型ベース層１０
６上の一部およびｎ型エミッタ層１０７上の一部にゲー
ト酸化膜１０３が設けられている。また、エミッタ電極
１０９が、ｐ型ベース層１０６とｎ型エミッタ層１０７
に設けられる。ゲート電極１０５は、ゲート酸化膜１０
３と層間絶縁膜１０４によってエミッタ電極１０９およ
びｎ型ベース層１０１およびｐ型ベース層１０６と絶縁
されている。
６上の一部およびｎ型エミッタ層１０７上の一部にゲー
ト酸化膜１０３が設けられている。また、エミッタ電極
１０９が、ｐ型ベース層１０６とｎ型エミッタ層１０７
に設けられる。ゲート電極１０５は、ゲート酸化膜１０
３と層間絶縁膜１０４によってエミッタ電極１０９およ
びｎ型ベース層１０１およびｐ型ベース層１０６と絶縁
されている。
【０００６】ｎ型ベース層１０１、ｐ型ベース層１０
６、ｎ型エミッタ層１０７、ゲート電極１０５によっ
て、ＣＨをチャネル領域とする電子注入用ＭＯＳＦＥＴ
が構成されている。さらに、ｎ型エミッタ層１０７とｐ
型ベース層１０６上には両方に接するようにエミッタ電
極１０９が設けられている。
６、ｎ型エミッタ層１０７、ゲート電極１０５によっ
て、ＣＨをチャネル領域とする電子注入用ＭＯＳＦＥＴ
が構成されている。さらに、ｎ型エミッタ層１０７とｐ
型ベース層１０６上には両方に接するようにエミッタ電
極１０９が設けられている。
【０００７】上記構造において従来のプレーナ構造のＩ
ＧＢＴでは、ｎ型エミッタ層１０７とｐ型ベース層１０
６は、それぞれ不純物の注入および熱拡散によって形成
されるために、それらの不純物分布はガウス分布に準じ
る分布となることから、チャネル領域ＣＨに沿った不純
物濃度分布をみるとｎ型エミッタ層１０７とｐ型ベース
層１０６との接合付近にｐ型不純物濃度の最高値があ
り、ｐ型ベース層１０６とｎ型ベース層１０１の接合付
近に近づくほど徐々にｐ型不純物濃度が下がっていく。
ＧＢＴでは、ｎ型エミッタ層１０７とｐ型ベース層１０
６は、それぞれ不純物の注入および熱拡散によって形成
されるために、それらの不純物分布はガウス分布に準じ
る分布となることから、チャネル領域ＣＨに沿った不純
物濃度分布をみるとｎ型エミッタ層１０７とｐ型ベース
層１０６との接合付近にｐ型不純物濃度の最高値があ
り、ｐ型ベース層１０６とｎ型ベース層１０１の接合付
近に近づくほど徐々にｐ型不純物濃度が下がっていく。
【０００８】次にＩＧＢＴの動作を説明する。プレーナ
構造のＩＧＢＴとトレンチ構造のＩＧＢＴは、動作原理
は同様であるので以下では、プレーナ構造のＩＧＢＴの
動作を説明する。
構造のＩＧＢＴとトレンチ構造のＩＧＢＴは、動作原理
は同様であるので以下では、プレーナ構造のＩＧＢＴの
動作を説明する。
【０００９】コレクタ電極１０８に正電圧、エミッタ電
極１０９に負電圧が印加されているとき、エミッタ電極
１０９より正となる正電圧をゲート電極１０５に印加す
ると、ｐ型ベース層１０６のゲート電極１０５に接した
表面がｎ型に反転し、電子ｅがｎ型エミッタ層１０７か
ら反転層を介してｎ型ベース層１０１に注入されてｐ型
コレクタ層１０２に達する。これによってｎ型ベース層
１０１とｐ型コレクタ層１０２が順バイアスされて、ｐ
型コレクタ層１０２から正孔ｈがｎ型ベース層１０１に
注入される。このように、ｎ型ベース層１０１に電子ｅ
と正孔ｈの両方が注入され、ｎ型ベース層１０１領域で
電導率変調が起こってオン電圧が低減される。すなわ
ち、素子が導通状態になる。
極１０９に負電圧が印加されているとき、エミッタ電極
１０９より正となる正電圧をゲート電極１０５に印加す
ると、ｐ型ベース層１０６のゲート電極１０５に接した
表面がｎ型に反転し、電子ｅがｎ型エミッタ層１０７か
ら反転層を介してｎ型ベース層１０１に注入されてｐ型
コレクタ層１０２に達する。これによってｎ型ベース層
１０１とｐ型コレクタ層１０２が順バイアスされて、ｐ
型コレクタ層１０２から正孔ｈがｎ型ベース層１０１に
注入される。このように、ｎ型ベース層１０１に電子ｅ
と正孔ｈの両方が注入され、ｎ型ベース層１０１領域で
電導率変調が起こってオン電圧が低減される。すなわ
ち、素子が導通状態になる。
【００１０】一方、ターンオフするには、ゲート電極１
０５にエミッタ電極１０９に対して負の電圧が印加され
る。これにより、ゲート電極１０５に接したｐ型ベース
層１０６の表面に形成されていた反転層が消失して、電
子注入が停止する。一方、ｎ型ベース層１０１内に蓄積
されていた正孔ｈは、その一部がｐ型ベース層１０６を
介してエミッタ電極１０９に排出され、残りの正孔ｈが
電子ｅと再結合して消滅し、素子はターンオフする。
０５にエミッタ電極１０９に対して負の電圧が印加され
る。これにより、ゲート電極１０５に接したｐ型ベース
層１０６の表面に形成されていた反転層が消失して、電
子注入が停止する。一方、ｎ型ベース層１０１内に蓄積
されていた正孔ｈは、その一部がｐ型ベース層１０６を
介してエミッタ電極１０９に排出され、残りの正孔ｈが
電子ｅと再結合して消滅し、素子はターンオフする。
【００１１】ここで素子が負荷短絡状態になった場合、
素子は導通状態でコレクタ電極１０８に電源電圧が印加
される。これによって素子には大きな短絡ピーク電流
（Ｉｃｐ）が流れ、ある一定時間（ｔｓｃ）で素子は破
壊する。従来のＩＧＢＴでは、チャネル密度を大きくす
るとオン電圧を低減することができたが、一方でチャネ
ル密度の増加は電流を流し易くなる結果、短絡ピーク電
流（Ｉｃｐ）を大きくし負荷短絡耐量（ｔｓｃ）が小さ
くなるという問題があった。
素子は導通状態でコレクタ電極１０８に電源電圧が印加
される。これによって素子には大きな短絡ピーク電流
（Ｉｃｐ）が流れ、ある一定時間（ｔｓｃ）で素子は破
壊する。従来のＩＧＢＴでは、チャネル密度を大きくす
るとオン電圧を低減することができたが、一方でチャネ
ル密度の増加は電流を流し易くなる結果、短絡ピーク電
流（Ｉｃｐ）を大きくし負荷短絡耐量（ｔｓｃ）が小さ
くなるという問題があった。
【００１２】
【発明が解決しようとする課題】以上述べたように、従
来の半導体素子では、負荷短絡耐量が小さいという問題
がある。
来の半導体素子では、負荷短絡耐量が小さいという問題
がある。
【００１３】本発明は上記事情を考慮してなされたもの
で、低いオン電圧を維持しつつ高い負荷短絡耐量を同時
に実現し得る電力用半導体素子を提供することにある。
で、低いオン電圧を維持しつつ高い負荷短絡耐量を同時
に実現し得る電力用半導体素子を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明は電力用半導体素子であって、第１導
電型ベース層と、前記第１導電型ベース層の一方の表面
に選択的に形成された第２導電型ベース層と、前記第２
導電型ベース層の表面に選択的に形成された第１導電型
エミッタ層またはソース層と、前記第１導電型ベース層
の他方の表面上に形成された、あるいは、一方の表面上
に選択的に形成されたコレクタ層またはドレイン層と、
前記コレクタ層またはドレイン層上に設けられた第１の
主電極と、前記第１導電型エミッタ層またはソース層上
に設けられるとともに前記第２導電型ベース層上に設け
られた第２の主電極と、前記第１導電型エミッタ層また
はソース層と前記第１導電型ベース層間の前記第２導電
型ベース層上に設けられた第１のゲート絶縁膜及び第２
のゲート絶縁膜を介して設けられたゲート電極とを具備
し、前記第２のゲート絶縁膜のキャパシタンスの容量
は、前記第１のゲート絶縁膜のキャパシタンスの容量と
は異なっている。
めに、第１の発明は電力用半導体素子であって、第１導
電型ベース層と、前記第１導電型ベース層の一方の表面
に選択的に形成された第２導電型ベース層と、前記第２
導電型ベース層の表面に選択的に形成された第１導電型
エミッタ層またはソース層と、前記第１導電型ベース層
の他方の表面上に形成された、あるいは、一方の表面上
に選択的に形成されたコレクタ層またはドレイン層と、
前記コレクタ層またはドレイン層上に設けられた第１の
主電極と、前記第１導電型エミッタ層またはソース層上
に設けられるとともに前記第２導電型ベース層上に設け
られた第２の主電極と、前記第１導電型エミッタ層また
はソース層と前記第１導電型ベース層間の前記第２導電
型ベース層上に設けられた第１のゲート絶縁膜及び第２
のゲート絶縁膜を介して設けられたゲート電極とを具備
し、前記第２のゲート絶縁膜のキャパシタンスの容量
は、前記第１のゲート絶縁膜のキャパシタンスの容量と
は異なっている。
【００１５】また、第２の発明は、第１の発明に係る電
力用半導体素子において、上記第１のゲート絶縁膜は上
記第１導電型エミッタ層またはソース層に近い位置に設
けられ、上記第２のゲート絶縁膜は上記第１導電型ベー
ス層に近い位置に設けられている。
力用半導体素子において、上記第１のゲート絶縁膜は上
記第１導電型エミッタ層またはソース層に近い位置に設
けられ、上記第２のゲート絶縁膜は上記第１導電型ベー
ス層に近い位置に設けられている。
【００１６】また、第３の発明は、第２の発明に係る電
力用半導体素子において、前記第２のゲート絶縁膜の厚
さは、前記第１のゲート絶縁膜の厚さよりも大きい。
力用半導体素子において、前記第２のゲート絶縁膜の厚
さは、前記第１のゲート絶縁膜の厚さよりも大きい。
【００１７】また、第４の発明は、第２の発明に係る電
力用半導体素子において、前記第２のゲート絶縁膜の比
誘電率は、前記第１のゲート絶縁膜の比誘電率よりも小
さい。
力用半導体素子において、前記第２のゲート絶縁膜の比
誘電率は、前記第１のゲート絶縁膜の比誘電率よりも小
さい。
【００１８】また、第５の発明は、第２の発明に係る電
力用半導体素子において、前記第２のゲート絶縁膜の厚
みは勾配を持ち、前記第１導電型エミッタ層またはソー
ス層側の厚みは、前記第１導電型ベース層側の厚みより
も小さい。
力用半導体素子において、前記第２のゲート絶縁膜の厚
みは勾配を持ち、前記第１導電型エミッタ層またはソー
ス層側の厚みは、前記第１導電型ベース層側の厚みより
も小さい。
【００１９】また、第６の発明は、第１乃至第５のいず
れか１項の発明において、前記ゲート電極は、前記第１
導電型エミッタ層またはソース層の表面から前記第２導
電型ベース層を貫通して前記第１導電型ベース層の途中
の深さまで達するように形成されたトレンチの内部に前
記第１のゲート絶縁膜と前記第２のゲート絶縁膜とを介
して埋め込まれているトレンチ構造を有する。
れか１項の発明において、前記ゲート電極は、前記第１
導電型エミッタ層またはソース層の表面から前記第２導
電型ベース層を貫通して前記第１導電型ベース層の途中
の深さまで達するように形成されたトレンチの内部に前
記第１のゲート絶縁膜と前記第２のゲート絶縁膜とを介
して埋め込まれているトレンチ構造を有する。
【００２０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態である電力用半導体素子の断面図である。以
下、電力用半導体素子の一例としてプレーナ構造を有す
るＩＧＢＴを用いて説明する。以下の全ての実施形態で
は第１導電型層としてｎ型、第２導電型層としてｐ型を
用いる。
の実施形態である電力用半導体素子の断面図である。以
下、電力用半導体素子の一例としてプレーナ構造を有す
るＩＧＢＴを用いて説明する。以下の全ての実施形態で
は第１導電型層としてｎ型、第２導電型層としてｐ型を
用いる。
【００２２】図中、１は高抵抗のｎ型ベース層を示して
おり、このｎ型ベース層１の一方の面には、高不純物濃
度のｐ型コレクタ層２が形成されている。
おり、このｎ型ベース層１の一方の面には、高不純物濃
度のｐ型コレクタ層２が形成されている。
【００２３】また、ゲート絶縁膜３およびゲート絶縁膜
３と同じ材質ではあるが厚さの異なるゲート絶縁膜１０
を介してゲート電極５が形成されている。ｎ型ベース層
１の表面にはｐ型ベース層６が形成されている。このｐ
型ベース層６の表面には、高不純物濃度のｎ型エミッタ
層７が形成されている。
３と同じ材質ではあるが厚さの異なるゲート絶縁膜１０
を介してゲート電極５が形成されている。ｎ型ベース層
１の表面にはｐ型ベース層６が形成されている。このｐ
型ベース層６の表面には、高不純物濃度のｎ型エミッタ
層７が形成されている。
【００２４】また、上記ｐ型ベース層６は、不純物の注
入および熱拡散によって形成されることから、不純物濃
度分布はガウス分布に準じる分布になっており、チャネ
ル領域ＣＨにおいても同様である。
入および熱拡散によって形成されることから、不純物濃
度分布はガウス分布に準じる分布になっており、チャネ
ル領域ＣＨにおいても同様である。
【００２５】ｎ型ベース層１、ｐ型ベース層６、ｎ型エ
ミッタ層７、ゲート絶縁膜３、ゲート絶縁膜１０および
ゲート電極５によって、ゲート絶縁膜３およびゲート絶
縁膜１０とｐ型ベース層６の界面にチャネルＣＨが形成
されｎ型エミッタ層７からｎ型ベース層１に電子を注入
するＭＯＳＦＥＴを構成している。
ミッタ層７、ゲート絶縁膜３、ゲート絶縁膜１０および
ゲート電極５によって、ゲート絶縁膜３およびゲート絶
縁膜１０とｐ型ベース層６の界面にチャネルＣＨが形成
されｎ型エミッタ層７からｎ型ベース層１に電子を注入
するＭＯＳＦＥＴを構成している。
【００２６】ｐ型コレクタ層２上にはコレクタ電極８が
設けられている。また、ｎ型エミッタ層７およびｐ型ベ
ース層６上にはエミッタ電極９が設けられている。ｎ型
エミッタ層７とｐ型ベース層６はこのエミッタ電極９に
よって短絡している。また、ゲート電極５上には層間絶
縁膜４が設けられていて、エミッタ電極９と接しないよ
うになっている。
設けられている。また、ｎ型エミッタ層７およびｐ型ベ
ース層６上にはエミッタ電極９が設けられている。ｎ型
エミッタ層７とｐ型ベース層６はこのエミッタ電極９に
よって短絡している。また、ゲート電極５上には層間絶
縁膜４が設けられていて、エミッタ電極９と接しないよ
うになっている。
【００２７】次にこのＩＧＢＴの動作を以下に説明す
る。ターンオン時には、エミッタ電極９とコレクタ電極
８との間にコレクタ電圧ＶＣＥが印加された状態で、エ
ミッタ電極９とゲート電極５との間に所定の正のゲート
電圧ＶＧＥを印加すると、チャネル領域ＣＨがｎ型に反
転しチャネルが形成される。このチャネルを通じてエミ
ッタ電極９から電子がｎ型ベース層１に注入される。こ
の注入された電子によりｐ型コレクタ層２とｎ型ベース
層１との間が順バイアスされ、正孔がｐ型コレクタ層２
よりｎ型ベース層１に注入される。この結果、伝導度変
調によりｎ型ベース層１の抵抗が大幅に低減して通電す
る。
る。ターンオン時には、エミッタ電極９とコレクタ電極
８との間にコレクタ電圧ＶＣＥが印加された状態で、エ
ミッタ電極９とゲート電極５との間に所定の正のゲート
電圧ＶＧＥを印加すると、チャネル領域ＣＨがｎ型に反
転しチャネルが形成される。このチャネルを通じてエミ
ッタ電極９から電子がｎ型ベース層１に注入される。こ
の注入された電子によりｐ型コレクタ層２とｎ型ベース
層１との間が順バイアスされ、正孔がｐ型コレクタ層２
よりｎ型ベース層１に注入される。この結果、伝導度変
調によりｎ型ベース層１の抵抗が大幅に低減して通電す
る。
【００２８】一方ターンオフするには、ゲート電極５に
エミッタ電極９に対して負の電圧が印加される。これに
よって、ｐ型ベース層６とゲート絶縁膜３およびゲート
絶縁膜１０に接した位置に形成されていた反転層が消失
して、電子注入が停止する。一方、ｎ型ベース層１内に
蓄積されていた正孔ｈは、その一部がｐ型ベース層６を
介してエミッタ電極９に排出され、残りの正孔ｈが電子
ｅと再結合して消滅し、素子はターンオフする。
エミッタ電極９に対して負の電圧が印加される。これに
よって、ｐ型ベース層６とゲート絶縁膜３およびゲート
絶縁膜１０に接した位置に形成されていた反転層が消失
して、電子注入が停止する。一方、ｎ型ベース層１内に
蓄積されていた正孔ｈは、その一部がｐ型ベース層６を
介してエミッタ電極９に排出され、残りの正孔ｈが電子
ｅと再結合して消滅し、素子はターンオフする。
【００２９】ここで素子が負荷短絡状態になった場合、
素子は導通状態でコレクタ電極８に電源電圧が印加さ
れ、これによって素子には短絡ピーク電流（Ｉｃｐ）が
流れ、ある一定時間（ｔｓｃ）で素子は破壊する。負荷
が短絡してから素子破壊に至るまでの時間が負荷短絡耐
量（ｔｓｃ）である。
素子は導通状態でコレクタ電極８に電源電圧が印加さ
れ、これによって素子には短絡ピーク電流（Ｉｃｐ）が
流れ、ある一定時間（ｔｓｃ）で素子は破壊する。負荷
が短絡してから素子破壊に至るまでの時間が負荷短絡耐
量（ｔｓｃ）である。
【００３０】ここで、このＩＧＢＴの短絡ピーク電流が
大きくなると負荷短絡耐量は小さくなることが確認され
ている。この理由は短絡ピーク電流による熱破壊であ
る。本発明による新構造のＩＧＢＴでは、短絡ピーク電
流とほぼ同じ静特性で電流の飽和値を小さくすることに
よって負荷短絡耐量を大きくすることができる。
大きくなると負荷短絡耐量は小さくなることが確認され
ている。この理由は短絡ピーク電流による熱破壊であ
る。本発明による新構造のＩＧＢＴでは、短絡ピーク電
流とほぼ同じ静特性で電流の飽和値を小さくすることに
よって負荷短絡耐量を大きくすることができる。
【００３１】以下に上記した本発明の構成により負荷短
絡耐量が向上する理由を述べる。
絡耐量が向上する理由を述べる。
【００３２】一般に、オン状態にあるＩＧＢＴにさらに
コレクタ電圧ＶＣＥを増大すると、それに伴ってｐ型ベ
ース層６のチャネル部分ＣＨの点Ｑ２での電位も上昇
し、ゲート電位と点Ｑ２でのベース電位との電位差がし
きい値電圧よりも小さくなり反転層を維持することが出
来なくなって空乏化（ピンチオフ）し抵抗が無限大とな
り、ＩＧＢＴの電流は飽和する。しきい値電圧は、ゲー
ト絶縁膜のキャパシタンスの容量と反比例の関係があ
り、キャパシタンス容量が増大するにつれ、しきい値電
圧は低下する。
コレクタ電圧ＶＣＥを増大すると、それに伴ってｐ型ベ
ース層６のチャネル部分ＣＨの点Ｑ２での電位も上昇
し、ゲート電位と点Ｑ２でのベース電位との電位差がし
きい値電圧よりも小さくなり反転層を維持することが出
来なくなって空乏化（ピンチオフ）し抵抗が無限大とな
り、ＩＧＢＴの電流は飽和する。しきい値電圧は、ゲー
ト絶縁膜のキャパシタンスの容量と反比例の関係があ
り、キャパシタンス容量が増大するにつれ、しきい値電
圧は低下する。
【００３３】本実施形態ではチャネル部分ＣＨにおい
て、しきい値電圧は、上記のしきい値電圧とゲート絶縁
膜のキャパシタンスの関係よりゲート絶縁膜３に接する
ｐ型ベース層６領域よりもゲート絶縁膜３の膜厚よりも
厚い膜厚を有するゲート絶縁膜１０に接するｐ型ベース
層６領域の点Ｑ２で決まり、したがって、ピンチオフも
このゲート絶縁膜１０に接するｐ型ベース層６領域の点
Ｑ２で起こる。
て、しきい値電圧は、上記のしきい値電圧とゲート絶縁
膜のキャパシタンスの関係よりゲート絶縁膜３に接する
ｐ型ベース層６領域よりもゲート絶縁膜３の膜厚よりも
厚い膜厚を有するゲート絶縁膜１０に接するｐ型ベース
層６領域の点Ｑ２で決まり、したがって、ピンチオフも
このゲート絶縁膜１０に接するｐ型ベース層６領域の点
Ｑ２で起こる。
【００３４】次に従来のＩＧＢＴの電流の飽和値よりも
本発明のＩＧＢＴの電流の飽和値が小さくなることを示
す。図７は、縦軸にｎ型エミッタ層７とエミッタ電極９
の境界を原点にとりエミッタ電極９からコレクタ電極８
への距離を示し、横軸にエミッタ電極９を基準（接地）
とした電圧分布を、図１１（従来技術のプレーナＩＧＢ
Ｔ）のＸ−Ｘ′と図１（本発明のプレーナＩＧＢＴ）の
Ａ−Ａ′のぞれぞれに対して示している。
本発明のＩＧＢＴの電流の飽和値が小さくなることを示
す。図７は、縦軸にｎ型エミッタ層７とエミッタ電極９
の境界を原点にとりエミッタ電極９からコレクタ電極８
への距離を示し、横軸にエミッタ電極９を基準（接地）
とした電圧分布を、図１１（従来技術のプレーナＩＧＢ
Ｔ）のＸ−Ｘ′と図１（本発明のプレーナＩＧＢＴ）の
Ａ−Ａ′のぞれぞれに対して示している。
【００３５】この図７より、従来のＩＧＢＴは、ピンチ
オフする電圧Ｖpin と、ピンチオフ点Ｑ１からｎ型ベー
ス層１０１までのチャネル部分の抵抗による電圧Ｖ
pin-chと、ｎ型ベース層１０１とｐ型コレクタ層１０２
間の電圧Ｖch-collとを合わせたもの（Ｖpin ＋Ｖ
pin-ch ＋Ｖch-coll ＝ＶCE(1) ）がコレクタ電圧ＶＣ
Ｅであり、ＩＧＢＴの飽和の電流値はこのコレクタ電圧
ＶＣＥの二乗で変換する。
オフする電圧Ｖpin と、ピンチオフ点Ｑ１からｎ型ベー
ス層１０１までのチャネル部分の抵抗による電圧Ｖ
pin-chと、ｎ型ベース層１０１とｐ型コレクタ層１０２
間の電圧Ｖch-collとを合わせたもの（Ｖpin ＋Ｖ
pin-ch ＋Ｖch-coll ＝ＶCE(1) ）がコレクタ電圧ＶＣ
Ｅであり、ＩＧＢＴの飽和の電流値はこのコレクタ電圧
ＶＣＥの二乗で変換する。
【００３６】本発明は、ピンチオフ点をゲート絶縁膜１
０に接するｐ型ベース層６領域の点Ｑ２にシフトさせる
ことにより、ピンチオフ点Ｑ２からｎ型ベース層１との
間のチャネル部分の抵抗による電圧Ｖpin-chを取り除く
ことにより、コレクタ電圧が、ピンチオフ電圧Ｖpin
と、ｎ型ベース層１とｐ型コレクタ層３間の電圧Ｖch-c
oll との足し合わせになるようにしている（Ｖpin ＋Ｖ
ch-coll ＝ＶCE(2) ）。
０に接するｐ型ベース層６領域の点Ｑ２にシフトさせる
ことにより、ピンチオフ点Ｑ２からｎ型ベース層１との
間のチャネル部分の抵抗による電圧Ｖpin-chを取り除く
ことにより、コレクタ電圧が、ピンチオフ電圧Ｖpin
と、ｎ型ベース層１とｐ型コレクタ層３間の電圧Ｖch-c
oll との足し合わせになるようにしている（Ｖpin ＋Ｖ
ch-coll ＝ＶCE(2) ）。
【００３７】したがって、本発明のコレクタ電圧ＶＣＥ
は従来のコレクタ電圧ＶＣＥよりも小さく、これによっ
て、本発明によるＩＧＢＴの飽和の電流値も従来のＩＧ
ＢＴでの飽和の電流値にくらべて小さくなる。
は従来のコレクタ電圧ＶＣＥよりも小さく、これによっ
て、本発明によるＩＧＢＴの飽和の電流値も従来のＩＧ
ＢＴでの飽和の電流値にくらべて小さくなる。
【００３８】図８は、ゲート酸化膜下の不純物濃度分布
を示す図であり、ｎ型エミッタ層７、ｐ型ベース層６、
ｎ型ベース層１の不純物濃度を示している。図に示すよ
うに、ｐ型ベース層６の不純物濃度は、エミッタ側表面
においてエミッタ側にピークを持つガウス分布に準じる
分布になっている。
を示す図であり、ｎ型エミッタ層７、ｐ型ベース層６、
ｎ型ベース層１の不純物濃度を示している。図に示すよ
うに、ｐ型ベース層６の不純物濃度は、エミッタ側表面
においてエミッタ側にピークを持つガウス分布に準じる
分布になっている。
【００３９】図９は、上記のシミュレーションの結果で
ある。具体的には、従来のＩＧＢＴでは、ｐ型ベース層
１０７上のゲート絶縁膜１０３の膜厚が１０００オング
ストロームで、この時の飽和電流値が６８００Ａ／ｃｍ
２であるのに対して、本発明では、ｐ型ベース層６上の
ゲート酸化膜３を従来のＩＧＢＴでのゲート酸化膜１０
３の膜厚と同じ１０００オングストロームの膜厚に保ち
つつ、ゲート絶縁膜１０の膜厚を１μｍにした場合、こ
の時の飽和電流値は１７００Ａ／ｃｍ２となった。研究
の結果、この飽和電流値に対応する負荷短絡耐量（ｔｓ
ｃ）（短絡ピーク電流Ｉｃｐが流れてから素子の短絡保
護回路の動作が開始するまでの所要時間）は１０μｓ以
上得られることを確認した。
ある。具体的には、従来のＩＧＢＴでは、ｐ型ベース層
１０７上のゲート絶縁膜１０３の膜厚が１０００オング
ストロームで、この時の飽和電流値が６８００Ａ／ｃｍ
２であるのに対して、本発明では、ｐ型ベース層６上の
ゲート酸化膜３を従来のＩＧＢＴでのゲート酸化膜１０
３の膜厚と同じ１０００オングストロームの膜厚に保ち
つつ、ゲート絶縁膜１０の膜厚を１μｍにした場合、こ
の時の飽和電流値は１７００Ａ／ｃｍ２となった。研究
の結果、この飽和電流値に対応する負荷短絡耐量（ｔｓ
ｃ）（短絡ピーク電流Ｉｃｐが流れてから素子の短絡保
護回路の動作が開始するまでの所要時間）は１０μｓ以
上得られることを確認した。
【００４０】したがって、負荷短絡耐量とＩＧＢＴの電
流の飽和値との関係から、本発明の電流の飽和値を小さ
くする方法によって、負荷短絡耐量を大きくすることが
出来る。
流の飽和値との関係から、本発明の電流の飽和値を小さ
くする方法によって、負荷短絡耐量を大きくすることが
出来る。
【００４１】（第２の実施形態）図２は、本発明の第２
の実施形態である電力用半導体素子の断面図である。本
実施形態と前述した第１の実施形態を示す図１との違い
は、ｎ型ベース層１の表面に接するゲート絶縁膜が、第
１の実施形態の図１ではゲート絶縁膜３であったが、本
実施形態では、ゲート絶縁膜３よりも膜厚の厚いゲート
絶縁膜１０であるところである（テラス型ゲート）。図
２のプレーナＩＧＢＴの動作は、前述した図１のプレー
ナＩＧＢＴの動作と比べて基本的には同じであり、しき
い値電圧はゲート絶縁膜１０と接するｐ型ベース層６領
域内で決まることから、ピンチオフは、このゲート絶縁
膜１０と接するｐ型ベース層６の領域内のＱ２で起こ
る。
の実施形態である電力用半導体素子の断面図である。本
実施形態と前述した第１の実施形態を示す図１との違い
は、ｎ型ベース層１の表面に接するゲート絶縁膜が、第
１の実施形態の図１ではゲート絶縁膜３であったが、本
実施形態では、ゲート絶縁膜３よりも膜厚の厚いゲート
絶縁膜１０であるところである（テラス型ゲート）。図
２のプレーナＩＧＢＴの動作は、前述した図１のプレー
ナＩＧＢＴの動作と比べて基本的には同じであり、しき
い値電圧はゲート絶縁膜１０と接するｐ型ベース層６領
域内で決まることから、ピンチオフは、このゲート絶縁
膜１０と接するｐ型ベース層６の領域内のＱ２で起こ
る。
【００４２】本実施形態では、ｎ型ベース層１領域内に
接するゲート絶縁膜をゲート絶縁膜１０にすることによ
りゲート絶縁膜のキャパシタンス容量が、ｎ型ベース層
１領域内にゲート絶縁膜３を有する図１に比べて小さく
することができることにより、ターンオン、ターンオフ
に要する時間を図１よりも短くすることができる。ま
た、製造工程もより容易である。
接するゲート絶縁膜をゲート絶縁膜１０にすることによ
りゲート絶縁膜のキャパシタンス容量が、ｎ型ベース層
１領域内にゲート絶縁膜３を有する図１に比べて小さく
することができることにより、ターンオン、ターンオフ
に要する時間を図１よりも短くすることができる。ま
た、製造工程もより容易である。
【００４３】（第３の実施形態）図３は、本発明の第３
の実施形態である電力用半導体素子の断面図である。本
実施形態と前述した第１の実施形態を示す図１との違い
は、図１のゲート絶縁膜３が、本実施形態の図３での勾
配をもつゲート酸化膜１１に対応している点である。こ
のゲート絶縁膜１１は、ｐ型ベース層６とｎ型ベース層
１との接合部分上にあるゲート絶縁膜の膜厚を、ｎ型エ
ミッタ層７とｐ型ベース層６との接合部分上にあるゲー
ト絶縁膜の膜厚よりも厚く、ｎ型エミッタ層７とｐ型ベ
ース層６との接合部分に近づくにつれゲート絶縁膜の膜
厚が徐々に薄くなるよう勾配がついていることが特徴で
ある。
の実施形態である電力用半導体素子の断面図である。本
実施形態と前述した第１の実施形態を示す図１との違い
は、図１のゲート絶縁膜３が、本実施形態の図３での勾
配をもつゲート酸化膜１１に対応している点である。こ
のゲート絶縁膜１１は、ｐ型ベース層６とｎ型ベース層
１との接合部分上にあるゲート絶縁膜の膜厚を、ｎ型エ
ミッタ層７とｐ型ベース層６との接合部分上にあるゲー
ト絶縁膜の膜厚よりも厚く、ｎ型エミッタ層７とｐ型ベ
ース層６との接合部分に近づくにつれゲート絶縁膜の膜
厚が徐々に薄くなるよう勾配がついていることが特徴で
ある。
【００４４】図３のプレーナＩＧＢＴの動作は、前述し
た第１の実施形態における図１のプレーナＩＧＢＴの動
作とくらべて基本的には同じである。本実施形態におい
ては、ゲート絶縁膜１１はｐ型ベース層６とｎ型ベース
層１の接合に近づくにつれ膜厚は厚くなることから、し
きい値電圧もｐ型ベース層６とｎ型ベース層１の接合に
近づくにつれ徐々に高くなる。したがって、前述した図
１のプレーナＩＧＢＴと同様に点Ｑ２でピンチオフがお
こり、前述した第１の実施形態における負荷短絡耐量が
向上する理由と同様の理由により、負荷短絡耐量を向上
することができる。
た第１の実施形態における図１のプレーナＩＧＢＴの動
作とくらべて基本的には同じである。本実施形態におい
ては、ゲート絶縁膜１１はｐ型ベース層６とｎ型ベース
層１の接合に近づくにつれ膜厚は厚くなることから、し
きい値電圧もｐ型ベース層６とｎ型ベース層１の接合に
近づくにつれ徐々に高くなる。したがって、前述した図
１のプレーナＩＧＢＴと同様に点Ｑ２でピンチオフがお
こり、前述した第１の実施形態における負荷短絡耐量が
向上する理由と同様の理由により、負荷短絡耐量を向上
することができる。
【００４５】（第４の実施形態）図４は、本発明の第４
の実施形態である電力用半導体素子の断面図である。図
４と第１の実施形態の図１との違いは、図１において
は、ゲート絶縁膜３とゲート絶縁膜１０との材質が同じ
であり、したがって、比誘電率も同じであるが、本実施
形態の図４においては、ゲート絶縁膜３とゲート絶縁膜
１２とは材質が異なり、したがって、比誘電率も異な
る。本実施形態のゲート絶縁膜の例として、例えば、ゲ
ート絶縁膜３に五酸化タンタル（Ｔａ2 Ｏ5 ）（比誘電
率２２）あるいは、窒化シリコン（Ｓｉ3 Ｎ4 ）（比誘
電率７）を用いて、ゲート絶縁膜１２に二酸化シリコン
（ＳｉＯ2 ）（比誘電率３．９）を用いることである。
これによって、２つのゲート絶縁膜の膜厚がゲート絶縁
膜３とゲート絶縁膜１２と同じであっても、２つのゲー
ト絶縁膜のキャパシタンス容量は異なることになる。し
きい値電圧は、ゲート絶縁膜キャパシタンス容量がゲー
ト絶縁膜３にくらべ小さいゲート絶縁膜１２によってき
まり、ピンチオフは、ゲート絶縁膜１２と接するｐ型ベ
ース層６のチャネル領域ＣＨ点Ｑ２において起こる。
の実施形態である電力用半導体素子の断面図である。図
４と第１の実施形態の図１との違いは、図１において
は、ゲート絶縁膜３とゲート絶縁膜１０との材質が同じ
であり、したがって、比誘電率も同じであるが、本実施
形態の図４においては、ゲート絶縁膜３とゲート絶縁膜
１２とは材質が異なり、したがって、比誘電率も異な
る。本実施形態のゲート絶縁膜の例として、例えば、ゲ
ート絶縁膜３に五酸化タンタル（Ｔａ2 Ｏ5 ）（比誘電
率２２）あるいは、窒化シリコン（Ｓｉ3 Ｎ4 ）（比誘
電率７）を用いて、ゲート絶縁膜１２に二酸化シリコン
（ＳｉＯ2 ）（比誘電率３．９）を用いることである。
これによって、２つのゲート絶縁膜の膜厚がゲート絶縁
膜３とゲート絶縁膜１２と同じであっても、２つのゲー
ト絶縁膜のキャパシタンス容量は異なることになる。し
きい値電圧は、ゲート絶縁膜キャパシタンス容量がゲー
ト絶縁膜３にくらべ小さいゲート絶縁膜１２によってき
まり、ピンチオフは、ゲート絶縁膜１２と接するｐ型ベ
ース層６のチャネル領域ＣＨ点Ｑ２において起こる。
【００４６】したがって、前述した第１の実施形態にお
ける負荷短絡耐量が向上する理由と同様の理由により、
負荷短絡耐量を向上することができる。
ける負荷短絡耐量が向上する理由と同様の理由により、
負荷短絡耐量を向上することができる。
【００４７】（第５の実施形態）図５は、本発明の第５
の実施形態である電力用半導体素子（横型ＩＧＢＴ）の
断面図である。図５中、４０１は高抵抗のｎ型ベース層
であり、このｎ型ベース層４０１の一方の面には、ｐ型
基板層４０４が形成されており、このｐ型基板層４０４
上にはエミッタ電極４１０が設けられている。また、ｎ
型ベース層４０１の他方の面には、選択的にｐ型ベース
層４０７が形成されており、このｐ型ベース層４０７の
表面には選択的に高不純物濃度のｎ型エミッタ層４０９
が形成される。また、前記ｎ型ベース層４０１の他方の
面には、選択的にｎ型バッファ層４０３が形成されてお
り、このｎ型バッファ層４０３の表面には選択的に高不
純物濃度のｐ型コレクタ層４０２が形成され、このｐ型
コレクタ層４０２に接してコレクタ電極４１１が形成さ
れている。
の実施形態である電力用半導体素子（横型ＩＧＢＴ）の
断面図である。図５中、４０１は高抵抗のｎ型ベース層
であり、このｎ型ベース層４０１の一方の面には、ｐ型
基板層４０４が形成されており、このｐ型基板層４０４
上にはエミッタ電極４１０が設けられている。また、ｎ
型ベース層４０１の他方の面には、選択的にｐ型ベース
層４０７が形成されており、このｐ型ベース層４０７の
表面には選択的に高不純物濃度のｎ型エミッタ層４０９
が形成される。また、前記ｎ型ベース層４０１の他方の
面には、選択的にｎ型バッファ層４０３が形成されてお
り、このｎ型バッファ層４０３の表面には選択的に高不
純物濃度のｐ型コレクタ層４０２が形成され、このｐ型
コレクタ層４０２に接してコレクタ電極４１１が形成さ
れている。
【００４８】前記ｐ型ベース層４０７上の一部、ｐ型ベ
ース層４０８上、ｎ型ベース層４０１上の一部およびｎ
型バッファ層上にゲート絶縁膜４１２が、さらにｐ型ベ
ース層４０７上の一部分には、ゲート絶縁膜４０８が設
けられている。このゲート絶縁膜４０８は、ゲート絶縁
膜４１２と膜厚あるいは比誘電率が異なることによりゲ
ート絶縁膜のキャパシタンス容量が異なっている。ゲー
ト絶縁膜４１２およびゲート絶縁膜４０８上にはゲート
電極４０６が設けられている。このゲート電極４０６上
には層間絶縁膜４０５が設けられており、それに開口さ
れたコンタクトホールを介して前記ｎ型エミッタ層４０
９上の一部およびｐ型ベース層４０７上の一部にコンタ
クトするようにエミッタ電極４１０が設けられている。
なお、前記ゲート電極４０６は、ゲート絶縁膜４１２と
ゲート絶縁膜４０８と層間絶縁膜４０５によって、エミ
ッタ電極４１０、コレクタ電極４１１、ｎ型ベース層４
０１およびｐ型ベース層４０７とは、絶縁されている。
ース層４０８上、ｎ型ベース層４０１上の一部およびｎ
型バッファ層上にゲート絶縁膜４１２が、さらにｐ型ベ
ース層４０７上の一部分には、ゲート絶縁膜４０８が設
けられている。このゲート絶縁膜４０８は、ゲート絶縁
膜４１２と膜厚あるいは比誘電率が異なることによりゲ
ート絶縁膜のキャパシタンス容量が異なっている。ゲー
ト絶縁膜４１２およびゲート絶縁膜４０８上にはゲート
電極４０６が設けられている。このゲート電極４０６上
には層間絶縁膜４０５が設けられており、それに開口さ
れたコンタクトホールを介して前記ｎ型エミッタ層４０
９上の一部およびｐ型ベース層４０７上の一部にコンタ
クトするようにエミッタ電極４１０が設けられている。
なお、前記ゲート電極４０６は、ゲート絶縁膜４１２と
ゲート絶縁膜４０８と層間絶縁膜４０５によって、エミ
ッタ電極４１０、コレクタ電極４１１、ｎ型ベース層４
０１およびｐ型ベース層４０７とは、絶縁されている。
【００４９】図５の横形ＩＧＢＴの動作は、前述した第
１の実施形態における図１のプレーナＩＧＢＴの動作と
くらべて基本的には同じである。本実施形態において
は、ゲート絶縁膜４０８下のｐ型ベース層４０７のチャ
ネル部分ＣＨ点Ｑ２でしきい値電圧が決まる。したがっ
て、前述した図１のプレーナＩＧＢＴと同様に点Ｑ２で
ピンチオフがおこり、前述した第１の実施形態における
負荷短絡耐量が向上する理由と同様の理由により、負荷
短絡耐量を向上することができる。
１の実施形態における図１のプレーナＩＧＢＴの動作と
くらべて基本的には同じである。本実施形態において
は、ゲート絶縁膜４０８下のｐ型ベース層４０７のチャ
ネル部分ＣＨ点Ｑ２でしきい値電圧が決まる。したがっ
て、前述した図１のプレーナＩＧＢＴと同様に点Ｑ２で
ピンチオフがおこり、前述した第１の実施形態における
負荷短絡耐量が向上する理由と同様の理由により、負荷
短絡耐量を向上することができる。
【００５０】（第６の実施形態）図６は、本発明の第６
の実施形態である電力用半導体素子（トレンチＩＧＢ
Ｔ）の断面図である。
の実施形態である電力用半導体素子（トレンチＩＧＢ
Ｔ）の断面図である。
【００５１】図中、３０１は高抵抗のｎ型ベース層を示
しており、このｎ型ベース層３０１の一方の面には、高
不純物濃度のｐ型コレクタ層３０２が形成されている。
しており、このｎ型ベース層３０１の一方の面には、高
不純物濃度のｐ型コレクタ層３０２が形成されている。
【００５２】また、トレンチ３０３の内部には、ゲート
絶縁膜３０４およびゲート絶縁膜３１１を介してゲート
電極３０５が埋め込み形成されている。各トレンチ３０
３で挟まれた領域のｎ型ベース層３０１の表面には高不
純物濃度のｐ型ベース層３０６が形成されている。
絶縁膜３０４およびゲート絶縁膜３１１を介してゲート
電極３０５が埋め込み形成されている。各トレンチ３０
３で挟まれた領域のｎ型ベース層３０１の表面には高不
純物濃度のｐ型ベース層３０６が形成されている。
【００５３】このｐ型ベース層３０６の表面には高不純
物濃度のｎ型エミッタ層３０７が形成されている。ｎ型
ベース層３０１、ｐ型ベース層３０６、ｎ型エミッタ層
３０７、ゲート絶縁膜３０４、ゲート絶縁膜３１１およ
びゲート電極３０５によって、トレンチ３０３に接した
ｐ型ベース層３０６の表面にチャネルＣＨが形成されｎ
型エミッタ層３０７からｎ型ベース層３０１に電子を注
入するＭＯＳＦＥＴを構成している。
物濃度のｎ型エミッタ層３０７が形成されている。ｎ型
ベース層３０１、ｐ型ベース層３０６、ｎ型エミッタ層
３０７、ゲート絶縁膜３０４、ゲート絶縁膜３１１およ
びゲート電極３０５によって、トレンチ３０３に接した
ｐ型ベース層３０６の表面にチャネルＣＨが形成されｎ
型エミッタ層３０７からｎ型ベース層３０１に電子を注
入するＭＯＳＦＥＴを構成している。
【００５４】ｐ型コレクタ層３０２上にはコレクタ電極
３０８が設けられている。また、ｎ型エミッタ層３０７
およびｐ型ベース層３０６上にはエミッタ電極３０９が
設けられている。ｎ型エミッタ層３０７とｐ型ベース層
３０６はこのエミッタ電極３０９によって短絡してい
る。また、ゲート電極３０５上には層間絶縁膜３１０が
設けられていて、エミッタ電極３０９と接しないように
なっている。
３０８が設けられている。また、ｎ型エミッタ層３０７
およびｐ型ベース層３０６上にはエミッタ電極３０９が
設けられている。ｎ型エミッタ層３０７とｐ型ベース層
３０６はこのエミッタ電極３０９によって短絡してい
る。また、ゲート電極３０５上には層間絶縁膜３１０が
設けられていて、エミッタ電極３０９と接しないように
なっている。
【００５５】次にこのＩＧＢＴの動作を以下に説明す
る。ターンオン時には、エミッタ電極３０９とコレクタ
電極３０８との間にコレクタ電圧ＶＣＥが印加された状
態で、エミッタ電極３０９とゲート電極３０５との間に
所定の正のゲート電圧ＶＧＥを印加すると、チャネル領
域がｎ型に反転しチャネルＣＨが形成される。このチャ
ネルＣＨを通じてエミッタ電極３０９から電子がｎ型ベ
ース層３０１に注入される。この注入された電子により
ｐ型コレクタ層３０２とｎ型ベース層３０１との間が順
バイアスされ、正孔がｐ型コレクタ層３０２よりｎ型ベ
ース層３０１に注入される。この結果、伝導度変調によ
りｎ型ベース層３０１の抵抗が大幅に低減して通電す
る。
る。ターンオン時には、エミッタ電極３０９とコレクタ
電極３０８との間にコレクタ電圧ＶＣＥが印加された状
態で、エミッタ電極３０９とゲート電極３０５との間に
所定の正のゲート電圧ＶＧＥを印加すると、チャネル領
域がｎ型に反転しチャネルＣＨが形成される。このチャ
ネルＣＨを通じてエミッタ電極３０９から電子がｎ型ベ
ース層３０１に注入される。この注入された電子により
ｐ型コレクタ層３０２とｎ型ベース層３０１との間が順
バイアスされ、正孔がｐ型コレクタ層３０２よりｎ型ベ
ース層３０１に注入される。この結果、伝導度変調によ
りｎ型ベース層３０１の抵抗が大幅に低減して通電す
る。
【００５６】一方ターンオフするには、ゲート電極３０
５にエミッタ電極３０９に対して負の電圧が印加され
る。これによって、ｐ型ベース層３０６のゲート電極３
０５に接した位置に形成されていた反転層が消失して、
電子注入が停止する。一方、ｎ型ベース層内に蓄積され
ていた正孔ｈは、その一部がｐ型ベース層３０６を介し
てエミッタ電極３０９に排出され、残りの正孔ｈが電子
ｅと再結合して消滅し、素子はターンオフする。
５にエミッタ電極３０９に対して負の電圧が印加され
る。これによって、ｐ型ベース層３０６のゲート電極３
０５に接した位置に形成されていた反転層が消失して、
電子注入が停止する。一方、ｎ型ベース層内に蓄積され
ていた正孔ｈは、その一部がｐ型ベース層３０６を介し
てエミッタ電極３０９に排出され、残りの正孔ｈが電子
ｅと再結合して消滅し、素子はターンオフする。
【００５７】ここで素子が負荷短絡状態になった場合、
素子は導通状態でコレクタ電極３０８に電源電圧が印加
され、これによって素子には短絡ピーク電流（Ｉｃｐ）
が流れ、ある一定時間（ｔｓｃ）で素子は破壊する。負
荷が短絡してから素子破壊に至るまでの時間が負荷短絡
耐量（ｔｓｃ）である。
素子は導通状態でコレクタ電極３０８に電源電圧が印加
され、これによって素子には短絡ピーク電流（Ｉｃｐ）
が流れ、ある一定時間（ｔｓｃ）で素子は破壊する。負
荷が短絡してから素子破壊に至るまでの時間が負荷短絡
耐量（ｔｓｃ）である。
【００５８】ここで、このＩＧＢＴの短絡ピーク電流が
大きくなると負荷短絡耐量は小さくなることが確認され
ている。この理由は短絡ピーク電流による熱破壊であ
る。本発明による新構造のＩＧＢＴでは、短絡ピーク電
流とほぼ同じ静特性での電流の飽和値を小さくすること
によって負荷短絡耐量を大きくすることができる。
大きくなると負荷短絡耐量は小さくなることが確認され
ている。この理由は短絡ピーク電流による熱破壊であ
る。本発明による新構造のＩＧＢＴでは、短絡ピーク電
流とほぼ同じ静特性での電流の飽和値を小さくすること
によって負荷短絡耐量を大きくすることができる。
【００５９】以下、本発明で負荷短絡耐量が向上する理
由を述べる。
由を述べる。
【００６０】一般に、オン状態にあるＩＧＢＴにさらに
コレクタ電圧ＶＣＥを増大すると、それに伴ってｐ型ベ
ース層３０６のチャネル部分ＣＨの点Ｑ２での電位も上
昇し、ゲート電位と点Ｑ２でのベース電位との電位差が
閾値電圧よりも小さくなり反転層を維持することが出来
なくなって空乏化（ピンチオフ）し抵抗が無限大とな
り、ＩＧＢＴの電流は飽和する。本実施形態では、チャ
ネル部分ＣＨにおいて閾値電圧は、第１の実施形態と同
様の理由により、ゲート絶縁膜３１１で決まる。したが
って、ピンチオフもこのゲート絶縁膜３１１に接するｐ
型ベース層３０６の点Ｑ２で起こる。
コレクタ電圧ＶＣＥを増大すると、それに伴ってｐ型ベ
ース層３０６のチャネル部分ＣＨの点Ｑ２での電位も上
昇し、ゲート電位と点Ｑ２でのベース電位との電位差が
閾値電圧よりも小さくなり反転層を維持することが出来
なくなって空乏化（ピンチオフ）し抵抗が無限大とな
り、ＩＧＢＴの電流は飽和する。本実施形態では、チャ
ネル部分ＣＨにおいて閾値電圧は、第１の実施形態と同
様の理由により、ゲート絶縁膜３１１で決まる。したが
って、ピンチオフもこのゲート絶縁膜３１１に接するｐ
型ベース層３０６の点Ｑ２で起こる。
【００６１】次に従来のＩＧＢＴの電流の飽和値よりも
本発明のＩＧＢＴの電流の飽和値が小さくなることを示
す。
本発明のＩＧＢＴの電流の飽和値が小さくなることを示
す。
【００６２】本発明は、ピンチオフ点をゲート絶縁膜３
１１に接するｐ型ベース層３０６にシフトさせることに
よりピンチオフ点からｎ型ベース層３０７との間のチャ
ネル部分の抵抗による電圧Ｖpin-ch を取り除くことに
より、コレクタ電圧が、ピンチオフ電圧Ｖpin と、ｎ型
ベース層３０１とｐ型コレクタ層３０２間の電圧Ｖch
-coll との足し合わせになるようにしている（Ｖpin ＋
Ｖch-coll ＝ＶCE(2) ）。したがって、本発明のコレク
タ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さ
く、これによって、本発明によるＩＧＢＴの飽和の電流
値も従来のＩＧＢＴでの飽和の電流値に較べて小さくな
る。よって、負荷短絡耐量は向上する。
１１に接するｐ型ベース層３０６にシフトさせることに
よりピンチオフ点からｎ型ベース層３０７との間のチャ
ネル部分の抵抗による電圧Ｖpin-ch を取り除くことに
より、コレクタ電圧が、ピンチオフ電圧Ｖpin と、ｎ型
ベース層３０１とｐ型コレクタ層３０２間の電圧Ｖch
-coll との足し合わせになるようにしている（Ｖpin ＋
Ｖch-coll ＝ＶCE(2) ）。したがって、本発明のコレク
タ電圧ＶＣＥは従来のコレクタ電圧ＶＣＥよりも小さ
く、これによって、本発明によるＩＧＢＴの飽和の電流
値も従来のＩＧＢＴでの飽和の電流値に較べて小さくな
る。よって、負荷短絡耐量は向上する。
【００６３】（第７の実施形態）図１０は、本発明の第
７の実施形態である電力用半導体素子（パワーＭＯＳＦ
ＥＴ）の断面図である。
７の実施形態である電力用半導体素子（パワーＭＯＳＦ
ＥＴ）の断面図である。
【００６４】図１０のパワーＭＯＳＦＥＴは、前述した
図１のプレーナＩＧＢＴとくらべて、ｐ型不純物で形成
されたコレクタ層２の代わりに、ｎ型不純物で形成され
たドレイン層２０２になり、コレクタ電極８がドレイン
電極２０８となり、ｎ型エミッタ層７がｎ型ソース層２
０７となり、エミッタ電極９がソース電極２０９となっ
ている点が異なり、その他は同じである。
図１のプレーナＩＧＢＴとくらべて、ｐ型不純物で形成
されたコレクタ層２の代わりに、ｎ型不純物で形成され
たドレイン層２０２になり、コレクタ電極８がドレイン
電極２０８となり、ｎ型エミッタ層７がｎ型ソース層２
０７となり、エミッタ電極９がソース電極２０９となっ
ている点が異なり、その他は同じである。
【００６５】一般に、オン状態にあるパワーＭＯＳＦＥ
Ｔにさらにドレイン電圧ＶＳＤを増大すると、それに伴
ってｐ型ベース層２０６のチャネル部分ＣＨの点Ｑ２で
の電位も上昇し、ゲート電位と点Ｑ２でのベース電位と
の電位差が閾値電圧よりも小さくなり反転層を維持する
ことが出来なくなって空乏化（ピンチオフ）し抵抗が無
限大となり、パワーＭＯＳＦＥＴの電流は飽和する。本
実施形態では、チャネル部分ＣＨにおいて閾値電圧は、
第１の実施形態と同様の理由により、ゲート絶縁膜２１
０で決まる。したがって、ピンチオフもこのゲート絶縁
膜２１０に接するｐ型ベース層２０６の点Ｑ２で起こ
る。
Ｔにさらにドレイン電圧ＶＳＤを増大すると、それに伴
ってｐ型ベース層２０６のチャネル部分ＣＨの点Ｑ２で
の電位も上昇し、ゲート電位と点Ｑ２でのベース電位と
の電位差が閾値電圧よりも小さくなり反転層を維持する
ことが出来なくなって空乏化（ピンチオフ）し抵抗が無
限大となり、パワーＭＯＳＦＥＴの電流は飽和する。本
実施形態では、チャネル部分ＣＨにおいて閾値電圧は、
第１の実施形態と同様の理由により、ゲート絶縁膜２１
０で決まる。したがって、ピンチオフもこのゲート絶縁
膜２１０に接するｐ型ベース層２０６の点Ｑ２で起こ
る。
【００６６】次に従来のパワーＭＯＳＦＥＴの電流の飽
和値よりも本発明のパワーＭＯＳＦＥＴの電流の飽和値
が小さくなることを示す。
和値よりも本発明のパワーＭＯＳＦＥＴの電流の飽和値
が小さくなることを示す。
【００６７】本発明は、ピンチオフ点をゲート絶縁膜２
１０に接するｐ型ベース層２０６にシフトさせることに
よりピンチオフ点からｎ型ソース層２０７との間のチャ
ネル部分の抵抗による電圧Ｖpin-ch を取り除くことに
より、コレクタ電圧を、ピンチオフ電圧Ｖpin と、ｎ型
ベース層２０１とｐ型ドレイン層２０２間の電圧Ｖch
-collとの足し合わせになるようにしている（Ｖpin ＋
Ｖch-coll ＝ＶCE(2) ）。したがって、本発明のドレイ
ン電圧ＶＳＤは従来のドレイン電圧ＶＳＤよりも小さ
く、これによって、本発明によるパワーＭＯＳＦＥＴの
飽和の電流値も従来のパワーＭＯＳＦＥＴでの飽和の電
流値にくらべて小さくなる。よって、負荷短絡耐量は向
上する。
１０に接するｐ型ベース層２０６にシフトさせることに
よりピンチオフ点からｎ型ソース層２０７との間のチャ
ネル部分の抵抗による電圧Ｖpin-ch を取り除くことに
より、コレクタ電圧を、ピンチオフ電圧Ｖpin と、ｎ型
ベース層２０１とｐ型ドレイン層２０２間の電圧Ｖch
-collとの足し合わせになるようにしている（Ｖpin ＋
Ｖch-coll ＝ＶCE(2) ）。したがって、本発明のドレイ
ン電圧ＶＳＤは従来のドレイン電圧ＶＳＤよりも小さ
く、これによって、本発明によるパワーＭＯＳＦＥＴの
飽和の電流値も従来のパワーＭＯＳＦＥＴでの飽和の電
流値にくらべて小さくなる。よって、負荷短絡耐量は向
上する。
【００６８】
【発明の効果】上述したように本発明によれば、低いオ
ン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電
流を抑えることによって高い負荷短絡耐量を実現し得る
電力用半導体素子を提供することができる。
ン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電
流を抑えることによって高い負荷短絡耐量を実現し得る
電力用半導体素子を提供することができる。
【図１】本発明の電力用半導体素子の第１の実施形態に
係わるプレーナＩＧＢＴを示す断面図である。
係わるプレーナＩＧＢＴを示す断面図である。
【図２】本発明の電力用半導体素子の第２の実施形態に
係わるプレーナＩＧＢＴを示す断面図である。
係わるプレーナＩＧＢＴを示す断面図である。
【図３】本発明の電力用半導体素子の第３の実施形態に
係わるプレーナＩＧＢＴを示す断面図である。
係わるプレーナＩＧＢＴを示す断面図である。
【図４】本発明の電力用半導体素子の第４の実施形態に
係わるプレーナＩＧＢＴを示す断面図である。
係わるプレーナＩＧＢＴを示す断面図である。
【図５】本発明の電力用半導体素子の第５の実施形態に
係わるプレーナＩＧＢＴを示す断面図である。
係わるプレーナＩＧＢＴを示す断面図である。
【図６】本発明の電力用半導体素子の第６の実施形態に
係わるプレーナＩＧＢＴを示す断面図。
係わるプレーナＩＧＢＴを示す断面図。
【図７】図１１に示す従来のプレーナＩＧＢＴのＸ−
Ｘ′に沿った電圧分布と、図１に示す本発明のプレーナ
ＩＧＢＴのＡ−Ａ′に沿った電圧分布とを対比して示す
図である。
Ｘ′に沿った電圧分布と、図１に示す本発明のプレーナ
ＩＧＢＴのＡ−Ａ′に沿った電圧分布とを対比して示す
図である。
【図８】ゲート絶縁膜下の不純物濃度分布を示す図であ
る。
る。
【図９】図１のトレンチＩＧＢＴのコレクタ電圧対コレ
クタ電流静特性をシミュレーションした結果と、従来の
プレーナＩＧＢＴのコレクタ電圧対コレクタ電流静特性
をシミュレーションした結果とを対比して示す図であ
る。
クタ電流静特性をシミュレーションした結果と、従来の
プレーナＩＧＢＴのコレクタ電圧対コレクタ電流静特性
をシミュレーションした結果とを対比して示す図であ
る。
【図１０】本発明の電力用半導体素子の第７の実施形態
に係わるプレーナＩＧＢＴを示す断面図である。
に係わるプレーナＩＧＢＴを示す断面図である。
【図１１】従来のプレーナＩＧＢＴを示す断面図であ
る。
る。
１ ｎ型ベース層 ２ ｐ型コレクタ層 ３ ゲート絶縁膜 ４ 層間絶縁膜 ５ ゲート電極 ６ ｐ型ベース層 ７ ｎ型エミッタ層 ８ コレクタ電極 ９ エミッタ電極 １０ ゲート絶縁膜 １１ ゲート絶縁膜 １２ ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｊ
Claims (6)
- 【請求項１】 第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に選択的に形成さ
れた第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第
１導電型エミッタ層またはソース層と、 前記第１導電型ベース層の他方の表面上に形成された、
あるいは、一方の表面上に選択的に形成されたコレクタ
層またはドレイン層と、 前記コレクタ層またはドレイン層上に設けられた第１の
主電極と、 前記第１導電型エミッタ層またはソース層上に設けられ
るとともに前記第２導電型ベース層上に設けられた第２
の主電極と、 前記第１導電型エミッタ層またはソース層と前記第１導
電型ベース層間の前記第２導電型ベース層上に設けられ
た第１のゲート絶縁膜及び第２のゲート絶縁膜を介して
設けられたゲート電極とを具備し、 前記第２のゲート絶縁膜のキャパシタンスの容量は、前
記第１のゲート絶縁膜のキャパシタンスの容量とは異な
っていることを特徴とする電力用半導体素子。 - 【請求項２】 上記第１のゲート絶縁膜は上記第１導電
型エミッタ層またはソース層に近い位置に設けられ、上
記第２のゲート絶縁膜は上記第１導電型ベース層に近い
位置に設けられていることを特徴とする請求項１記載の
電力用半導体素子。 - 【請求項３】 前記第２のゲート絶縁膜の厚さは、前記
第１のゲート絶縁膜の厚さよりも大きいことを特徴とす
る請求項２記載の電力用半導体素子。 - 【請求項４】 前記第２のゲート絶縁膜の比誘電率は、
前記第１のゲート絶縁膜の比誘電率よりも小さいことを
特徴とする請求項２記載の電力用半導体素子。 - 【請求項５】 前記第２のゲート絶縁膜の厚みは勾配を
持ち、前記第１導電型エミッタ層またはソース層側の厚
みは、前記第１導電型ベース層側の厚みよりも小さいこ
とを特徴とする請求項２記載の電力用半導体素子。 - 【請求項６】 前記ゲート電極は、前記第１導電型エミ
ッタ層またはソース層の表面から前記第２導電型ベース
層を貫通して前記第１導電型ベース層の途中の深さまで
達するように形成されたトレンチの内部に前記第１のゲ
ート絶縁膜と前記第２のゲート絶縁膜とを介して埋め込
まれているトレンチ構造を有することを特徴とする請求
項１乃至５のいずれか１項に記載の電力用半導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000294316A JP4460741B2 (ja) | 2000-09-27 | 2000-09-27 | 電力用半導体素子及びその製造方法 |
| US09/961,248 US6867454B2 (en) | 2000-09-27 | 2001-09-25 | Power semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000294316A JP4460741B2 (ja) | 2000-09-27 | 2000-09-27 | 電力用半導体素子及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002110980A true JP2002110980A (ja) | 2002-04-12 |
| JP2002110980A5 JP2002110980A5 (ja) | 2006-03-09 |
| JP4460741B2 JP4460741B2 (ja) | 2010-05-12 |
Family
ID=18776947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000294316A Expired - Fee Related JP4460741B2 (ja) | 2000-09-27 | 2000-09-27 | 電力用半導体素子及びその製造方法 |
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| JP (1) | JP4460741B2 (ja) |
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| US20070128810A1 (en) * | 2005-12-07 | 2007-06-07 | Ching-Hung Kao | Ultra high voltage MOS transistor device and method of making the same |
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| CN103441143B (zh) * | 2013-07-10 | 2015-09-09 | 电子科技大学 | 具有变组分混合晶体发射区的抗闩锁igbt |
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-
2000
- 2000-09-27 JP JP2000294316A patent/JP4460741B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-25 US US09/961,248 patent/US6867454B2/en not_active Expired - Lifetime
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|---|---|
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| JP3914120B2 (ja) | 半導体装置およびそれを用いる電力変換装置 |
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