JP2023058873A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】ゲート絶縁膜の内部応力の増加に起因したチャネル領域のアクセプタ濃度の低下を抑える技術を提供する。
【解決手段】半導体装置１，２の絶縁ゲート部３６は、半導体層２０の一方の主面上に設けられており、ＪＦＥＴ領域２３、及び、ボディ領域２４のうちのＪＦＥＴ領域２３とソース領域２５を隔てている部分のチャネル領域ＣＨに対向するように設けられているゲート絶縁膜３６ａと、ゲート絶縁膜３６ａを介してＪＦＥＴ領域２３とチャネル領域ＣＨに対向するように設けられているゲート電極３６ｂと、を有しており、ゲート絶縁膜３６ａのうちのＪＦＥＴ領域２３に対向する部分に少なくとも１つのＪＦＥＴ対向溝３８，１３８が形成されている。
【選択図】図１

Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。

縦型の半導体装置の開発が進められている。この種の半導体装置は、半導体層と、半導体層の一方の主面上に設けられているソース電極と、半導体層の他方の主面上に設けられているドレイン電極と、を備えている。半導体層は、ｎ型のドリフト領域と、ドリフト領域上に設けられているｎ型のＪＦＥＴ領域と、ドリフト領域上に設けられているとともにＪＦＥＴ領域に隣接しているｐ型のボディ領域と、ボディ領域によってＪＦＥＴ領域から隔てられているｎ型のソース領域と、を有している。ボディ領域のうちのＪＦＥＴ領域とソース領域を隔てる部分がチャネル領域となる。この種の半導体装置の一例が特許文献１に開示されている。

特開２０２１－０９００１５号公報

ゲート絶縁膜の膜質改善のためにアニール処理を実施すると、ゲート絶縁膜が熱収縮し、ゲート絶縁膜の内部応力が増加する。このような内部応力がボディ領域のチャネル領域に印加されると、チャネル領域のアクセプタ濃度が低下する。チャネル領域のアクセプタ濃度の低下は、閾値電圧及びチャネル抵抗を変動させ、半導体装置の電気的特性を低下させてしまう。本明細書は、このような課題に対処するための技術を提供する。

本明細書が開示する半導体装置（１，２）は、半導体層（２０）と、前記半導体層の一方の主面上に設けられているソース電極（３４）と、前記半導体層の他方の主面上に設けられているドレイン電極（３２）と、絶縁ゲート部（３６）と、を備えることができる。前記半導体層は、第１導電型のドリフト領域（２２）と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられているいる第１導電型のＪＦＥＴ領域（２３）と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域（２４）と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のソース領域（２５）と、を有することができる。前記絶縁ゲート部は、前記半導体層の前記一方の主面上に設けられており、前記ＪＦＥＴ領域、及び、前記ボディ領域のうちの前記ＪＦＥＴ領域と前記ソース領域を隔てている部分のチャネル領域（ＣＨ）に対向するように設けられているゲート絶縁膜（３６ａ）と、前記ゲート絶縁膜を介して前記ＪＦＥＴ領域と前記チャネル領域に対向するように設けられているゲート電極（３６ｂ）と、を有することができる。前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に少なくとも１つのＪＦＥＴ対向溝（３８，１３８）が形成されている。前記ゲート絶縁膜に前記ＪＦＥＴ対向溝が形成されているので、前記ゲート絶縁膜の内部応力が緩和されている。このため、前記ボディ領域の前記チャネル領域に印加される応力も低下しており、前記半導体装置の電気的特性の低下が抑えられている。なお、このような前記ＪＦＥＴ対向溝が前記ゲート絶縁膜のうちの前記チャネル領域に対向する部分に形成されていると、前記半導体装置の電気的特性に影響してしまう。上記半導体装置では、前記ＪＦＥＴ対向溝が前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に選択的に形成されているので、そのような影響も抑えられている。

本明細書が開示する半導体装置（１，２）の製造方法は、半導体層（２０）の一方の主面上にゲート絶縁膜（３６ａ）を形成するゲート絶縁膜成膜工程であって、前記半導体層は、第１導電型のドリフト領域（２２）と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のＪＦＥＴ領域（２３）と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域（２４）と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のソース領域（２５）と、を有している、ゲート絶縁膜形成工程と、前記ゲート絶縁膜の膜質を改善するためのアニール処理を実施するアニール処理工程と、前記ゲート絶縁膜上にゲート電極（３６ｂ）を形成するゲート電極形成工程と、前記ゲート絶縁膜形成工程と前記ゲート電極形成工程の間に、前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に少なくとも１つのＪＦＥＴ対向溝（３８，１３８）を形成する溝形成工程と、を備えることができる。この製造方法によると、前記ゲート絶縁膜に前記ＪＦＥＴ対向溝を形成するので、前記ゲート絶縁膜の内部応力を緩和することができる。このため、前記ボディ領域のうちの前記ＪＦＥＴ領域と前記ソース領域を隔てている部分のチャネル領域に印加される応力も低下させることができるので、前記製造方法で製造される半導体装置は、電気的特性の低下が抑えられる。なお、このような前記ＪＦＥＴ対向溝を前記ゲート絶縁膜のうちの前記チャネル領域に対向する部分に形成すると、前記半導体装置の電気的特性に影響してしまう。上記製造方法では、前記ＪＦＥＴ対向溝を前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に選択的に形成するので、そのような影響も抑えることができる。

第１実施形態の半導体装置の要部断面図を模式的に示す図である。 第１実施形態の半導体装置の半導体層を平面視した図を模式的に示す図であり、ＪＦＥＴ対向溝の位置が破線で重ねて示されている図である。 第１実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第１実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第１実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第１実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第１実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第１実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第２実施形態の半導体装置の要部断面図を模式的に示す図である。 第２実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第２実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第２実施形態の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す図である。 第２実施形態の半導体装置の変形例の要部断面図を模式的に示す図である。 第２実施形態の半導体装置の変形例の要部断面図を模式的に示す図である。

（第１実施形態）
図１に、第１実施形態の半導体装置１の要部断面図を示す。半導体装置１は、半導体層２０、半導体層２０の裏面を被覆するように設けられているドレイン電極３２、半導体層２０の表面の一部を被覆するように設けられているソース電極３４、及び、半導体層２０の表面の一部に設けられているプレーナー型の絶縁ゲート部３６を備えている。半導体層２０は、特に限定されるものではないが、例えばＧａ系半導体である。Ｇａ系半導体は、構成原子にＧａを含む半導体であり、例えば窒化ガリウム系半導体、酸化ガリウム系半導体が含まれる。この例では、半導体層２０は窒化ガリウム（ＧａＮ）である。ここで、半導体層２０の表面に平行な一方向をｘ方向とし、半導体層２０の表面に平行であってｘ方向に直交する方向をｙ方向とし、ｘ方向とｙ方向に直交する方向をｚ方向（半導体層２０の厚み方向ともいう）とする。

半導体層２０は、ｎ型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４、及び、ｎ型のソース領域２５を有している。

ドレイン領域２１は、半導体層２０の裏面に露出する位置に設けられており、ｎ型不純物を高濃度に含んでいる。ドレイン領域２１は、ドレイン電極３２にオーミック接触している。

ドリフト領域２２は、ドレイン領域２１上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２は、ｎ型不純物をドレイン領域２１よりも低濃度に含んでいる。

ＪＦＥＴ領域２３は、ドリフト領域２２上に設けられており、半導体層２０の表面に露出する位置に設けられており、ドリフト領域２２の表面から半導体層２０の表面まで厚み方向に延びており、ドリフト領域２２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域２３は、半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２まで延びている。ＪＦＥＴ領域２３は、ｎ型不純物を含んでいる。この例では、ＪＦＥＴ領域２３の不純物濃度は、ドリフト領域２２の不純物濃度と等しく、ドリフト領域２２の一部と言うことができる。

ボディ領域２４は、ドリフト領域２２上に設けられており、半導体層２０の表面に露出する位置に設けられており、ＪＦＥＴ領域２３の側面に隣接している。ボディ領域２４は、ｐ型不純物を含んでおり、ソース電極３４にオーミック接触している。なお、ボディ領域２４とソース電極３４のコンタクト抵抗を減らすために、ボディ領域２４のうちの半導体層２０の表面に露出する部分のｐ型不純物の濃度が濃く調整されていてもよい。

ソース領域２５は、ボディ領域２４上に設けられており、半導体層２０の表面に露出する位置に設けられており、ボディ領域２４によってＪＦＥＴ領域２３及びドリフト領域２２から隔てられている。ソース領域２５は、ｎ型不純物を高濃度に含んでいる。ソース領域２５は、ソース電極３４にオーミック接触している。半導体層２０の表面に露出する位置にあるとともにＪＦＥＴ領域２３とソース領域２５の間に位置するボディ領域２４の一部を特にチャネル領域ＣＨという。

絶縁ゲート部３６は、半導体層２０の表面の一部に設けられており、酸化シリコン又は酸化アルミニウムのゲート絶縁膜３６ａ、及び、ポリシリコン、アルミニウム又はニッケルのゲート電極３６ｂを有している。ゲート絶縁膜３６ａは、ＪＦＥＴ領域２３及びチャネル領域ＣＨに対向するように設けられている。ゲート電極３６ｂは、ゲート絶縁膜３６ａを介してＪＦＥＴ領域２３及びチャネル領域ＣＨに対向している。

ゲート絶縁膜３６ａには、ＪＦＥＴ対向溝３８が形成されている。ＪＦＥＴ対向溝３８は、ゲート絶縁膜３６ａのうちのＪＦＥＴ領域２３に対向する部分に選択的に形成されている。ＪＦＥＴ対向溝３８は、ゲート絶縁膜３６ａの厚みの少なくとも半分を超える深さを有しており、ゲート絶縁膜３６ａを貫通しておらず、ゲート絶縁膜３６ａの一部が底部に残存している。ＪＦＥＴ対向溝３８内にはゲート電極３６ｂが充填されている。

図２に、半導体層２０を平面視したときのレイアウトの一例を示す。図中の破線がＪＦＥＴ対向溝３８の位置を示す。図２に示されるように、半導体層２０を平面視したときに、ＪＦＥＴ領域２３、ボディ領域２４のチャネル領域ＣＨ、及び、ソース領域２５はいずれも、ｙ方向に沿って延びている。換言すると、半導体層２０を平面視したときに、ＪＦＥＴ領域２３とチャネル領域ＣＨの接合面、及び、ソース領域２５とチャネル領域ＣＨの接合面はいずれも、ｙ方向に沿って延びている。ＪＦＥＴ対向溝３８は、これらＪＦＥＴ領域２３とチャネル領域ＣＨとソース領域２５の各々と平行に、即ち、ｙ方向に沿って延びている。なお、ＪＦＥＴ対向溝３８は、必要に応じてｙ方向に分散して配置されていてもよい。

次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５の間のチャネル領域ＣＨに反転層が形成され、その反転層を介してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通し、半導体装置１がターンオンする。ゲート電極３６ｂが接地されると、反転層が消失し、半導体装置１がターンオフする。このように、半導体装置１は、ゲート電極３６ｂに印加する電圧に基づいてドレイン電極３２とソース電極３４の間のオンとオフを切り換えるスイッチング動作を実行することができる。

（半導体装置１の製造方法）
まず、図３に示されるように、各種半導体領域２１－２５が形成された半導体層２０を準備する。各種半導体領域２１－２５は、既知の製造方法を利用して形成することができ、例えばエピタキシャル成長技術及びイオン注入技術等を利用して形成される。

次に、図４に示されるように、蒸着技術を利用して、半導体層２０の表面を被覆するようにゲート絶縁膜３６ａを形成する（ゲート絶縁膜形成工程の一例）。蒸着技術としては、特に限定されるものではないが、例えば原子層堆積法又はプラズマＣＶＤ法が利用される。次に、ゲート絶縁膜３６ａの膜質を改善するためにアニール処理を実施する（アニール処理工程の一例）。このアニール処理は、ポストアニール（Post Deposition Annealing: PDA）処理とも称される。このアニール処理が実施されると、ゲート絶縁膜３６ａが熱収縮し、ゲート絶縁膜３６ａの内部応力が増加する。

次に、図５に示されるように、ドライエッチング技術を利用して、ゲート絶縁膜３６ａのうちのＪＦＥＴ領域２３に対向する部分にＪＦＥＴ対向溝３８を形成する（溝形成工程の一例）。ＪＦＥＴ対向溝３８が形成されることにより、ゲート絶縁膜３６ａの内部応力が緩和される。ゲート絶縁膜３６ａの内部応力はその厚みに比例して増加するので、ＪＦＥＴ対向溝３８によってゲート絶縁膜３６ａの厚みが減少することにより、特にＪＦＥＴ対向溝３８の周囲のゲート絶縁膜３６ａの内部応力が緩和される。

次に、図６に示されるように、蒸着技術を利用して、ゲート絶縁膜３６ａの表面上にゲート電極３６ｂを成膜する。

次に、図７に示されるように、エッチング技術を利用して、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工し、絶縁ゲート部３６を形成する。なお、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工して絶縁ゲート部３６を形成するときに、半導体層２０の表面の加工ダメージを減らすために、絶縁ゲート部３６の形成位置以外のゲート絶縁膜３６ａの一部が半導体層２０の表面に残存するようにゲート絶縁膜３６ａを薄く加工してもよい。この後、既知の製造技術を利用して、ドレイン電極３２及びソース電極３４を形成することで、図１に示す半導体装置１を製造することができる。

上記製造方法では、ゲート絶縁膜３６ａにＪＦＥＴ対向溝３８を形成することにより、膜質改善のためのアニール処理で加わったゲート絶縁膜３６ａの内部応力を緩和することができる。例えば、ゲート絶縁膜３６ａの内部応力が緩和されていないと、その内部応力がボディ領域２４のチャネル領域ＣＨに印加され、チャネル領域ＣＨのアクセプタ濃度が低下する。チャネル領域ＣＨのアクセプタ濃度の低下は、閾値電圧及びチャネル抵抗を変動させ、半導体装置１の電気的特性を低下させてしまう。上記製造方法では、ＪＦＥＴ対向溝３８を形成することによりゲート絶縁膜３６ａの内部応力を緩和することができるので、チャネル領域ＣＨに印加される応力も低下させることができる。この結果、上記製造方法で製造される半導体装置１は、電気的特性の低下が抑えられている。

なお、このようなＪＦＥＴ対向溝３８をゲート絶縁膜３６ａのうちのチャネル領域ＣＨに対向する部分に形成すると、チャネル領域ＣＨに対向するゲート絶縁膜３６ａの厚みが変動し、閾値電圧の変動及びゲートリーク電流の増加が生じ、半導体装置１の電気的特性に影響してしまう。上記製造方法では、ＪＦＥＴ対向溝３８をゲート絶縁膜３６ａのうちのＪＦＥＴ領域２３に対向する部分に選択的に形成することにより、そのような影響も抑えることができる。

Ｇａ系半導体では、熱酸化によってゲート絶縁膜３６ａを成膜する技術が確立しておらず、蒸着技術（例えば、原子層堆積法又はプラズマＣＶＤ法）を利用してゲート絶縁膜３６ａを成膜する必要がある。蒸着技術を利用して成膜されたゲート絶縁膜３６ａの膜質は、熱酸化によって成膜される場合に比して低い。このため、蒸着技術を利用して成膜されたゲート絶縁膜３６ａに対しては、膜質改善のためのアニール処理が必要である。しかしながら、このようなアニール処理によりゲート絶縁膜３６ａの内部応力が増加してしまう。本明細書が開示する技術は、このようなゲート絶縁膜３６ａの内部応力の増加を緩和することができる。即ち、本明細書が開示する技術は、Ｇａ系半導体の半導体層にゲート絶縁膜が成膜された半導体装置とその製造方法において特に有用である。

図８に示されるように、ＪＦＥＴ対向溝３８を形成するときに、ゲート絶縁膜３６ａのうちのソース領域２５に対向する部分を含むようにソース対向溝３９を形成してもよい。ゲート絶縁膜３６ａの内部応力はその厚みに加えて面方向の長さにも比例して増加するので、ソース対向溝３９が形成されることにより、ゲート絶縁膜３６ａの内部応力がさらに緩和される。

上記製造方法では、膜質改善のためのアニール処理を実施した後に、ＪＦＥＴ対向溝３８を形成する溝形成工程を実施していた。この例に代えて、膜質改善のためのアニール処理を実施する前に、ＪＦＥＴ対向溝３８を形成してもよい。ＪＦＥＴ対向溝３８を予め形成して置くことにより、アニール処理を実施したときのゲート絶縁膜３６ａの内部応力の増加を抑えることができる。この結果、チャネル領域ＣＨに印加される応力も低下させることができるので、半導体装置１の電気的特性の低下が抑えられる。

（第２実施形態）
図９に、第２実施形態の半導体装置２の要部断面図を示す。なお、第１実施形態の半導体装置１と共通する構成要素には共通の符号を付し、その説明を省略する。第２実施形態の半導体装置２では、ゲート絶縁膜３６ａのうちのＪＦＥＴ領域２３に対向する部分に複数のＪＦＥＴ対向溝１３８が形成されている。この例では、３つのＪＦＥＴ対向溝１３８が例示されているが、２つのＪＦＥＴ対向溝１３８が形成されていてもよく、４以上のＪＦＥＴ対向溝１３８が形成されていてもよい。

複数のＪＦＥＴ対向溝１３８の各々も、第１実施形態のＪＦＥＴ対向溝３８と同様に、平面視したときにｙ方向に沿って延びている。複数のＪＦＥＴ対向溝１３８の各々にはゲート電極３６ｂが充填されておらず、複数のＪＦＥＴ対向溝１３８の各々は空隙となっている。後述の製造方法で説明するように、複数のＪＦＥＴ対向溝１３８の各々のアスペクト比は２以上であり、これにより、ゲート電極３６ｂが充填されることがないので、複数のＪＦＥＴ対向溝１３８の各々は空隙となることができる。なお、ＪＦＥＴ対向溝１３８のアスペクト比は、ＪＦＥＴ対向溝１３８の深さに対するＪＦＥＴ対向溝１３８の表面における最小幅（この例では、ＪＦＥＴ対向溝１３８の短手方向の幅であり、ｘ軸方向の幅）の比である。

第２実施形態の半導体装置２では、複数のＪＦＥＴ対向溝１３８の各々が空隙となっている。このため、ゲート電極３６ｂが溝内に充填される場合に比してゲートリーク電流が抑えられる。また、溝内にゲート電極３６ｂが充填された場合、溝内のゲート電極３６ｂの熱膨張によってゲート電極３６ｂがゲート絶縁膜３６ａを面方向に押圧し、ゲート絶縁膜３６ａの内部応力が増加することが懸念される。第２実施形態の半導体装置２では、このようなゲート絶縁膜３６ａの内部応力も抑えられる。

（半導体装置２の製造方法）
ゲート絶縁膜形成工程及びアニール処理工程までの工程（図４）は、第１実施形態の半導体装置１の製造方法同様である。次に、図１０に示されるように、ドライエッチング技術を利用して、ゲート絶縁膜３６ａのうちのＪＦＥＴ領域２３に対向する部分に複数のＪＦＥＴ対向溝１３８を形成する（溝形成工程の一例）。複数のＪＦＥＴ対向溝１３８の各々のアスペクト比が２以上となるように形成する。複数のＪＦＥＴ対向溝１３８が形成されることにより、ゲート絶縁膜３６ａの内部応力が緩和される。

次に、図１１に示されるように、蒸着技術を利用して、ゲート絶縁膜３６ａの表面上にゲート電極３６ｂを成膜する。複数のＪＦＥＴ対向溝１３８の各々のアスペクト比が２以上であることから、ゲート電極３６ｂを成膜するための反応ガスがＪＦＥＴ対向溝１３８内に十分に供給されず、ＪＦＥＴ対向溝１３８内に空隙が形成される。

次に、図１２に示されるように、エッチング技術を利用して、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工し、絶縁ゲート部３６を形成する。なお、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工して絶縁ゲート部３６を形成するときに、半導体層２０の表面の加工ダメージを減らすために、ゲート絶縁膜３６ａの形成位置以外のゲート絶縁膜３６ａの一部が半導体層２０の表面に残存するようにゲート絶縁膜３６ａを薄く加工してもよい。この後、既知の製造技術を利用して、ドレイン電極３２及びソース電極３４を形成することで、図２に示す半導体装置２を製造することができる。

上記製造方法でも、第１実施形態の半導体装置１を製造する場合と同様に、複数のＪＦＥＴ対向溝１３８を形成するときにソース対向溝を形成してもよい。また、膜質改善のためのアニール処理を実施する前に、複数のＪＦＥＴ対向溝１３８を形成してもよい。

図１３に示されるように、複数のＪＦＥＴ対向溝１３８の各々は、ゲート絶縁膜３６ａを貫通していてもよい。複数のＪＦＥＴ対向溝１３８の各々は空隙となっているので、ＪＦＥＴ対向溝１３８がゲート絶縁膜３６ａを貫通していても、ゲートリーク電流の増加は抑えられる。一方、複数のＪＦＥＴ対向溝１３８を形成するときのエッチングを半導体層２０とゲート絶縁膜３６ａの界面で止めればよいので、複数のＪＦＥＴ対向溝１３８の加工が容易となる。

図１４に示されるように、複数のＪＦＥＴ対向溝１３８の各々は、底面に向かって幅が広がるテーパ形状であってもよい。ゲート電極３６ｂを成膜するための反応ガスがＪＦＥＴ対向溝１３８内に供給され難くなるので、複数のＪＦＥＴ対向溝１３８の各々をより確実に空隙とすることができる。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

本明細書が開示する半導体装置は、半導体層と、前記半導体層の一方の主面上に設けられているソース電極と、前記半導体層の他方の主面上に設けられているドレイン電極と、絶縁ゲート部と、を備えることができる。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のソース領域と、を有することができる。前記絶縁ゲート部は、前記半導体層の前記一方の主面上に設けられており、前記ＪＦＥＴ領域、及び、前記ボディ領域のうちの前記ＪＦＥＴ領域と前記ソース領域を隔てている部分のチャネル領域（ＣＨ）に対向するように設けられているゲート絶縁膜と、前記ゲート絶縁膜を介して前記ＪＦＥＴ領域と前記チャネル領域に対向するように設けられているゲート電極と、を有することができる。前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に少なくとも１つのＪＦＥＴ対向溝が形成されている。

上記半導体装置では、前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に複数の前記ＪＦＥＴ対向溝が形成されていてもよい。複数の前記ＪＦＥＴ対向溝の各々は、空隙であってもよい。この半導体装置では、ゲートリーク電流の低下及び前記ゲート絶縁膜の内部応力のさらなる緩和が期待できる。

上記半導体装置では、複数の前記ＪＦＥＴ対向溝の各々は、底面に向かって幅が広がるテーパ形状であってもよい。この半導体装置では、ゲートリーク電流の低下及び前記ゲート絶縁膜の内部応力のさらなる緩和が期待できる。

前記半導体層は、Ｇａ系半導体であってもよい。本明細書が開示する技術は、前記半導体層がＧａ系半導体の場合に特に有用である。

本明細書が開示する半導体装置の製造方法は、半導体層の一方の主面上にゲート絶縁膜を形成するゲート絶縁膜成膜工程であって、前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられているいる第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のソース領域と、を有している、ゲート絶縁膜形成工程と、前記ゲート絶縁膜の膜質を改善するためのアニール処理を実施するアニール処理工程と、前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、前記ゲート絶縁膜形成工程と前記ゲート電極形成工程の間に、前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に少なくとも１つのＪＦＥＴ対向溝を形成する溝形成工程と、を備えることができる。

前記溝形成工程では、前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に複数の前記ＪＦＥＴ対向溝を形成してもよい。この製造方法によると、複数の前記ＪＦＥＴ対向溝の各々が空隙となり得る。このため、この製造方法で製造される半導体装置では、ゲートリーク電流の低下及び前記ゲート絶縁膜の内部応力のさらなる緩和が期待できる。

複数の前記ＪＦＥＴ対向溝の各々は、底面に向かって幅が広がるテーパ形状であってもよい。この製造方法で製造される半導体装置では、ゲートリーク電流の低下及び前記ゲート絶縁膜の内部応力のさらなる緩和が期待できる。

前記溝形成工程では、前記ソース領域に対向する部分にも少なくとも１つのソース対向溝（３９）を形成してもよい。この製造方法では、前記ゲート絶縁膜の内部応力のさらなる緩和が期待できる。

前記半導体層は、Ｇａ系半導体であってもよい。本明細書が開示する技術は、前記半導体層がＧａ系半導体の場合に特に有用である。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１，２：半導体装置、 ２０：半導体層、 ２１：ドレイン領域、 ２２：ドリフト領域、 ２３：ＪＦＥＴ領域、 ２４：ボディ領域、 ２５：ソース領域、 ３２：ドレイン電極、 ３４：ソース電極、 ３６：絶縁ゲート部、 ３６ａ：ゲート絶縁膜、 ３６ｂ：ゲート電極、 ３８，１３８：ＪＦＥＴ対向溝、 ３９：ソース対向溝、 ＣＨ：チャネル領域

Claims (9)

1. 半導体装置（１，２）であって
   半導体層（２０）と、
   前記半導体層の一方の主面上に設けられているソース電極（３４）と、
   前記半導体層の他方の主面上に設けられているドレイン電極（３２）と、
   絶縁ゲート部（３６）と、を備えており、
   前記半導体層は、
   第１導電型のドリフト領域（２２）と、
   前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のＪＦＥＴ領域（２３）と、
   前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域（２４）と、
   前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のソース領域（２５）と、を有しており、
   前記絶縁ゲート部は、
   前記半導体層の前記一方の主面上に設けられており、前記ＪＦＥＴ領域、及び、前記ボディ領域のうちの前記ＪＦＥＴ領域と前記ソース領域を隔てている部分のチャネル領域（ＣＨ）に対向するように設けられているゲート絶縁膜（３６ａ）と、
   前記ゲート絶縁膜を介して前記ＪＦＥＴ領域と前記チャネル領域に対向するように設けられているゲート電極（３６ｂ）と、を有しており、
   前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に少なくとも１つのＪＦＥＴ対向溝（３８，１３８）が形成されている、半導体装置。
2. 前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に複数の前記ＪＦＥＴ対向溝（１３８）が形成されており、
   複数の前記ＪＦＥＴ対向溝の各々は、空隙である、請求項１に記載の半導体装置。
3. 複数の前記ＪＦＥＴ対向溝の各々は、底面に向かって幅が広がるテーパ形状である、請求項２に記載の半導体装置。
4. 前記半導体層は、Ｇａ系半導体である、請求項１～３のいずれか一項に記載の半導体装置。
5. 半導体装置（１，２）の製造方法であって、
   半導体層（２０）の一方の主面上にゲート絶縁膜（３６ａ）を形成するゲート絶縁膜成膜工程であって、前記半導体層は、第１導電型のドリフト領域（２２）と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられているいる第１導電型のＪＦＥＴ領域（２３）と、前記ドリフト領域上に設けられており、前記半導体層の前記一方の主面に露出する位置に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域（２４）と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられており、前記半導体層の前記一方の主面に露出する位置に設けられている第１導電型のソース領域（２５）と、を有している、ゲート絶縁膜形成工程と、
   前記ゲート絶縁膜の膜質を改善するためのアニール処理を実施するアニール処理工程と、
   前記ゲート絶縁膜上にゲート電極（３６ｂ）を形成するゲート電極形成工程と、
   前記ゲート絶縁膜形成工程と前記ゲート電極形成工程の間に、前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に少なくとも１つのＪＦＥＴ対向溝（３８，１３８）を形成する溝形成工程と、を備えている、半導体装置の製造方法。
6. 前記溝形成工程では、前記ゲート絶縁膜のうちの前記ＪＦＥＴ領域に対向する部分に複数の前記ＪＦＥＴ対向溝（１３８）を形成する、請求項５に記載の半導体装置の製造方法。
7. 複数の前記ＪＦＥＴ対向溝の各々は、底面に向かって幅が広がるテーパ形状である、請求項６に記載の半導体装置の製造方法。
8. 前記溝形成工程では、前記ソース領域に対向する部分にも少なくとも１つのソース対向溝（３９）を形成する、請求項５～７のいずれか一項に記載の半導体装置の製造方法。
9. 前記半導体層は、Ｇａ系半導体である、請求項５～８のいずれか一項に記載の半導体装置。

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