JPWO2004112150A1 - 電界効果トランジスタ - Google Patents
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Abstract
ＳｉＣ単結晶基板（１）上に、電界緩和層（１２）およびｐ−型バッファ層（２）が形成されている。電界緩和層（１２）は、ｐ−型バッファ層（２）とＳｉＣ単結晶基板（１）との間においてＳｉＣ単結晶基板（１）と接するように形成されている。ｐ−型バッファ層（２）上にはｎ型半導体層（３）が形成されている。ｎ型半導体層（３）上にはｐ型半導体層（１０）が形成されている。ｐ型半導体層（１０）の中には、所定の間隔を隔ててｎ＋型ソース領域層（４）およびｎ＋型ドレイン領域層（５）が形成されている。ｎ＋型ソース領域層（４）とｎ＋型ドレイン領域層（５）とによって挟まれたｐ型半導体層（１０）の領域の部分には、ｐ＋型ゲート領域層（６）が形成されている。
Description
本発明は電界効果トランジスタに関し、特に、絶縁破壊が抑制される電界効果トランジスタに関するものである。
接合型電界効果トランジスタでは、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合に対して、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合から広がる空乏層をチャネル領域にまで広げて、チャネル領域のコンダクタンスを制御してスイッチング動作が行なわれる。
この接合型電界効果トランジスタのうち、チャネル領域においてキャリアが素子表面に平行に移動する横型の電界効果トランジスタがある。ここで、そのような横型の電界効果トランジスタとして、特開２００３−６８７６２号公報に記載された横型の電界効果トランジスタについて説明する。
図１１に示すように、ＳｉＣ単結晶基板１０１上にｐ−型半導体層１０２が形成されている。そのｐ−型半導体層１０２上にｎ型半導体層１０３が形成されている。そのｎ型半導体層１０３上にｐ型半導体層１１０が形成されている。
ｐ型半導体層１１０の中には、互いに所定の間隔を隔ててｎ＋型ソース領域層１０４、ｐ＋型ゲート領域層１０６およびｎ＋型ドレイン領域層１０５がそれぞれ形成されている。
そのｎ＋型ソース領域層１０４、ｐ＋型ゲート領域層１０６およびｎ＋型ドレイン領域層１０５の上には、ソース電極１０７、ゲート電極１０９およびドレイン電極１０８がそれぞれ形成されている。
しかしながら、上述した従来の横型の電界効果トランジスタでは次のような問題点があった。電界効果トランジスタがオフの状態において、ドレイン電極１０８を介してドレイン領域層１０５に正の電圧が印加されると、図１１に示すように、空乏層１２１は、ドレイン領域層１０５とゲート領域層１０６との間において広がるとともに、ドレイン領域層１０５の直下に位置するｐ−型半導体層１０２とｎ型半導体層１０３との界面から、ＳｉＣ単結晶基板１０１とｐ−型半導体層１０２との界面へ向かって延びることになる。
ところが、図１１に示すように、ＳｉＣ単結晶基板１０１とｐ−型半導体層１０２との界面には結晶欠陥１２０が比較的多く存在する。そのため、この部分の絶縁破壊電圧は、結晶欠陥が多く存在する領域から十分に離れた領域における絶縁破壊電圧よりも低くなる。
その結果、空乏層１２１の端がＳｉＣ単結晶基板１０１の近傍にまで達すると、容易に絶縁破壊が発生するという問題があった。
この接合型電界効果トランジスタのうち、チャネル領域においてキャリアが素子表面に平行に移動する横型の電界効果トランジスタがある。ここで、そのような横型の電界効果トランジスタとして、特開２００３−６８７６２号公報に記載された横型の電界効果トランジスタについて説明する。
図１１に示すように、ＳｉＣ単結晶基板１０１上にｐ−型半導体層１０２が形成されている。そのｐ−型半導体層１０２上にｎ型半導体層１０３が形成されている。そのｎ型半導体層１０３上にｐ型半導体層１１０が形成されている。
ｐ型半導体層１１０の中には、互いに所定の間隔を隔ててｎ＋型ソース領域層１０４、ｐ＋型ゲート領域層１０６およびｎ＋型ドレイン領域層１０５がそれぞれ形成されている。
そのｎ＋型ソース領域層１０４、ｐ＋型ゲート領域層１０６およびｎ＋型ドレイン領域層１０５の上には、ソース電極１０７、ゲート電極１０９およびドレイン電極１０８がそれぞれ形成されている。
しかしながら、上述した従来の横型の電界効果トランジスタでは次のような問題点があった。電界効果トランジスタがオフの状態において、ドレイン電極１０８を介してドレイン領域層１０５に正の電圧が印加されると、図１１に示すように、空乏層１２１は、ドレイン領域層１０５とゲート領域層１０６との間において広がるとともに、ドレイン領域層１０５の直下に位置するｐ−型半導体層１０２とｎ型半導体層１０３との界面から、ＳｉＣ単結晶基板１０１とｐ−型半導体層１０２との界面へ向かって延びることになる。
ところが、図１１に示すように、ＳｉＣ単結晶基板１０１とｐ−型半導体層１０２との界面には結晶欠陥１２０が比較的多く存在する。そのため、この部分の絶縁破壊電圧は、結晶欠陥が多く存在する領域から十分に離れた領域における絶縁破壊電圧よりも低くなる。
その結果、空乏層１２１の端がＳｉＣ単結晶基板１０１の近傍にまで達すると、容易に絶縁破壊が発生するという問題があった。
本発明は上記問題点を解決するためになされたものであり、その目的は絶縁破壊が抑制される電界効果トランジスタを提供することである。
本発明に係る電界効果トランジスタは、主表面を有する半導体基板と第１導電型の第１半導体層と第２導電型の第２半導体層と第１導電型の第３半導体層と１対のソース・ドレイン領域層とゲート領域層とを有している。第１導電型の第１半導体層は半導体基板の主表面上に形成されている。第２導電型の第２半導体層は第１半導体層上に形成されている。第１導電型の第３半導体層は第２半導体層上に形成されている。１対のソース・ドレイン領域層は、第３半導体層中において所定の間隔を隔てて形成されている。ゲート領域層は、１対のソース・ドレイン領域層によって挟まれた第３半導体層の領域の部分に形成されている。第１半導体層は、第３半導体層が位置する側に形成された第１不純物濃度を有するバッファ層と、バッファ層と半導体基板との間の領域において半導体基板と接するように形成され、第１不純物濃度よりも高い第２不純物濃度を有する電界緩和層とを備えている。
この構成によれば、電界効果トランジスタがオフの状態において、ドレイン領域層に正の電圧が印加されると、空乏層が、ドレイン領域層とゲート領域層との間において広がるとともに、ドレイン領域層の直下に位置するバッファ層と第２半導体層との界面から半導体基板へ向かって延びることになる。このとき、電界緩和層が半導体基板の表面に接するように形成されていることで、半導体基板と電界緩和層との界面に比較的多く存在する結晶欠陥が電界緩和層の中に位置することになる。その電界緩和層の第２不純物濃度は、バッファ層の第１不純物濃度よりも高く設定されていることで、半導体基板へ向かって延びようとする空乏層においては、その電界緩和層によってその延びが抑えられることになる。これにより、空乏層の端が結晶欠陥を比較的多く含んだ半導体基板と電界緩和層との界面近傍にまで達することがなくなり、その結果、絶縁破壊を防止することができる。
そして、電界緩和層と半導体基板との界面における電界強度を、バッファ層が絶縁破壊に至る電界強度よりも小さくするためには、電界緩和層の第２不純物濃度をバッファ層の第１不純物濃度の５倍以上に設定することが好ましい。
さらに、生産性を向上するために電界緩和層の厚さをできるだけ薄くし、かつ、空乏層の延びを抑制する機能を確実に得ようとすれば、電界緩和層の第２不純物濃度はバッファ層の第１不純物濃度の少なくとも１０倍以上に設定されていることが好ましい。
また、空乏層の幅を確保して絶縁耐性を保持するには、電界緩和層の厚さはできるだけ薄い方が望ましく、バッファ層の厚さに対する電界緩和層の厚さの比は、第１不純物濃度に対する第２不純物濃度の比の逆数以下に設定されていることが望ましい。
本発明に係る電界効果トランジスタは、主表面を有する半導体基板と第１導電型の第１半導体層と第２導電型の第２半導体層と第１導電型の第３半導体層と１対のソース・ドレイン領域層とゲート領域層とを有している。第１導電型の第１半導体層は半導体基板の主表面上に形成されている。第２導電型の第２半導体層は第１半導体層上に形成されている。第１導電型の第３半導体層は第２半導体層上に形成されている。１対のソース・ドレイン領域層は、第３半導体層中において所定の間隔を隔てて形成されている。ゲート領域層は、１対のソース・ドレイン領域層によって挟まれた第３半導体層の領域の部分に形成されている。第１半導体層は、第３半導体層が位置する側に形成された第１不純物濃度を有するバッファ層と、バッファ層と半導体基板との間の領域において半導体基板と接するように形成され、第１不純物濃度よりも高い第２不純物濃度を有する電界緩和層とを備えている。
この構成によれば、電界効果トランジスタがオフの状態において、ドレイン領域層に正の電圧が印加されると、空乏層が、ドレイン領域層とゲート領域層との間において広がるとともに、ドレイン領域層の直下に位置するバッファ層と第２半導体層との界面から半導体基板へ向かって延びることになる。このとき、電界緩和層が半導体基板の表面に接するように形成されていることで、半導体基板と電界緩和層との界面に比較的多く存在する結晶欠陥が電界緩和層の中に位置することになる。その電界緩和層の第２不純物濃度は、バッファ層の第１不純物濃度よりも高く設定されていることで、半導体基板へ向かって延びようとする空乏層においては、その電界緩和層によってその延びが抑えられることになる。これにより、空乏層の端が結晶欠陥を比較的多く含んだ半導体基板と電界緩和層との界面近傍にまで達することがなくなり、その結果、絶縁破壊を防止することができる。
そして、電界緩和層と半導体基板との界面における電界強度を、バッファ層が絶縁破壊に至る電界強度よりも小さくするためには、電界緩和層の第２不純物濃度をバッファ層の第１不純物濃度の５倍以上に設定することが好ましい。
さらに、生産性を向上するために電界緩和層の厚さをできるだけ薄くし、かつ、空乏層の延びを抑制する機能を確実に得ようとすれば、電界緩和層の第２不純物濃度はバッファ層の第１不純物濃度の少なくとも１０倍以上に設定されていることが好ましい。
また、空乏層の幅を確保して絶縁耐性を保持するには、電界緩和層の厚さはできるだけ薄い方が望ましく、バッファ層の厚さに対する電界緩和層の厚さの比は、第１不純物濃度に対する第２不純物濃度の比の逆数以下に設定されていることが望ましい。
図１は、本発明の実施の形態に係る接合型の電界効果トランジスタの断面図である。
図２は、同実施の形態において、図１に示す電界効果トランジスタの製造方法の一工程を示す断面図である。
図３は、同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
図４は、同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
図５は、同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
図６は、同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
図７は、同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
図８は、同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
図９は、同実施の形態において、電界効果トランジスタの効果を説明するための空乏層を示す断面図である。
図１０は、同実施の形態において、電界効果トランジスタの効果を説明するための電界強度のプロファイルを示す図である。
図１１は、従来の電界効果トランジスタを示す断面図である。
図２は、同実施の形態において、図１に示す電界効果トランジスタの製造方法の一工程を示す断面図である。
図３は、同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
図４は、同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
図５は、同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
図６は、同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
図７は、同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
図８は、同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
図９は、同実施の形態において、電界効果トランジスタの効果を説明するための空乏層を示す断面図である。
図１０は、同実施の形態において、電界効果トランジスタの効果を説明するための電界強度のプロファイルを示す図である。
図１１は、従来の電界効果トランジスタを示す断面図である。
本発明の実施の形態に係る接合型の電界効果トランジスタについて説明する。図１に示すように、ＳｉＣ単結晶基板１上には、第１半導体層としての電界緩和層１２およびｐ−型バッファ層２が形成されている。特に、電界緩和層１２は、ｐ−型バッファ層２とＳｉＣ単結晶基板１との間においてＳｉＣ単結晶基板１と接するように形成されている。
ｐ−型バッファ層２上には、第２半導体層としてのｎ型半導体層３が形成されている。ｎ型半導体層３上には、第３半導体層としてのｐ型半導体層１０が形成されている。
ｐ型半導体層１０の中には、所定の間隔を隔ててｎ＋型ソース領域層４およびｎ＋型ドレイン領域層５が形成されている。そのｎ＋型ソース領域層４とｎ＋型ドレイン領域層５とによって挟まれたｐ型半導体層１０の領域の部分には、ｐ＋型ゲート領域層６が形成されている。
ｎ＋型ソース領域層４、ｐ＋型ゲート領域層６およびｎ＋型ドレイン領域層５の上には、ソース電極７、ゲート電極９およびドレイン電極８がそれぞれ形成されている。
次に、上述した電界効果トランジスタの製造方法の一例について説明する。まず、図２に示すように、主表面を有するＳｉＣ単結晶基板１が用意される。なお、ＳｉＣ単結晶基板１の導電型は問われない。
次に、図３に示すように、温度約１５００℃のもとでＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＣ単結晶基板１の表面上に電界緩和層１２が形成される。このとき、原料ガスとしてモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）、不純物添加用ガスとしてジボラン（Ｂ２Ｈ６）、搬送ガスとして水素（Ｈ２）がそれぞれ用いられる。
次に、図４に示すように、同様のガスを用いて、ＣＶＤ法により電界緩和層１２上にｐ−型バッファ層２が形成される。なお、この場合には、電界緩和層１２を形成する際の各ガス流量とは異なる流量のガスが使用される。
次に、図５に示すように、温度約１５００℃のもとでＣＶＤ法によって、ｐ−型バッファ層２上にｎ型半導体層３が形成される。このとき、原料ガスとしてモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）、不純物添加用ガスとして窒素（Ｎ２）、搬送ガスとして水素（Ｈ２）がそれぞれ用いられる。
その後、さらに、温度約１５００℃のもとでＣＶＤ法によって、ｎ型半導体層３上にｐ型半導体層１０が形成される。このとき、原料ガスとしてモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）、不純物添加用ガスとしてジボラン（Ｂ２Ｈ６）、搬送ガスとして水素（Ｈ２）がそれぞれ用いられる。
次に、ｐ型半導体層１０上に所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、イオン注入法により温度３００℃のもとでリン（Ｐ）を注入することにより、図６に示すように、所定の間隔を隔ててｎ＋型ソース領域層４およびｎ＋型ドレイン領域層５が形成される。その後、レジストパターンが除去される。
次に、ｐ型半導体層１０上に所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、イオン注入法により温度３００℃のもとでアルミニウム（Ａｌ）を注入することにより、図７に示すように、ｎ＋型ソース領域層４とｎ＋型ドレイン領域層５とによって挟まれた領域にｐ＋型ゲート領域層６が形成される。その後、レジストパターンが除去される。
次に、ｎ＋型ソース領域層４、ｐ＋型ゲート領域層６およびｎ＋型ドレイン領域層５を覆うように、ｐ型半導体層１０上に所定の導電層（図示せず）が形成される。
その導電層に所定の写真製版処理および加工を施すことにより、図８に示すように、ｎ＋型ソース領域層４、ｐ＋型ゲート領域層６およびｎ＋型ドレイン領域層５の上に、ソース電極７、ゲート電極９およびドレイン電極８がそれぞれ形成される。このようにして、図１に示す電界効果トランジスタが完成する。
上述した電界効果トランジスタでは、特に、電界緩和層１２がｐ−型バッファ層２とＳｉＣ単結晶基板１との間においてＳｉＣ単結晶基板１と接するように形成されていることで、絶縁破壊の抑制が図られる。以下、このことについて説明する。
電界効果トランジスタがオフの状態において、ドレイン電極８を介してドレイン領域層５に正の電圧が印加されると、図９に示すように、空乏層２１は、ドレイン領域層５とゲート領域層６との間において広がるとともに、ドレイン領域層５の直下に位置するｐ−型バッファ層２とｎ型半導体層３との界面から、ＳｉＣ単結晶基板１へ向かって延びることになる。
図９に示すように、本電界効果トランジスタでは、電界緩和層１２がＳｉＣ単結晶基板１の表面に接するように形成されていることで、ＳｉＣ単結晶基板１と電界緩和層１２との界面に比較的多く存在する結晶欠陥２０が電界緩和層１２の中に位置することになる。
その電界緩和層１２の不純物濃度は、ｐ−型バッファ層２の不純物濃度よりも高く設定されている。そのため、ＳｉＣ単結晶基板１へ向かって延びようとする空乏層においては、その電界緩和層１２によってその延びが抑えられることになる。
これにより、図９に示すように、空乏層２１の端が結晶欠陥を比較的多く含んだＳｉＣ単結晶基板１と電界緩和層１２との界面近傍にまで達することがなくなって、絶縁破壊を防止することができる。
これについて、さらに具体的に説明する。図１０は、電界効果トランジスタにおける電界緩和層１２およびｐ−型バッファ層２の深さ方向に対する電界強度を示したグラフである。
図１０に示される電界効果トランジスタにおいて、電界緩和層１２の厚さＬ１を０．５μｍ、不純物濃度（第２不純物濃度）Ｃ１を１×１０１７／ｃｍ３とし、ｐ−型バッファ層２の厚さＬ２を５．０μｍ、不純物濃度（第１不純物濃度）Ｃ２を１×１０１６／ｃｍ３として、ドレイン領域層５に６００Ｖの電圧を印加した場合に、ｐ−型バッファ層２のｎ型半導体層３側の表面（Ａ）における電界強度は約１．６×１０６Ｖ／ｃｍになる。
また、電界緩和層１２とｐ−型バッファ層２との界面（Ｂ）における電界強度は約０．７×１０６Ｖ／ｃｍになる。さらに、電界緩和層１２とｐ−型バッファ層２との界面から電界緩和層１２に約０．３５μｍ程度（距離Ｄ）入り込んだ位置において、電界強度はほぼ０になる。
そして、上記条件において電界緩和層１２の不純物濃度Ｃ１だけを変化させた場合の電界強度、つまり、電界緩和層１２の厚さＬ１を０．５μｍ、ｐ−型バッファ層２の厚さＬ２を５．０μｍ、不純物濃度Ｃ２を１×１０１６／ｃｍ３とした状態で電界緩和層１２の不純物濃度Ｃ１を変化させた場合に、ドレイン領域層５に６００Ｖの電圧を印加したときの電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度は次のようになる。
まず、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２と同じ不純物濃度（１×１０１６／ｃｍ３）とした場合の電界強度は、約０．６×１０６Ｖ／ｃｍになる。次に、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の４倍の不純物濃度（４×１０１６／ｃｍ３）とした場合の電界強度は、約０．３×１０６Ｖ／ｃｍになる。
次に、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の５倍の不純物濃度（５×１０１６／ｃｍ３）とした場合の電界強度は、約０．２×１０６Ｖ／ｃｍになり、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の７倍の不純物濃度（７×１０１６／ｃｍ３）とした場合の電界強度は、ほぼ０Ｖ／ｃｍになる。このように、ｐ−型バッファ層２の不純物濃度Ｃ２に対して電界緩和層１２の不純物濃度Ｃ１を高くすることによって、電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度は小さくなる。
そして、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の１０倍の不純物濃度（１×１０１７／ｃｍ３）とした場合には、上記のように電界緩和層１２とｐ−型バッファ層２との界面から電界緩和層１２の側に約０．３５μｍ程度（距離Ｄ）入り込んだ位置において、電界強度がほぼ０になる。
一方、電界緩和層１２を備えず、ＳｉＣ単結晶基板１の表面に厚さ約５．５μｍのｐ−型バッファ層が直接形成された電界効果トランジスタの場合（比較例）には、ｐ−型バッファ層とＳｉＣ単結晶基板１との界面における電界強度は０．６×１０６Ｖ／ｃｍになる。
ｐ−型バッファ層２が絶縁破壊に至る電界強度は約３．０×１０６Ｖ／ｃｍであり、電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度はその電界強度の１／１０よりも小さいことが好ましく、電界緩和層１２中における電界強度がほぼ０になることがさらに好ましい。すなわち、ＳｉＣ単結晶基板１との界面近傍に位置する電界緩和層１２の部分における電界強度も、その界面から十分に離れたところに位置する電界緩和層１２の部分における電界強度もほぼ０であることがさらに好ましい。
上述した電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度との関係から、電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度を、そのｐ−型バッファ層２が絶縁破壊に至る電界強度（約３．０×１０６Ｖ／ｃｍ）の１／１０よりも小さくするためには、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の５倍以上に設定することが好ましく、１０倍以上に設定することがより好ましい。
実験によれば、電界緩和層１２の厚さＬ１を０．５μｍ、ｐ−型バッファ層２の厚さＬ２を５．０μｍ、不純物濃度Ｃ２を１×１０１６／ｃｍ３とした接合型電界効果トランジスタにおいて、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２と同じ不純物濃度Ｃ２（１×１０１６／ｃｍ３）としたときのドレイン・ソース間の絶縁耐圧は、約４００Ｖであることが確認された。
これに対して、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の１０倍の不純物濃度（１×１０１７／ｃｍ３）としたときのドレイン・ソース間の絶縁耐圧は、約７２０Ｖであることが確認され、絶縁耐圧が大幅に向上することが判明した。
電界緩和層１２を形成する際の不純物としてボロンを使用する場合には、不純物濃度が約１×１０１９／ｃｍ３（固溶限界）を超えると結晶欠陥が非常に多く発生する。そのため、この値を超えて電界緩和層１２の不純物濃度を設定することは好ましくない。
このように、本電界効果トランジスタでは、比較例となる電界効果トランジスタと比べて、電界緩和層１２を備えていることによって空乏層の延びが抑制されて、電界緩和層１２中において電界強度がほぼ０となる。
これにより、結晶欠陥の密度が比較的高く絶縁破壊電界が低いＳｉＣ単結晶基板１と電界緩和層１２との界面付近における電界強度が低く抑えられて、電界効果トランジスタにおいて結晶欠陥に起因する絶縁破壊を抑制することができる。
なお、電界緩和層１２における空乏層の延びは、電界緩和層１２の不純物濃度をｐ−型バッファ層２の不純物濃度のα倍とすると、電界緩和層１２の不純物濃度をｐ−型バッファ層２の不純物濃度と同じ不純物濃度とした場合の空乏層の延びの約１／α倍となる。
また、ｐ−型バッファ層２では、比較的電界強度が高いため、不純物濃度が高くなると欠陥が生じて耐圧破壊が生じやすい。そのため、ｐ−型バッファ層２の不純物濃度を比較的高い値に設定することは好ましくなく、そのようなｐ−型バッファ層２だけによって電界を緩和させようとすると、より厚いｐ−型バッファ層２が必要になって生産性が阻害されることになる。
上述した電界効果トランジスタでは、ＳｉＣ単結晶基板１との界面付近に位置して結晶欠陥が比較的多く存在するエピタキシャル層として、ｐ−型バッファ層２の不純物濃度よりも高い不純物濃度を有する電界緩和層１２を備えることによって、ｐ−型バッファ層２の厚さを厚くすることなく空乏層の延びを抑制して絶縁破壊を防止することができる。
すなわち、生産的な観点から、ｐ−型バッファ層２に加えて電界緩和層１２を備えることで、ｐ−型バッファ層２と電界緩和層１２の層全体としては、その厚さを薄く形成することができて生産性を向上することができる。
また、設計的な観点からは、電界緩和層１２はＳｉＣ単結晶基板１と電界緩和層との界面へ空乏層が延びるのを阻止し、ｐ−型バッファ層２は耐圧を確保するというそれぞれの機能が明確になるように電界緩和層１２とｐ−型バッファ層２とを形成することが好ましい。
そのためには、アクセプタのイオン化した総量を考慮すると、ｐ−型バッファ層２の総量（Ｌ２×Ｃ２）が電界緩和層１２の総量（Ｌ１×Ｃ１）よりも大きいという関係を有していることが好ましい。
この関係を言い換えると、ｐ−型バッファ層２の厚さＬ２に対する電界緩和層１２の厚さＬ１の比（Ｌ１／Ｌ２）が、ｐ−型バッファ層２の不純物濃度Ｃ２に対する電界緩和層１２の不純物濃度Ｃ１の比（Ｃ１／Ｃ２）の逆数以下に設定されていればよいことになる。
以上により、生産性を向上するために電界緩和層１２の厚さをできるだけ薄くし、かつ、空乏層の延びを抑制する機能を確実に得ようとすれば、電界緩和層１２の不純物濃度をｐ−型バッファ層２の不純物濃度の少なくとも１０倍に設定することが望ましい。
なお、上述した電界効果トランジスタでは、接合型電界効果トランジスタを例に挙げたが、横型電界効果トランジスタであればＭＯ（Ｍｅｔａｌ Ｏｘｉｄｅ）電界効果トランジスタなどにも適用することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
ｐ−型バッファ層２上には、第２半導体層としてのｎ型半導体層３が形成されている。ｎ型半導体層３上には、第３半導体層としてのｐ型半導体層１０が形成されている。
ｐ型半導体層１０の中には、所定の間隔を隔ててｎ＋型ソース領域層４およびｎ＋型ドレイン領域層５が形成されている。そのｎ＋型ソース領域層４とｎ＋型ドレイン領域層５とによって挟まれたｐ型半導体層１０の領域の部分には、ｐ＋型ゲート領域層６が形成されている。
ｎ＋型ソース領域層４、ｐ＋型ゲート領域層６およびｎ＋型ドレイン領域層５の上には、ソース電極７、ゲート電極９およびドレイン電極８がそれぞれ形成されている。
次に、上述した電界効果トランジスタの製造方法の一例について説明する。まず、図２に示すように、主表面を有するＳｉＣ単結晶基板１が用意される。なお、ＳｉＣ単結晶基板１の導電型は問われない。
次に、図３に示すように、温度約１５００℃のもとでＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、ＳｉＣ単結晶基板１の表面上に電界緩和層１２が形成される。このとき、原料ガスとしてモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）、不純物添加用ガスとしてジボラン（Ｂ２Ｈ６）、搬送ガスとして水素（Ｈ２）がそれぞれ用いられる。
次に、図４に示すように、同様のガスを用いて、ＣＶＤ法により電界緩和層１２上にｐ−型バッファ層２が形成される。なお、この場合には、電界緩和層１２を形成する際の各ガス流量とは異なる流量のガスが使用される。
次に、図５に示すように、温度約１５００℃のもとでＣＶＤ法によって、ｐ−型バッファ層２上にｎ型半導体層３が形成される。このとき、原料ガスとしてモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）、不純物添加用ガスとして窒素（Ｎ２）、搬送ガスとして水素（Ｈ２）がそれぞれ用いられる。
その後、さらに、温度約１５００℃のもとでＣＶＤ法によって、ｎ型半導体層３上にｐ型半導体層１０が形成される。このとき、原料ガスとしてモノシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）、不純物添加用ガスとしてジボラン（Ｂ２Ｈ６）、搬送ガスとして水素（Ｈ２）がそれぞれ用いられる。
次に、ｐ型半導体層１０上に所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、イオン注入法により温度３００℃のもとでリン（Ｐ）を注入することにより、図６に示すように、所定の間隔を隔ててｎ＋型ソース領域層４およびｎ＋型ドレイン領域層５が形成される。その後、レジストパターンが除去される。
次に、ｐ型半導体層１０上に所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、イオン注入法により温度３００℃のもとでアルミニウム（Ａｌ）を注入することにより、図７に示すように、ｎ＋型ソース領域層４とｎ＋型ドレイン領域層５とによって挟まれた領域にｐ＋型ゲート領域層６が形成される。その後、レジストパターンが除去される。
次に、ｎ＋型ソース領域層４、ｐ＋型ゲート領域層６およびｎ＋型ドレイン領域層５を覆うように、ｐ型半導体層１０上に所定の導電層（図示せず）が形成される。
その導電層に所定の写真製版処理および加工を施すことにより、図８に示すように、ｎ＋型ソース領域層４、ｐ＋型ゲート領域層６およびｎ＋型ドレイン領域層５の上に、ソース電極７、ゲート電極９およびドレイン電極８がそれぞれ形成される。このようにして、図１に示す電界効果トランジスタが完成する。
上述した電界効果トランジスタでは、特に、電界緩和層１２がｐ−型バッファ層２とＳｉＣ単結晶基板１との間においてＳｉＣ単結晶基板１と接するように形成されていることで、絶縁破壊の抑制が図られる。以下、このことについて説明する。
電界効果トランジスタがオフの状態において、ドレイン電極８を介してドレイン領域層５に正の電圧が印加されると、図９に示すように、空乏層２１は、ドレイン領域層５とゲート領域層６との間において広がるとともに、ドレイン領域層５の直下に位置するｐ−型バッファ層２とｎ型半導体層３との界面から、ＳｉＣ単結晶基板１へ向かって延びることになる。
図９に示すように、本電界効果トランジスタでは、電界緩和層１２がＳｉＣ単結晶基板１の表面に接するように形成されていることで、ＳｉＣ単結晶基板１と電界緩和層１２との界面に比較的多く存在する結晶欠陥２０が電界緩和層１２の中に位置することになる。
その電界緩和層１２の不純物濃度は、ｐ−型バッファ層２の不純物濃度よりも高く設定されている。そのため、ＳｉＣ単結晶基板１へ向かって延びようとする空乏層においては、その電界緩和層１２によってその延びが抑えられることになる。
これにより、図９に示すように、空乏層２１の端が結晶欠陥を比較的多く含んだＳｉＣ単結晶基板１と電界緩和層１２との界面近傍にまで達することがなくなって、絶縁破壊を防止することができる。
これについて、さらに具体的に説明する。図１０は、電界効果トランジスタにおける電界緩和層１２およびｐ−型バッファ層２の深さ方向に対する電界強度を示したグラフである。
図１０に示される電界効果トランジスタにおいて、電界緩和層１２の厚さＬ１を０．５μｍ、不純物濃度（第２不純物濃度）Ｃ１を１×１０１７／ｃｍ３とし、ｐ−型バッファ層２の厚さＬ２を５．０μｍ、不純物濃度（第１不純物濃度）Ｃ２を１×１０１６／ｃｍ３として、ドレイン領域層５に６００Ｖの電圧を印加した場合に、ｐ−型バッファ層２のｎ型半導体層３側の表面（Ａ）における電界強度は約１．６×１０６Ｖ／ｃｍになる。
また、電界緩和層１２とｐ−型バッファ層２との界面（Ｂ）における電界強度は約０．７×１０６Ｖ／ｃｍになる。さらに、電界緩和層１２とｐ−型バッファ層２との界面から電界緩和層１２に約０．３５μｍ程度（距離Ｄ）入り込んだ位置において、電界強度はほぼ０になる。
そして、上記条件において電界緩和層１２の不純物濃度Ｃ１だけを変化させた場合の電界強度、つまり、電界緩和層１２の厚さＬ１を０．５μｍ、ｐ−型バッファ層２の厚さＬ２を５．０μｍ、不純物濃度Ｃ２を１×１０１６／ｃｍ３とした状態で電界緩和層１２の不純物濃度Ｃ１を変化させた場合に、ドレイン領域層５に６００Ｖの電圧を印加したときの電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度は次のようになる。
まず、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２と同じ不純物濃度（１×１０１６／ｃｍ３）とした場合の電界強度は、約０．６×１０６Ｖ／ｃｍになる。次に、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の４倍の不純物濃度（４×１０１６／ｃｍ３）とした場合の電界強度は、約０．３×１０６Ｖ／ｃｍになる。
次に、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の５倍の不純物濃度（５×１０１６／ｃｍ３）とした場合の電界強度は、約０．２×１０６Ｖ／ｃｍになり、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の７倍の不純物濃度（７×１０１６／ｃｍ３）とした場合の電界強度は、ほぼ０Ｖ／ｃｍになる。このように、ｐ−型バッファ層２の不純物濃度Ｃ２に対して電界緩和層１２の不純物濃度Ｃ１を高くすることによって、電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度は小さくなる。
そして、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の１０倍の不純物濃度（１×１０１７／ｃｍ３）とした場合には、上記のように電界緩和層１２とｐ−型バッファ層２との界面から電界緩和層１２の側に約０．３５μｍ程度（距離Ｄ）入り込んだ位置において、電界強度がほぼ０になる。
一方、電界緩和層１２を備えず、ＳｉＣ単結晶基板１の表面に厚さ約５．５μｍのｐ−型バッファ層が直接形成された電界効果トランジスタの場合（比較例）には、ｐ−型バッファ層とＳｉＣ単結晶基板１との界面における電界強度は０．６×１０６Ｖ／ｃｍになる。
ｐ−型バッファ層２が絶縁破壊に至る電界強度は約３．０×１０６Ｖ／ｃｍであり、電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度はその電界強度の１／１０よりも小さいことが好ましく、電界緩和層１２中における電界強度がほぼ０になることがさらに好ましい。すなわち、ＳｉＣ単結晶基板１との界面近傍に位置する電界緩和層１２の部分における電界強度も、その界面から十分に離れたところに位置する電界緩和層１２の部分における電界強度もほぼ０であることがさらに好ましい。
上述した電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度との関係から、電界緩和層１２とＳｉＣ単結晶基板１との界面における電界強度を、そのｐ−型バッファ層２が絶縁破壊に至る電界強度（約３．０×１０６Ｖ／ｃｍ）の１／１０よりも小さくするためには、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の５倍以上に設定することが好ましく、１０倍以上に設定することがより好ましい。
実験によれば、電界緩和層１２の厚さＬ１を０．５μｍ、ｐ−型バッファ層２の厚さＬ２を５．０μｍ、不純物濃度Ｃ２を１×１０１６／ｃｍ３とした接合型電界効果トランジスタにおいて、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２と同じ不純物濃度Ｃ２（１×１０１６／ｃｍ３）としたときのドレイン・ソース間の絶縁耐圧は、約４００Ｖであることが確認された。
これに対して、電界緩和層１２の不純物濃度Ｃ１をｐ−型バッファ層２の不純物濃度Ｃ２の１０倍の不純物濃度（１×１０１７／ｃｍ３）としたときのドレイン・ソース間の絶縁耐圧は、約７２０Ｖであることが確認され、絶縁耐圧が大幅に向上することが判明した。
電界緩和層１２を形成する際の不純物としてボロンを使用する場合には、不純物濃度が約１×１０１９／ｃｍ３（固溶限界）を超えると結晶欠陥が非常に多く発生する。そのため、この値を超えて電界緩和層１２の不純物濃度を設定することは好ましくない。
このように、本電界効果トランジスタでは、比較例となる電界効果トランジスタと比べて、電界緩和層１２を備えていることによって空乏層の延びが抑制されて、電界緩和層１２中において電界強度がほぼ０となる。
これにより、結晶欠陥の密度が比較的高く絶縁破壊電界が低いＳｉＣ単結晶基板１と電界緩和層１２との界面付近における電界強度が低く抑えられて、電界効果トランジスタにおいて結晶欠陥に起因する絶縁破壊を抑制することができる。
なお、電界緩和層１２における空乏層の延びは、電界緩和層１２の不純物濃度をｐ−型バッファ層２の不純物濃度のα倍とすると、電界緩和層１２の不純物濃度をｐ−型バッファ層２の不純物濃度と同じ不純物濃度とした場合の空乏層の延びの約１／α倍となる。
また、ｐ−型バッファ層２では、比較的電界強度が高いため、不純物濃度が高くなると欠陥が生じて耐圧破壊が生じやすい。そのため、ｐ−型バッファ層２の不純物濃度を比較的高い値に設定することは好ましくなく、そのようなｐ−型バッファ層２だけによって電界を緩和させようとすると、より厚いｐ−型バッファ層２が必要になって生産性が阻害されることになる。
上述した電界効果トランジスタでは、ＳｉＣ単結晶基板１との界面付近に位置して結晶欠陥が比較的多く存在するエピタキシャル層として、ｐ−型バッファ層２の不純物濃度よりも高い不純物濃度を有する電界緩和層１２を備えることによって、ｐ−型バッファ層２の厚さを厚くすることなく空乏層の延びを抑制して絶縁破壊を防止することができる。
すなわち、生産的な観点から、ｐ−型バッファ層２に加えて電界緩和層１２を備えることで、ｐ−型バッファ層２と電界緩和層１２の層全体としては、その厚さを薄く形成することができて生産性を向上することができる。
また、設計的な観点からは、電界緩和層１２はＳｉＣ単結晶基板１と電界緩和層との界面へ空乏層が延びるのを阻止し、ｐ−型バッファ層２は耐圧を確保するというそれぞれの機能が明確になるように電界緩和層１２とｐ−型バッファ層２とを形成することが好ましい。
そのためには、アクセプタのイオン化した総量を考慮すると、ｐ−型バッファ層２の総量（Ｌ２×Ｃ２）が電界緩和層１２の総量（Ｌ１×Ｃ１）よりも大きいという関係を有していることが好ましい。
この関係を言い換えると、ｐ−型バッファ層２の厚さＬ２に対する電界緩和層１２の厚さＬ１の比（Ｌ１／Ｌ２）が、ｐ−型バッファ層２の不純物濃度Ｃ２に対する電界緩和層１２の不純物濃度Ｃ１の比（Ｃ１／Ｃ２）の逆数以下に設定されていればよいことになる。
以上により、生産性を向上するために電界緩和層１２の厚さをできるだけ薄くし、かつ、空乏層の延びを抑制する機能を確実に得ようとすれば、電界緩和層１２の不純物濃度をｐ−型バッファ層２の不純物濃度の少なくとも１０倍に設定することが望ましい。
なお、上述した電界効果トランジスタでは、接合型電界効果トランジスタを例に挙げたが、横型電界効果トランジスタであればＭＯ（Ｍｅｔａｌ Ｏｘｉｄｅ）電界効果トランジスタなどにも適用することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明は、パワー用の電界効果トランジスタとして、スイッチング電源や自動車のインバータ等に有効に適用される。
Claims (4)
- 主表面を有する半導体基板（１）と、
前記半導体基板（１）の主表面上に形成された第１導電型の第１半導体層（１２，２）と、
前記第１半導体層（１２，２）上に形成された第２導電型の第２半導体層（３）と、
前記第２半導体層（３）上に形成された第１導電型の第３半導体層（１０）と、
前記第３半導体層（１０）中において所定の間隔を隔てて形成された１対のソース・ドレイン領域層（４，５）と、
１対の前記ソース・ドレイン領域層（４，５）によって挟まれた前記第３半導体層（１０）の領域の部分に形成されたゲート領域層（６）と
を有し、
前記第１半導体層（１２，２）は、
前記第３半導体層（１０）が位置する側に形成された第１不純物濃度を有するバッファ層（２）と、
前記バッファ層（２）と前記半導体基板（１）との間の領域において前記半導体基板（１）と接するように形成され、前記第１不純物濃度よりも高い第２不純物濃度を有する電界緩和層（１２）と
を備えた、電界効果トランジスタ。 - 前記第２不純物濃度は前記第１不純物濃度の５倍以上に設定された、請求項１記載の電界効果トランジスタ。
- 前記第２不純物濃度は前記第１不純物濃度の少なくとも１０倍以上に設定された、請求項２記載の電界効果トランジスタ。
- 前記バッファ層（２）の厚さに対する前記電界緩和層（１２）の厚さの比は、前記第１不純物濃度に対する前記第２不純物濃度の比の逆数以下に設定された、請求項１記載の電界効果トランジスタ。
Priority Applications (1)
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