WO2004112150A1 - 電界効果トランジスタ - Google Patents

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electric field
impurity concentration
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semiconductor layer
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Kazuhiro Fujikawa
Shin Harada
Hiroyuki Matsunami
Tsunenobu Kimoto
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Sumitomo Electric Industries, Ltd.
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a field effect transistor, and more particularly, to a field effect in which dielectric breakdown is suppressed.
  • a depletion layer spreading from a Pn junction is applied to the channel region by applying a reverse bias voltage from the gate electrode to the pn junction provided on the side of the channel region through which the carrier passes.
  • the switching operation is performed by controlling the conductance of the channel region.
  • junction field effect transistors there is a lateral field effect transistor in which a carrier moves parallel to the element surface in a channel region.
  • a lateral field effect transistor a lateral field effect transistor described in JP-A-2003-68762 will be described.
  • p-type semiconductor layer 102 is formed on SiC single crystal substrate 101.
  • the n-type semiconductor layer 103 is formed on the -type semiconductor layer 102.
  • a p-type semiconductor layer 110 is formed on the n-type semiconductor layer 103.
  • an n + -type source region layer 104, a p + -type gate region layer 106, and an n + -type drain region layer 105 are provided at predetermined intervals from each other. It is formed.
  • n + -type source region layer 104 On the n + -type source region layer 104, the p + -type gate region layer 106 and the n + -type drain region layer 105, a source electrode 107, a gate electrode 109 and a drain electrode are provided. 108 are formed respectively.
  • the above-described conventional lateral field-effect transistor has the following problems.
  • a positive voltage is applied to the drain region layer 105 via the drain electrode 108 while the field-effect transistor is off, as shown in FIG.
  • the depletion layer 121 spreads between the drain region layer 105 and the gate region layer 106, and the P-type semiconductor layer 102 located immediately below the drain region layer 105 and The interface extends from the interface with the n-type semiconductor layer 103 to the interface between the SiC single crystal substrate 101 and the p-type semiconductor layer 102.
  • the insulation breakdown voltage in this region is lower than the insulation breakdown voltage in a region sufficiently far from the region where many crystal defects exist.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a field effect transistor in which insulation breakdown is suppressed.
  • a field effect transistor includes a semiconductor substrate having a main surface, a first semiconductor layer of a first conductivity type, a second semiconductor layer of a second conductivity type, a third semiconductor layer of a first conductivity type, and a pair of sources.
  • It has a drain region layer and a gate region layer.
  • the first semiconductor layer of the first conductivity type is formed on the main surface of the semiconductor substrate.
  • the second semiconductor layer of the second conductivity type is formed on the first semiconductor layer.
  • the third semiconductor layer of the first conductivity type is formed on the second semiconductor layer.
  • the pair of source / drain region layers are formed at predetermined intervals in the third semiconductor layer.
  • the gate region layer is formed in a portion of the region of the third semiconductor layer sandwiched between the pair of source and drain region layers.
  • the depletion layer spreads between the drain region layer and the gate region layer, and the drain region layer Buffer layer and the second layer It extends from the interface with the semiconductor layer toward the semiconductor substrate.
  • the electric field relaxation layer is formed so as to be in contact with the surface of the semiconductor substrate, crystal defects which are relatively large at the interface between the semiconductor substrate and the electric field relaxation layer are located in the electric field relaxation layer.
  • the second impurity concentration of the electric field relaxation layer is set higher than the first impurity concentration of the buffer layer, the extension of the depletion layer that tends to extend toward the semiconductor substrate is increased by the electric field relaxation layer. Will be suppressed.
  • the end of the depletion layer does not reach the vicinity of the interface between the semiconductor substrate containing relatively many crystal defects and the electric field relaxation layer, and as a result, dielectric breakdown can be prevented.
  • the second impurity concentration of the electric field relaxation layer is set to the first impurity concentration of the buffer layer. It is preferable to set the concentration to 5 times or more.
  • the concentration of the second impurity in the electric field relaxation layer is reduced by the buffer layer. It is preferable that the first impurity concentration is set to at least 10 times or more.
  • the thickness of the electric field relaxation layer is as small as possible, and the ratio of the thickness of the electric field relaxation layer to the thickness of the buffer layer is as follows. It is desirable to set the ratio to be the reciprocal of the ratio of the second impurity concentration to the one impurity concentration.
  • FIG. 1 is a cross-sectional view of a junction field-effect transistor according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing one step of a method for manufacturing the field-effect transistor shown in FIG. 1 in the embodiment.
  • FIG. 3 is a cross-sectional view showing a step performed after the step shown in FIG. 2 in the embodiment.
  • FIG. 4 shows a step performed after the step shown in FIG. 3 in the embodiment. It is sectional drawing.
  • FIG. 5 is a cross-sectional view showing a step performed after the step shown in FIG. 4 in the same embodiment.
  • FIG. 6 is a cross-sectional view showing a step performed after the step shown in FIG. 5 in the embodiment.
  • FIG. 7 is a cross-sectional view showing a step performed after the step shown in FIG. 6 in the embodiment.
  • FIG. 8 is a cross-sectional view showing a step performed after the step shown in FIG. 7 in the embodiment.
  • FIG. 9 is a cross-sectional view showing a depletion layer for describing the effect of the field-effect transistor in the embodiment.
  • FIG. 10 is a view showing a profile of an electric field intensity for describing an effect of the field effect transistor in the embodiment.
  • FIG. 11 is a cross-sectional view showing a conventional field-effect transistor. BEST MODE FOR CARRYING OUT THE INVENTION
  • a junction type field effect transistor will be described.
  • an electric field relaxation layer 12 and a P ⁇ type buffer layer 2 as a first semiconductor layer are formed on an SiC single crystal substrate 1.
  • electric field relaxation layer 12 is formed between p ⁇ -type buffer layer 2 and S i C single crystal substrate 1 so as to be in contact with S i C single crystal substrate 1.
  • an n-type semiconductor layer 3 as a second semiconductor layer is formed on the p-type buffer layer 2.
  • a p-type semiconductor layer 10 as a third semiconductor layer is formed on the n-type semiconductor layer 3.
  • a + type drain region layer 5 is formed.
  • the n + -type source region layer 4 and the n + -type drain region layer 5 are interposed therebetween; a + -type gut region layer 6 is formed in the region of the p-type semiconductor layer 10.
  • n + type source region layer 4 Above n + type source region layer 4, p + type gate region layer 6 and n + type drain region layer 5 A source electrode 7, a gate electrode 9 and a drain electrode 8 are respectively formed on the substrate.
  • a SiC single crystal substrate 1 having a main surface is prepared. Note that the conductivity type of the SiC single crystal substrate 1 does not matter.
  • an electric field relaxation layer 12 is formed on the surface of the SiC single crystal substrate 1 by a CVD (Chemical Vapor Deposition) method at a temperature of about 150 ° C. You. At this time, monosilane (S i H 4) and propane (C 3 H 8), diborane as a gas impurity doping (B 2 H 6), hydrogen (H 2) is used respectively as a carrier gas.
  • CVD Chemical Vapor Deposition
  • a P-type buffer layer 2 is formed on the electric field relaxation layer 12 by the CVD method using the same gas.
  • a gas having a flow rate different from each gas flow rate when forming the electric field relaxation layer 12 is used.
  • an n-type semiconductor layer 3 is formed on the p ⁇ -type buffer layer 2 by a CVD method at a temperature of about 150 ° C.
  • motor as a source gas aminosilane (S i H 4) and propane (C 3 H 8), nitrogen as gas impurity doping (N 2), hydrogen (H 2) is used respectively as a carrier gas.
  • the p-type semiconductor layer 10 is further formed on the n-type semiconductor layer 3 by a CVD method at a temperature of about 150 ° C.
  • monosilane (S i H 4) and propane (C 3 H 8), Jiporan as gas impurity doping (B 2 H 6), hydrogen (H 2) is used respectively as the conveyance gas.
  • a predetermined resist pattern (not shown) is formed on p-type semiconductor layer 10.
  • phosphorus (P) is implanted at a temperature of 300 ° C. by an ion implantation method, so that the n + type source region layer 4 is formed at a predetermined interval as shown in FIG. And n + type drain region layer 5 are formed. Thereafter, the resist pattern is removed.
  • a predetermined resist pattern (not shown) is formed on p-type semiconductor layer 10.
  • aluminum (A 1) is implanted at a temperature of 300 ° C. by ion implantation to form an n + type semiconductor as shown in FIG.
  • a p + -type gut region layer 6 is formed in a region sandwiched between the source region layer 4 and the n + -type drain region layer 5. After that, the resist pattern is removed.
  • a predetermined conductive layer (not shown) is formed on p-type semiconductor layer 10 so as to cover n + -type source region layer 4, p + -type gate region layer 6 and n + -type drain region layer 5. Is done.
  • a predetermined photoengraving process and processing on the conductive layer, as shown in FIG. 8, on the n + -type source region layer 4, the p + -type gate region layer 6, and the n + -type drain region layer 5, A source electrode 7, a gate electrode 9 and a drain electrode 8 are respectively formed.
  • the field effect transistor shown in FIG. 1 is completed.
  • the electric field relaxation layer 12 is particularly! )-Formed between the buffer layer 2 and the SiC single-crystal substrate 1 so as to be in contact with the SiC single-crystal substrate 1, whereby insulation breakdown can be suppressed.
  • this will be described.
  • the depletion layer 21 is connected to the drain region layer 5 and the gate as shown in FIG. While spreading between the region layer 6 and extending from the interface between the P-type buffer layer 2 and the n-type semiconductor layer 3 located immediately below the drain region layer 5 toward the SiC single crystal substrate 1 .
  • the electric field relaxation layer 12 is formed so as to be in contact with the surface of the SiC single crystal substrate 1, so that the SiC single crystal substrate 1 and the electric field relaxation layer Crystal defects 20 relatively present at the interface with 12 are located in electric field relaxation layer 12.
  • the impurity concentration of the electric field relaxation layer 12 is set higher than the impurity concentration of the p-type buffer layer 2. Therefore, in the depletion layer that is going to extend toward SiC single crystal substrate 1, the extension is suppressed by electric field relaxation layer 12. As a result, as shown in FIG. 9, the end of the depletion layer 21 does not reach the vicinity of the interface between the SiC single crystal substrate 1 containing relatively many crystal defects and the electric field relaxation layer 12. Insulation rupture can be prevented.
  • FIG. 10 shows the electric field strength in the depth direction of the electric field relaxation layer 12 and the P-type buffer layer 2 in the field effect transistor. It is the graph shown.
  • the thickness L 1 of the electric field relaxation layer 12 is 0.5 / im
  • the impurity concentration (second impurity concentration) C 1 is 1 ⁇ 10 17 / cm 3
  • the p-type buffer is
  • the thickness L 2 of the layer 2 is 5.0; xm
  • the impurity concentration (first impurity concentration) C 2 is 1 ⁇ 10 16 / cm 3
  • a voltage of 60 V is applied to the drain region layer 5
  • the electric field intensity on the surface (A) of the p-type buffer layer 2 on the side of the n-type semiconductor layer 3 is about 1.6 ⁇ 10 6 V / cm. ⁇
  • the field strength at the interface (B) between the electric field relaxation layer 12 and the P- type buffer layer 2 is about 0. 7 X 10 6 V / C m. Furthermore, the electric field intensity becomes almost 0 at a position where the electric field relaxation layer 12 enters the electric field relaxation layer 12 by about 0.35 ⁇ m (distance D) from the interface between the electric field relaxation layer 12 and the p-type buffer layer 2.
  • the electric field strength when only the impurity concentration C 1 of the electric field relaxation layer 12 is changed under the above conditions that is, the thickness L 1 of the electric field relaxation layer 12 is 0.5 ⁇ , and the thickness of the ⁇ -type buffer layer 2 is 0.5 ⁇ .
  • the impurity concentration C 1 of the electric field relaxation layer 12 is changed with L 2 set to 5.0 Aim and the impurity concentration C 2 set to 1 ⁇ 10 16 / cm 3 , a voltage of 600 V is applied to the drain region layer 5.
  • the electric field intensity at the interface between the electric field relaxation layer 12 and the SiC single crystal substrate 1 is as follows.
  • the electric field intensity is about 0.6 X 10 6 V / cm.
  • the impurity concentration C 1 of the electric field relaxation layer 12 is set to an impurity concentration (4 ⁇ 10 16 / cm 3 ) that is four times the impurity concentration C 2 of the p-type buffer layer 2, the electric field intensity is about 0. 3 X 10 6 V / cm.
  • the impurity concentration C 1 of the electric field relaxation layer 12 is increased!
  • the electric field strength when the impurity concentration (5 ⁇ 10 16 / cm 3 ) is five times the impurity concentration C 2 of the-type buffer layer 2 is about 0.2 ⁇ 10 6 V / cm, and the electric field relaxation layer the impurity concentration C 1 of 12 p - field strength in the case of a 7-fold concentration of impurities of the type buffer layer 2 of impurity concentration C 2 (7 X 10 16 / C m 3) will almost OV / cm .
  • the interface between the electric field relaxation layer 12 and the SiC single crystal substrate 1 is increased.
  • the electric field strength decreases.
  • the impurity concentration C 1 of the electric field relaxation layer 12 is set to 10 times the impurity concentration C 1 of the p-type buffer layer 2 (l X 10 17 / cm 3 ), Electric field relaxation layer 1 and 2!
  • the electric field intensity becomes almost 0 at the position where it enters about 0.35 ⁇ m (distance D) from the interface with the-type buffer layer 2 or the side of the electric field relaxation layer 12.
  • the electric field strength p- type buffer layer 2 is dielectric breakdown is about 3. 0 X 1 0 6 V / cm
  • the electric field strength at the interface between the electric field relaxation layer 1 2 and S i C single crystal substrate 1 is the electric field It is preferably smaller than 1/10 of the intensity, and more preferably the electric field intensity in the electric field relaxation layer 12 is almost zero. That is, the electric field strength at the electric field relaxation layer 12 located near the interface with the SiC single crystal substrate 1 is also the electric field intensity at the electric field relaxation layer 12 located sufficiently away from the interface. More preferably, the strength is also substantially zero.
  • the P- for type buffer layer 2 is smaller than 1/1 0 of the electric field strength (about 3. 0 X 1 0 6 V / cm) leading to dielectric breakdown, the impurity concentration C 1 of the electric field relaxation layer 1 2 P-
  • the impurity concentration is set to 5 times or more, more preferably 10 times or more, of the impurity concentration C 2 of the mold buffer layer 2.
  • the thickness L 1 of the electric field relaxation layer 12 was 0.5 ⁇
  • the thickness L 2 of the ⁇ -type buffer layer 2 was 5.0 ⁇
  • the impurity concentration C 2 was 1 X 10 16 / cm
  • the drain and source when the impurity concentration C 1 of the electric field relaxation layer 12 is the same as the impurity concentration C 2 (1 ⁇ 10 16 / cm 3 ) of the p-type buffer layer 2 It was confirmed that the withstand voltage between them was about 400V.
  • the impurity concentration C 1 of the electric field relaxation layer 12 is set to 10 times the impurity concentration (l X 10 17 / cm 3 ) of the impurity concentration C 2 of the P ⁇ type buffer layer 2,
  • the breakdown voltage between the sources was confirmed to be about 72 OV, and the breakdown voltage was greatly improved. Turned out to be.
  • the extension of the depletion layer is suppressed by providing the electric-field relaxation layer 12 as compared with the field-effect transistor of the comparative example, and the electric field in the electric-field relaxation layer 12 is reduced.
  • the intensity is almost zero.
  • the electric field strength near the interface between the SiC single crystal substrate 1 and the electric field relaxation layer 12 with a relatively high density of crystal defects and a low breakdown electric field is suppressed, and the crystal defects in the field effect transistor are reduced. Can be prevented from being caused by dielectric breakdown.
  • the extension of the depletion layer in the electric field relaxation layer 12 is based on the assumption that the impurity concentration of the electric field relaxation layer 12 is twice as large as the impurity concentration of the P ⁇ type buffer layer 2. When the impurity concentration is the same as the impurity concentration of the buffer layer 2, it is about ⁇ times the extension of the depletion layer.
  • the impurity concentration of the ⁇ -type buffer layer 2 since the electric field strength is relatively high, when the impurity concentration is high, defects are generated, and pressure rupture is likely to occur. Therefore, it is not preferable to set the impurity concentration of the ⁇ -type buffer layer 2 to a relatively high value, and if the ⁇ ⁇ -type buffer layer 2 alone is used to reduce the electric field, it is thicker! -The need for the mold buffer layer 2 impairs productivity.
  • an impurity concentration higher than the impurity concentration of the p-type buffer layer 2 is used as an epitaxial layer located near the interface with the SiC single crystal substrate 1 and having relatively many crystal defects.
  • the electric field relaxation layer 12 in addition to the P-type buffer layer 2, the total thickness of the p-type buffer layer 2 and the electric field relaxation layer 12 is reduced. It can be formed thinly, and productivity can be improved.
  • the electric field relaxation layer 1 2 and the SiC single crystal substrate 1 An electric field relaxation layer 12 and a p-type buffer layer 2 are formed to prevent the depletion layer from extending to the interface with the layer, and to clarify the respective functions of ensuring the breakdown voltage of the p-type buffer layer 2. Is preferred.
  • the ratio of the thickness L 1 of the electric field relaxation layer 12 to the thickness L 2 of the p-type buffer layer 2 (L 1 / L 2) force The impurity concentration of the p-type buffer layer 2 It suffices if the ratio is set to be the reciprocal of the ratio of the impurity concentration C1 of the electric field relaxation layer 12 to C2 (C1 / C2).
  • the impurity concentration of the electric field relaxation layer 12 is reduced. It is desirable to set at least 10 times the impurity concentration of the P-type buffer layer 2.
  • junction field-effect transistor has been described as an example of the field-effect transistor described above.
  • a horizontal field-effect transistor can be applied to an MO (Metal Oxide) field-effect transistor.
  • the present invention is effectively applied to a switching power supply, an inverter of an automobile, and the like as a power field effect transistor.

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Abstract

ＳｉＣ単結晶基板（１）上に、電界緩和層（１２）およびｐ-型バッファ層（２）が形成されている。電界緩和層（１２）は、ｐ-型バッファ層（２）とＳｉＣ単結晶基板（１）との間においてＳｉＣ単結晶基板（１）と接するように形成されている。ｐ-型バッファ層（２）上にはｎ型半導体層（３）が形成されている。ｎ型半導体層（３）上にはｐ型半導体層（１０）が形成されている。ｐ型半導体層（１０）の中には、所定の間隔を隔ててｎ+型ソース領域層（４）およびｎ+型ドレイン領域層（５）が形成されている。ｎ+型ソース領域層（４）とｎ+型ドレイン領域層（５）とによって挟まれたｐ型半導体層（１０）の領域の部分には、ｐ+型ゲート領域層（６）が形成されている。

Description

電界効果トランジスタ 技術分野
本発明は電界効果トランジスタに関し、 特に、 絶縁破壊が抑制される電界効果 ：関するものである。 背景技術
接合型電界効果トランジスタでは、 キヤリァが通過するチャネル領域の側部に 設けられた p n接合に対して、 ゲート電極から逆バイアス電圧を印加することに より、 P n接合から広がる空乏層をチャネル領域にまで広げて、 チャネル領域の コンダクタンスを制御してスィツチング動作が行なわれる。
この接合型電界効果トランジスタのうち、 チャネル領域においてキヤリァが素 子表面に平行に移動する横型の電界効果トランジスタがある。 ここで、 そのよう な横型の電界効果トランジスタとして、 特開 2 0 0 3— 6 8 7 6 2号公報に記載 された横型の電界効果トランジスタについて説明する。
図 1 1に示すように、 S i C単結晶基板 1 0 1上に; p -型半導体層 1 0 2が形成 されている。その： -型半導体層 1 0 2上に n型半導体層 1 0 3が形成されている。 その n型半導体層 1 0 3上に p型半導体層 1 1 0が形成されている。
p型半導体層 1 1 0の中には、互いに所定の間隔を隔てて n +型ソース領域層 1 0 4、 p +型ゲート領域層 1 0 6および n +型ドレイン領域層 1 0 5がそれぞれ形 成されている。
その n +型ソース領域層 1 0 4、 p +型ゲート領域層 1 0 6および n +型ドレイン 領域層 1 0 5の上には、 ソース電極 1 0 7、 ゲート電極 1 0 9およびドレイン電 極 1 0 8がそれぞれ形成されている。
しかしながら、 上述した従来の横型の電界効果トランジスタでは次のような問 題点があった。 電界効果トランジスタがオフの状態において、 ドレイン電極 1 0 8を介してドレイン領域層 1 0 5に正の電圧が印加されると、 図 1 1に示すよう に、 空乏層 1 2 1は、 ドレイン領域層 1 0 5とゲート領域層 1 0 6との間におい て広がるとともに、ドレイン領域層 1 0 5の直下に位置する P -型半導体層 1 0 2 と n型半導体層 1 0 3との界面から、 S i C単結晶基板 1 0 1と p -型半導体層 1 0 2との界面へ向かって延びることになる。
ところが、図 1 1に示すように、 S i C単結晶基板 1 0 1と p -型半導体層 1 0 2との界面には結晶欠陥 1 2 0が比較的多く存在する。 そのため、 この部分の絶 縁破壊電圧は、 結晶欠陥が多く存在する領域から十分に離れた領域における絶縁 破壞電圧よりも低くなる。
その結果、空乏層 1 2 1の端が S i C単結晶基板 1 0 1の近傍にまで達すると、 . 容易に絶縁破壊が発生するという問題があった。 発明の開示
本発明は上記問題点を解決するためになされたものであり、 その目的は絶縁破 壊が抑制され 電界効果トランジスタを提供することである。
本発明に係る電界効果トランジスタは、 主表面を有する半導体基板と第 1導電 型の第 1半導体層と第 2導電型の第 2半導体層と第 1導電型の第 3半導体層と 1 対のソース · ドレイン領域層とゲート領域層とを有している。第 1導電型の第 1半 導体層は半導体基板の主表面上に形成されている。 第 2導電型の第 2半導体層は 第 1半導体層上に形成されている。 第 1導電型の第 3半導体層は第 2半導体層上 'に形成されている。 1対のソース' ドレイン領域層は、第 3半導体層中において所 定の間隔を隔てて形成されている。ゲート領域層は、 1対のソース'ドレイン領域 層によって挟まれた第 3半導体層の領域の部分に形成されている。 第 1半導体層 は、 第 3半導体層が位置する側に形成された第 1不純物濃度を有するバッファ層 と.、 バッファ層と半導体基板との間の領域において半導体基板と接するように形 成され、 第 1不純物濃度よりも高い第 2不純物濃度を有する電界緩和層とを備え ている。
この構成によれば、 電界効果トランジスタがオフの状態において、 ドレイン領 域層に正の電圧が印加されると、 空乏層が、 ドレイン領域層とゲート領域層との 間において広がるとともに、 ドレイン領域層の直下に位置するバッファ層と第 2 半導体層との界面から半導体基板へ向かって延びることになる。 このとき、 電界 緩和層が半導体基板の表面に接するように形成されていることで、 半導体基板と 電界緩和層との界面に比較的多く存在する結晶欠陥が電界緩和層の中に位置する ことになる。 その電界緩和層の第 2不純物濃度は、 バッファ層の第 1不純物濃度 よりも高く設定されていることで、 半導体基板へ向かって延びようとする空乏層 においては、 その電界緩和層によってその延びが抑えられることになる。 これに より、 空乏層の端が結晶欠陥を比較的多く含んだ半導体基板と電界緩和層との界 面近傍にまで達することがなくなり、 その結果、 絶縁破壌を防止することができ る。
そして、 電界緩和層と半導体基板との界面における電界強度を、 バッファ層が 絶縁破壌に至る電界強度よりも小さくするためには、 電界緩和層の第 2不純物濃 度をバッファ層の第 1不純物濃度の 5倍以上に設定することが好ましい。
さらに、生産性を向上するために電界緩和層の厚さをできるだけ薄くし、かつ、 空乏層の延びを抑制する機能を確実に得ようとすれば、 電界緩和層の第 2不純物 濃度はバッファ層の第 1不純物濃度の少なくとも 1 0倍以上に設定されているこ とが好ましい。
また、 空乏層の幅を確保して絶縁耐性を保持するには、 電界緩和層の厚さはで きるだけ薄い方が望ましく、バッファ層の厚さに対する電界緩和層の厚さの比は、 第 1不純物濃度に対する第 2不純物濃度の比の逆数以下に設定されていることが 望ましい。 図面の簡単な説明
図 1は、 本発明の実施の形態に係る接合型の電界効果トランジスタの断面図で める。
図 2は、 同実施の形態において、 図 1に示す電界効果トランジスタの製造方法 の一工程を示す断面図である。
図 3は、 同実施の形態において、 図 2に示す工程の後に行なわれる工程を示す 断面図である。
図 4は、 同実施の形態において、 図 3に示す工程の後に行なわれる工程を示す 断面図である。
図 5は、 同実施の形態において、 図 4に示す工程の後に行なわれる工程を示す 断面図である。
図 6は、 同実施の形態において、 図 5に示す工程の後に行なわれる工程を示す 断面図である。
図 7は、 同実施の形態において、 図 6に示す工程の後に行なわれる工程を示す 断面図である。
図 8は、 同実施の形態において、 図 7に示す工程の後に行なわれる工程を示す 断面図である。
図 9は、 同実施の形態において、 電界効果トランジスタの効果を説明するため の空乏層を示す断面図である。
図 1 0は、 同実施の形態において、 電界効果トランジスタの効果を説明するた めの電界強度のプロファイルを示す図である。
図 1 1は、 従来の電界効果トランジスタを示す断面図である。 発明を実施するための最良の形態
本発明の実施の形態に係る接合型の電界効果トランジスタについて説明する。 図 1に示すように、 S i C単結晶基板 1上には、 第 1半導体層としての電界緩和 層 1 2および P -型バッファ層 2が形成されている。特に、電界緩和層 1 2は、 p -型バッファ層 2と S i C単結晶基板 1との間において S i C単結晶基板 1と接 するように形成されている。
p -型バッファ層 2上には、第 2半導体層としての n型半導体層 3が形成されて いる。 n型半導体層 3上には、 第 3半導体層としての p型半導体層 1 0が形成さ れている。
p型半導体層 1 0の中には、所定の間隔を隔てて n +型ソース領域層 4および n
+型ドレイン領域層 5が形成されている。その n +型ソース領域層 4と n +型ドレイ ン領域層 5とによつて挟まれた； p型半導体層 1 0の領域の部分には、 +型グート 領域層 6が形成されている。
n +型ソース領域層 4、 p +型ゲート領域層 6および n +型ドレイン領域層 5の上 には、 ソース電極 7、 ゲート電極 9およびドレイン電極 8がそれぞれ形成されて いる。
次に、 上述した電界効果トランジスタの製造方法の一例について説明する。 ま ず、図 2に示すように、主表面を有する S i C単結晶基板 1が用意される。なお、 S i C単結晶基板 1の導電型は問われない。
次に、 図 3に示すように、 温度約 1 5 0 0 °Cのもとで C V D (Chemical Vapor Deposition) 法によって、 S i C単結晶基板 1の表面上に電界緩和層 1 2が形成 される。 このとき、 原料ガスとしてモノシラン （S i H4) およびプロパン （C 3 H8)、 不純物添加用ガスとしてジボラン （B2H6)、 搬送ガスとして水素 （H2) が それぞれ用いられる。
次に、 図 4に示すように、 同様のガスを用いて、 C VD法により電界緩和層 1 2上に P -型バッファ層 2が形成される。 なお、 この場合には、電界緩和層 1 2を 形成する際の各ガス流量とは異なる流量のガスが使用される。
次に、 図 5に示すように、 温度約 1 5 0 0 °Cのもとで C V D法によって、 p - 型バッファ層 2上に n型半導体層 3が形成される。 このとき、 原料ガスとしてモ ノシラン （S i H4) およびプロパン （C3H8)、 不純物添加用ガスとして窒素 （N 2)、 搬送ガスとして水素 （H2) がそれぞれ用いられる。
その後、 さらに、 温度約 1 5 0 0 °Cのもとで C V D法によって、 n型半導体層 3上に p型半導体層 1 0が形成される。このとき、原料ガスとしてモノシラン（S i H4) およびプロパン （C3H8)、不純物添加用ガスとしてジポラン （B 2H6)、 搬 送ガスとして水素 （H2) がそれぞれ用いられる。
次に、 p型半導体層 1 0上に所定のレジストパターン （図示せず） が形成され る。 そのレジストパターンをマスクとして、 イオン注入法により温度 3 0 0 °Cの もとでリン （P ) を注入することにより、 図 6に示すように、 所定の間隔を隔て て n+型ソース領域層 4および n +型ドレイン領域層 5が形成される。 その後、 レ ジストパターンが除去される。
次に、 p型半導体層 1 0上に所定のレジストパターン （図示せず） が形成され る。 そのレジストパターンをマスクとして、 イオン注入法により温度 3 0 0 °Cの もとでアルミニウム （A 1 ) を注入することにより、 図 7に示すように、 n +型ソ ース領域層 4と n +型ドレイン領域層 5とによつて挟まれた領域に p +型グート領 域層 6が形成される。 その後、 レジストパターンが除去される。
次に、 n +型ソース領域層 4、 p +型ゲート領域層 6および n +型ドレイン領域層 5を覆うように、 p型半導体層 1 0上に所定の導電層（図示せず）が形成される。 その導電層に所定の写真製版処理および加工を施すことにより、 図 8に示すよ うに、 n +型ソース領域層 4、 p +型ゲート領域層 6および n +型ドレイン領域層 5 の上に、 ソース電極 7、 ゲート電極 9およびドレイン電極 8がそれぞれ形成され る。 このようにして、 図 1に示す電界効果トランジスタが完成する。
上述した電界効果トランジスタでは、特に、電界緩和層 1 2が！) -型バッファ層 2と S i C単結晶基板 1との間において S i C単結晶基板 1と接するように形成 されていることで、 絶縁破壌の抑制が図られる。 以下、 このことについて説明す る。
電界効果トランジスタがオフの状態において、 ドレイン電極 8を介してドレイ ン領域層 5に正の電圧が印加されると、 図 9に示すように、 空乏層 2 1は、 ドレ イン領域層 5とゲート領域層 6との間において広がるとともに、 ドレイン領域層 5の直下に位置する P -型バッファ層 2と n型半導体層 3との界面から、 S i C単 結晶基板 1へ向かって延びることになる。
図 9に示すように、 本電界効果トランジスタでは、 電界緩和層 1 2が S i C単 結晶基板 1の表面に接するように形成されていることで、 S i C単結晶基板 1と 電界緩和層 1 2との界面に比較的多く存在する結晶欠陥 2 0が電界緩和層 1 2の 中に位置することになる。 ' その電界緩和層 1 2の不純物濃度は、 p -型バッファ層 2の不純物濃度よりも高 く設定されている。 そのため、 S i C単結晶基板 1へ向かって延びようとする空 乏層においては、その電界緩和層 1 2によってその延びが抑えられることになる。 これにより、 図 9に示すように、 空乏層 2 1の端が結晶欠陥を比較的多く含ん だ S i C単結晶基板 1と電界緩和層 1 2との界面近傍にまで達することがなくな つて、 絶縁破壌を防止することができる。
これについて、 さらに具体的に説明する。 図 1 0は、 電界効果トランジスタに おける電界緩和層 1 2および P -型バッファ層 2の深さ方向に対する電界強度を 示したグラフである。
図 10に示される電界効果トランジスタにおいて、 電界緩和層 12の厚さ L 1 を 0. 5 /im、 不純物濃度 （第 2不純物濃度） C 1を 1 X 1017/cm3とし、 p- 型バッファ層 2の厚さ L 2を 5. 0 ;xm、 不純物濃度 （第 1不純物濃度） C 2を 1 X 1016/ c m3として、 ドレイン領域層 5に 60ひ Vの電圧を印加した場合に、 p-型バッファ層 2の n型半導体層 3側の表面（A) における電界強度は約 1. 6 X 106V/cmになる。 ·
また、電界緩和層 12と P-型バッファ層 2との界面（B) における電界強度は 約 0. 7 X 106V/Cmになる。 さらに、 電界緩和層 12と p -型バッファ層 2と の界面から電界緩和層 12に約 0. 35 μ m程度 （距離 D) 入り込んだ位置にお いて、 電界強度はほぼ 0になる。
そして、 上記条件において電界緩和層 12の不純物濃度 C 1だけを変化させた 場合の電界強度、 つまり、電界緩和層 12の厚さ L 1を 0. 5 μπι、 ρ -型パッフ ァ層 2の厚さ L 2を 5. 0 Aim,不純物濃度 C 2を 1 X 1016/cm3とした状態で 電界緩和層 12の不純物濃度 C 1を変化させた場合に、 ドレイン領域層 5に 60 0Vの電圧を印加したときの電界緩和層 12と S i C単結晶基板 1との界面にお ける電界強度は次のようになる。
まず、電界緩和層 12の不純物濃度 C 1を p-型バッファ層 2の不純物濃度 C 2 と同じ不純物濃度 （ 1 X 1016/ c πι3) とした場合の電界強度は、 約 0. 6 X 10 6V/cmになる。 次に、電界緩和層 12の不純物濃度 C 1を p-型バッファ層 2の 不純物濃度 C 2の 4倍の不純物濃度（4 X 1016/cm3)とした場合の電界強度は、 約 0. 3 X 106V/c mになる。
次に、電界緩和層 12の不純物濃度 C 1を！) -型バッファ層 2の不純物濃度 C 2 の 5倍の不純物濃度 （ 5 X 1016/ c m3) とした場合の電界強度は、 約 0. 2X 1 06V/cmになり、電界緩和層 12の不純物濃度 C 1を p -型バッファ層 2の不純 物濃度 C 2の 7倍の不純物濃度 （7 X 1016/Cm3) とした場合の電界強度は、 ほ ぼ OV/cmになる。 このように、 P-型バッファ層 2の不純物濃度 C 2に対して 電界緩和層 12の不純 濃度 C 1を高くすることによって、 電界緩和層 1 2と S i C単結晶基板 1との界面における電界強度は小さくなる。 そして、電界緩和層 1 2の不純物濃度 C 1を p -型バッファ層 2の不純物濃度 C 2の 1 0倍の不純物濃度 （l X 1 017/cm3) とした場合には、 上記のように電界 緩和層 1 2と！) -型バッファ層 2との界面か 電界緩和層 1 2の側に約 0. 3 5 μ m程度 （距離 D) 入り込んだ位置において、 電界強度がほぼ 0になる。
一方、 電界緩和層 1 2を備えず、 S i C単結晶基板 1の表面に厚さ約 5. 5 μ mの ρ -型バッファ層が直接形成された電界効果トランジスタの場合（比較例） に は、 P -型バッファ層と S i C単結晶基板 1との界面における電界強度は 0. 6 X 1 06V/c mになる。
p-型バッファ層 2が絶縁破壊に至る電界強度は約 3. 0 X 1 06V/c mであり、 電界緩和層 1 2と S i C単結晶基板 1との界面における電界強度はその電界強度 の 1/1 0よりも小さいことが好ましく、 電界緩和層 1 2中における電界強度が ほぼ 0になることがさらに好ましい。 すなわち、 S i C単結晶基板 1との界面近 傍に位置する電界緩和層 1 2の部分における電界強度も、 その界面から十分に離 れたところに位置する電界緩和層 1 2の部分における電界強度もほぼ 0であるこ とがさらに好ましい。
上述した電界緩和層 1 2と S i C単結晶基板 1との界面における電界強度との 関係から、 電界緩和層 1 2と S i C単結晶基板 1との界面における電界強度を、 その P-型バッファ層 2が絶縁破壊に至る電界強度 （約 3. 0 X 1 06V/c m) の 1 / 1 0よりも小さくするためには、電界緩和層 1 2の不純物濃度 C 1を P-型バ ッファ層 2の不純物濃度 C 2の 5倍以上に設定することが好ましく、 1 0倍以上 に設定することがより好ましい。
実験によれば、電界緩和層 1 2の厚さ L 1を 0. 5 μπι、 ρ-型バッファ層 2の 厚さ L 2を 5. 0 μχη,不純物濃度 C 2を 1 X 1 016/ c m3とした接合型電界効果 トランジスタにおいて、電界緩和層 1 2の不純物濃度 C 1を p-型バッファ層 2と 同じ不純物濃度 C 2 ( 1 X 1 016/ c m3) としたときのドレイン 'ソース間の絶縁 耐圧は、 約 40 0Vであることが確認された。
これに対して、電界緩和層 1 2の不純物濃度 C 1を P-型バッファ層 2の不純物 濃度 C 2の 1 0倍の不純物濃度 （l X 1 017/cm3) としたときのドレイン'ソー ス間の絶縁耐圧は、 約 7 2 OVであることが確認され、 絶縁耐圧が大幅に向上す ることが判明した。
電界緩和層 1 2を形成する際の不純物としてボロンを使用する場合には、 不純 物濃度が約 1 X 1 0 19/ c m3 (固溶限界） を超えると結晶欠陥が非常に多く発生す る。 そのため、 この値を超えて電界緩和層 1 2の不純物濃度を設定することは好 ましくない。
このように、 本電界効果トランジスタでは、 比較例となる電界効果トランジス タと比べて、 電界緩和層 1 2を備えていることによって空乏層の延びが抑制され て、 電界緩和層 1 2中において電界強度がほぼ 0となる。
これにより、 結晶欠陥の密度が比較的高く絶緣破壊電界が低い S i C単結晶基 板 1と電界緩和層 1 2との界面付近における電界強度が低く抑えられて、 電界効 果トランジスタにおいて結晶欠陥に起因する絶縁破壊を抑制することができる。 なお、 電界緩和層 1 2における空乏層の延びは、 電界緩和層 1 2の不純物濃度 を P -型バッファ層 2の不純物濃度の ひ倍とすると、 電界緩和層 1 2の不純物濃 度を p -型バッファ層 2の不純物濃度と同じ不純物濃度とした場合の空乏層の延 ぴの約 ΐ Ζ α倍となる。
また、 Ρ -型バッファ層 2では、 比較的電界強度が高いため、 不純物濃度が高く なると欠陥が生じて耐圧破壌が生じやすい。そのため、 ρ -型バッファ層 2の不純 物濃度を比較的高い値に設定することは好ましくなく、そのような Ρ -型パッファ 層 2だけによつて電界を緩和させようとすると、より厚い!) -型バッファ層 2が必 要になって生産性が阻害されることになる。
上述した電界効果トランジスタでは、 S i C単結晶基板 1との界面付近に位置 して結晶欠陥が比較的多く存在するェピタキシャル層として、 p -型バッファ層 2 の不純物濃度よりも高い不純物濃度を有する電界緩和層 1 2を備えることによつ て、 p -型バッファ層 2の厚さを厚くすることなく空乏層の延びを抑制して絶縁破 壌を防止することができる。
すなわち、生産的な観点から、 P -型バッファ層 2に加えて電界緩和層 1 2を備 えることで、 p -型バッファ層 2と電界緩和層 1 2の層全体としては、その厚さを 薄く形成することができて生産性を向上することができる。
また、 設計的な観点からは、 電界緩和層 1 2は S i C単結晶基板 1と電界緩和 層との界面へ空乏層が延びるのを阻止し、 p -型バッファ層 2は耐圧を確保すると いうそれぞれの機能が明確になるように電界緩和層 1 2と p -型バッファ層 2と を形成することが好ましい。
そのためには、ァクセプタのイオン化した総量を考慮すると、 P-型バッファ層 2の総量 （L2XC2) が電界緩和層 12の総量 （L 1 XC 1) よりも大きいと いう関係を有していることが好ましい。
この関係を言レ、換えると、 p -型バッファ層 2の厚さ L 2に対する電界緩和層 1 2の厚さ L 1の比 （L 1/L 2) 力 p -型バッファ層 2の不純物濃度 C 2に対す る電界緩和層 12の不純物濃度 C 1の比（C 1/C 2)の逆数以下に設定されてい ればよいことになる。
以上により、 生産性を向上するために電界緩和層 12の厚さをできるだけ薄く し、 かつ、 空乏層の延びを抑制する機能を確実に得ようとすれば、 電界緩和層 1 2の不純物濃度を P-型バッファ層 2の不純物濃度の少なくとも 10倍に設定す ることが望ましい。
.なお、 上述した電界効果トランジスタでは、 接合型電界効果トランジスタを例 に挙げたが、 横型電界効果トランジスタであれば MO (Metal Oxide) 電界効果ト ランジスタなどにも適用することができる。
今回開示された実施の形態はすべての点で例示であって、 制限的なものではな いと考えられるべきである。 本発明は上記の説明ではなくて特許請求の範囲によ つて示され、 特許請求の範囲と均等の意味および範囲内でのすべての変更が含ま れることが意図される。 産業上の利用可能性
この発明は、 パワー用の電界効果トランジスタとして、 スイッチング電源ゃ自 動車のインバータ等に有効に適用される。

Claims

請求の範囲
1. 主表面を有する半導体基板 （1) と、
前記半導体基板 （1) の主表面上に形成された第 1導電型の第 1半導体層 （1 2， 2) と、
前記第 1半導体層 （1 2, 2) 上に形成された第 2導電型の第 2半導体層 （3) と、
前記第 2半導体層 （3)上に形成された第 1導電型の第 3半導体層 （10) と、 前記第 3半導体層 （10) 中において所定の間隔を隔てて形成された 1対のソ —ス ' ドレイン領域層 （4， 5) と、
1対の前記ソース. ドレイン領域層 （4, 5) によって挟まれた前記第 3半導体 層 （10) の領域の部分に形成されたゲート領域層 （6) と
を有し、
前記第 1半導体層 （1 2， 2) は、
前記第 3半導体層 （10) が位置する側に形成された第 1不純物濃度を有する バッファ層 （2) と、
前記バッファ層 （2) と前記半導体基板 （1) との間の領域において前記半導 体基板 （1) と接するように形成され、 前記第 1不純物濃度よりも高い第 2不純 物濃度を有する電界緩和層 （1 2) と
を備えた、 電界効果トランジスタ。
2. 前記第 2不純物濃度は前記第 1不純物濃度の 5倍以上に設定された、 請求 項 1記載の電界効果トランジスタ。
3. 前記第 2不純物濃度は前記第 1不純物濃度の少なくとも 10倍以上に設定 された、 請求項 2記載の電界効果トランジスタ。
4. 前記バッファ層 （2) の厚さに対する前記電界緩和層 （12) の厚さの比 は、 前記第 1不純物濃度に対する前記第 2不純物濃度の比の逆数以下に設定され た、 請求項 1記載の電界効果
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