JP2009194165A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】製造が容易で、かつ従来に比べて高い耐圧を実現することが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＭＯＳＦＥＴ１は、ｎ^＋ＳｉＣ基板１０と、ｎ⁻ＳｉＣ層２０と、一対のｐウェル２１と、ｎ^＋ソース領域２２と、ソースコンタクト電極８０と、一対のｐウェル２１内のそれぞれにおいて、ｎ^＋ソース領域２２とｎ^＋ＳｉＣ基板１０との間の領域からソースコンタクト電極８０に接する位置にまで延在するように形成され、ｐウェル２１よりも高濃度のｐ型不純物を含むｐ^＋領域２３とを備えている。一対のｐウェル２１のうち、一方のｐウェル２１内に形成されたｎ^＋ソース領域２２と他方のｐウェル２１内に形成されたｎ^＋ソース領域２２との距離Ｌ_１は、一方のｐウェル２１内に形成されたｐ^＋領域２３と他方のｐウェル２１内に形成されたｐ^＋領域２３との距離Ｌ_２よりも小さくなっている。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、より特定的には、高い耐圧を実現することが可能な半導体装置およびその製造方法に関する。

近年、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）などの半導体装置が使用される装置の高性能化に伴い、半導体装置に対しては動作の高速化、低損失化だけでなく、特性の安定化、信頼性の向上などが求められている。これに対し、半導体装置の特性の安定化に関しては様々な検討がなされ、種々の方策が提案されている（たとえば特許文献１参照）。
特開２０００−２００９０７号公報

しかしながら、上記特許文献１に開示された半導体装置を含め、従来の半導体装置においては、たとえば隣接する半導体領域から多数キャリアが完全に欠乏するほどの電圧が印加された場合に、当該半導体領域間に意図しない電流が流れる現象（パンチスルー現象）が発生するおそれがあり、耐圧が十分でないという問題があった。また、従来の半導体装置において耐圧を向上させる構造を追加した場合、当該構造の形成位置を厳密に制御する必要があるため、その製造が困難になるという問題もあった。

そこで、本発明の目的は、製造が容易で、かつ従来に比べて高い耐圧を実現することが可能な半導体装置およびその製造方法を提供することである。

本発明に従った半導体装置は、基板と、基板上に形成された第１導電型の半導体層と、第１導電型とは異なる第２導電型の一対の第２導電型領域と、半導体層よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域と、電極と、第２導電型領域よりも高濃度の第２導電型の不純物を含む高濃度第２導電型領域とを備えている。第２導電型領域は、半導体層において、基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成される。高濃度第１導電型領域は、一対の第２導電型領域内のそれぞれに第２の主面を含むように形成される。電極は、高濃度第１導電型領域に接するように形成される。高濃度第２導電型領域は、一対の第２導電型領域内のそれぞれにおいて、高濃度第１導電型領域と基板との間の領域から電極に接する位置にまで延在するように形成される。そして、一対の第２導電型領域のうち、一方の第２導電型領域内に形成された高濃度第１導電型領域と他方の第２導電型領域内に形成された高濃度第１導電型領域との距離は、一方の第２導電型領域内に形成された高濃度第２導電型領域と他方の第２導電型領域内に形成された高濃度第２導電型領域との距離よりも小さくなっている。

本発明の半導体装置においては、一対の第２導電型領域内のそれぞれにおいて、高濃度第１導電型領域と基板との間の領域から電極に接する位置にまで延在するように高濃度第２導電型領域が形成されている。そのため、第２導電型領域の電位固定能力が向上し、パンチスルー現象の発生が抑制されるため、半導体装置の耐圧を向上させることができる。さらに、一対の第２導電型領域内のそれぞれに形成された高濃度第１導電型領域同士の距離が、高濃度第２導電型領域同士の距離に比べて小さくなっている。そのため、高濃度第２導電型領域が所望の形成位置とは多少異なった位置に形成された場合でも、電流の経路として利用可能な高濃度第１導電型領域同士の間の領域に高濃度第２導電型領域が重なって抵抗が上昇するおそれが抑制される。その結果、上記高濃度第２導電型領域を形成することによる不良品の発生リスクの上昇を抑制することができる。以上のように、本発明の半導体装置によれば、製造が容易で、かつ従来に比べて高い耐圧を実現することが可能な半導体装置を提供することができる。

上記半導体装置において好ましくは、高濃度第２導電型領域の第２導電型の不純物濃度は、第２導電型領域の第２導電型の不純物濃度よりも高濃度第１導電型領域の第１導電型の不純物濃度に近くなっている。

高濃度第１導電型領域の不純物濃度に近い、高い不純物濃度を有する高濃度第２導電型領域を形成することにより、高濃度第１導電型領域に向けて空乏層が延びることがさらに抑制される。その結果、半導体装置の耐圧を一層向上させることができる。

上記半導体装置において好ましくは、高濃度第２導電型領域は、第２導電型領域における、高濃度第１導電型領域の基板に対向する面に沿った領域である底面側の領域から、一対の第２導電型領域のうち一方の第２導電型領域に形成された高濃度第１導電型領域から見て他方の第２導電型領域に形成された高濃度第１導電型領域に対向する面とは反対側の高濃度第１導電型領域の面に沿った領域である側面側の領域にまで延在するように形成されている。そして、高濃度第２導電型領域における第２導電型の不純物の濃度は、当該側面側の領域に比べて底面側の領域において高くなっている。

高濃度第１導電型領域は、上記側面側の領域に比べて、底面側の領域において、半導体装置の耐圧向上により大きく寄与する。一方、半導体装置の製造プロセスにおいて、高濃度第１導電型領域と高濃度第２導電型領域とが重なるように形成される場合、側面側の領域における高濃度第１導電型領域の不純物濃度を高く設定すると、電流の経路として利用可能な高濃度第１導電型領域の機能に影響するおそれがある。これに対し、上記構成によれば、高濃度第２導電型領域における第２導電型の不純物の濃度が、側面側の領域に比べて底面側の領域において高くなっているため、電流の経路としての高濃度第１導電型領域の機能への影響を抑制しつつ、有効に半導体装置の耐圧を向上させることができる。

上記半導体装置において好ましくは、高濃度第２導電型領域は、第２導電型領域における、高濃度第１導電型領域の基板に対向する面に沿った領域である底面側の領域に形成されている。そして、上記電極は、第２導電型領域における、一対の第２導電型領域のうち一方の第２導電型領域に形成された高濃度第１導電型領域から見て他方の第２導電型領域に形成された高濃度第１導電型領域に対向する面とは反対側の高濃度第１導電型領域の面に沿った領域である側面側の領域から、第２の主面上にまで延在するように形成されている。

上記構成においては、半導体装置の耐圧向上に大きく寄与することができる底面側の領域に高濃度第２導電型領域が形成され、側面側の領域から、第２の主面上にまで延在する電極が高濃度第２導電型領域と接触している。そのため、不純物濃度を高く設定した高濃度第２導電型領域と電極とを直接接触させることが可能となるため、高濃度第２導電型領域と電極とのコンタクト状態が向上し、一層半導体装置の耐圧を向上させることができる。

本発明に従った半導体装置の製造方法は、基板を準備する工程と、当該基板上に第１導電型の半導体層を形成する工程と、第１導電型とは異なる第２導電型の一対の第２導電型領域を形成する工程と、第２導電型領域よりも高濃度の第２導電型の不純物を含む高濃度第２導電型領域を形成する工程と、上記半導体層よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域を形成する工程と、電極を形成する工程とを備えている。第２導電型領域を形成する工程では、半導体層において、基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように、第２導電型領域が形成される。高濃度第２導電型領域を形成する工程では、一対の第２導電型領域のそれぞれに、高濃度第２導電型領域が形成される。高濃度第１導電型領域を形成する工程では、一対の第２導電型領域のそれぞれに、第２の主面を含むとともに、基板との間に高濃度第２導電型領域を挟むように、高濃度第１導電型領域が形成される。電極を形成する工程では、高濃度第１導電型領域に接するとともに、高濃度第２導電型領域に接するように、電極が形成される。

そして、高濃度第２導電型領域を形成する工程および高濃度第１導電型領域を形成する工程では、一対の第２導電型領域のうち、一方の第２導電型領域内の高濃度第１導電型領域と他方の第２導電型領域内の高濃度第１導電型領域との距離が、一方の第２導電型領域内の高濃度第２導電型領域と他方の第２導電型領域内の高濃度第２導電型領域との距離よりも小さくなるように、高濃度第２導電型領域および高濃度第１導電型領域が、一対の第２導電型領域内の両方に形成される。

本発明の半導体装置の製造方法では、一対の第２導電型領域内のそれぞれにおいて、高濃度第１導電型領域と基板との間の領域から電極に接する位置にまで延在するように、高濃度第２導電型領域が形成される。そのため、第２導電型領域の電位固定能力が向上し、パンチスルー現象の発生が抑制されるため、製造される半導体装置の耐圧を向上させることができる。さらに、一対の第２導電型領域内のそれぞれに形成された高濃度第１導電型領域同士の距離が、高濃度第２導電型領域同士の距離に比べて小さくなるように、高濃度第１導電型領域および高濃度第２導電型領域が形成される。そのため、高濃度第２導電型領域が所望の形成位置とは多少異なった位置に形成された場合でも、電流の経路として利用可能な高濃度第１導電型領域同士の間の領域に高濃度第２導電型領域が重なって、抵抗が上昇するおそれが抑制されている。その結果、上記高濃度第２導電型領域を形成することによる不良品の発生リスクの上昇を抑制することが可能となっている。以上のように、本発明の半導体装置の製造方法によれば、従来に比べて高い耐圧を実現することが可能な半導体装置を容易に製造することができる。

上記半導体装置の製造方法において好ましくは、高濃度第２導電型領域の第２導電型の不純物濃度が、第２導電型領域の第２導電型の不純物濃度よりも高濃度第１導電型領域の第１導電型の不純物濃度に近くなるように、第２導電型領域を形成する工程、高濃度第２導電型領域を形成する工程および高濃度第１導電型領域を形成する工程が実施される。

高濃度第１導電型領域の不純物濃度に近い、高い不純物濃度を有する高濃度第２導電型領域を形成することにより、高濃度第１導電型領域に向けて空乏層が延びることがさらに抑制される。その結果、製造される半導体装置の耐圧を一層向上させることができる。

上記半導体装置の製造方法において好ましくは、高濃度第２導電型領域を形成する工程では、高濃度第２導電型領域のうち基板に対向する面を含む領域に他の領域に比べて高濃度の第２導電型の不純物を含む高濃度領域を有するように、高濃度第２導電型領域が形成される。

上記製造プロセスによれば、高濃度第２導電型領域を、第２導電型領域における、高濃度第１導電型領域の基板に対向する面に沿った領域である底面側の領域から、一対の第２導電型領域のうち一方の第２導電型領域に形成された高濃度第１導電型領域から見て他方の第２導電型領域に形成された高濃度第１導電型領域に対向する面とは反対側の高濃度第１導電型領域の面に沿った領域である側面側の領域にまで延在するように、形成することができる。そして、これにより、高濃度第２導電型領域における第２導電型の不純物の濃度は、上記側面側の領域に比べて底面側の領域において高くなる。

上述のように、高濃度第１導電型領域は、側面側の領域に比べて、底面側の領域において、半導体装置の耐圧向上により大きく寄与する。一方、半導体装置の製造プロセスにおいて、高濃度第１導電型領域と高濃度第２導電型領域とが重なるように形成される場合、側面側の領域における高濃度第１導電型領域の不純物濃度を高く設定すると、電流の経路として利用可能な高濃度第１導電型領域の機能に影響するおそれがある。これに対し、上記プロセスによれば、高濃度第２導電型領域における第２導電型の不純物の濃度が、側面側の領域に比べて底面側の領域において高くなっているため、電流の経路としての高濃度第１導電型領域の機能への影響を抑制しつつ、製造される半導体装置の耐圧を有効に向上させることができる。

上記半導体装置の製造方法において好ましくは、高濃度第２導電型領域を形成する工程よりも後であって、電極を形成する工程よりも前に、第２の主面から高濃度第２導電型領域の高濃度領域に到達するように、第２導電型領域に溝を形成する工程をさらに備えている。

上記プロセスにより、高濃度第２導電型領域が、第２導電型領域における、高濃度第１導電型領域の基板に対向する面に沿った領域である底面側の領域に形成される。そして、第２導電型領域に形成された溝の中にまで延在するように上記電極を形成すれば、当該電極は、第２導電型領域における、一対の第２導電型領域のうち一方の第２導電型領域に形成された高濃度第１導電型領域から見て他方の第２導電型領域に形成された高濃度第１導電型領域に対向する面とは反対側の高濃度第１導電型領域の面に沿った領域である側面側の領域から、第２の主面上にまで延在するように形成される。

これにより、半導体装置の耐圧向上に大きく寄与することができる底面側の領域に高濃度第２導電型領域が形成され、側面側の領域から、第２の主面上にまで延在する電極が高濃度第２導電型領域と接触する。そのため、不純物濃度を高く設定した高濃度第２導電型領域の高濃度領域と電極とを直接接触させることが可能となるため、高濃度第２導電型領域と電極とのコンタクト状態が向上し、製造される半導体装置の耐圧を一層向上させることができる。

以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、製造が容易で、かつ従来に比べて高い耐圧を実現することが可能な半導体装置およびその製造方法を提供することができる。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置である酸化膜電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）の構成を示す概略断面図である。まず、図１を参照して、実施の形態１におけるＭＯＳＦＥＴについて説明する。

図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体であるＳｉＣ（炭化珪素）からなり、導電型がｎ型（第１導電型）の基板であるｎ^＋ＳｉＣ基板１０と、導電型がｎ型（第１導電型）の半導体層としてのｎ⁻ＳｉＣ層２０と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐウェル２１と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ^＋ソース領域２２と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ^＋領域２３と、絶縁膜としてのゲート酸化膜３０と、ゲート電極４０と、一対のソースコンタクト電極８０と、ソース電極６０と、ドレイン電極７０とを備えている。ｎ^＋ＳｉＣ基板１０は、六方晶ＳｉＣ（４Ｈ−ＳｉＣ）からなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ⁻ＳｉＣ層２０は、ｎ^＋ＳｉＣ基板１０の一方の主面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ⁻ＳｉＣ層２０に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ^＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。

一対のｐウェル２１は、ｎ⁻ＳｉＣ層２０において、ｎ^＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐウェル２１に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ^＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。

ｎ^＋ソース領域２２は、第２の主面２０Ｂを含み、かつｐウェル２１に取り囲まれるように、一対のｐウェル２１のそれぞれの内部に形成されている。ｎ^＋ソース領域２２は、ｎ型不純物、たとえばＰ、Ａｓなどをｎ⁻ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度で含んでいる。

ｐ^＋領域２３は、一対のｐウェル２１内のそれぞれにおいて、ｎ^＋ソース領域２２とｎ^＋ＳｉＣ基板１０との間の領域からソースコンタクト電極８０に接する位置にまで延在するように形成されている。ｐ^＋領域２３は、ｐウェル２１よりも高濃度のｐ型不純物を含んでいる。

そして、一対のｐウェル２１のうち、一方のｐウェル２１内に形成されたｎ^＋ソース領域２２と他方のｐウェル２１内に形成されたｎ^＋ソース領域２２との距離Ｌ_１は、一方のｐウェル２１内に形成されたｐ^＋領域２３と他方のｐウェル２１内に形成されたｐ^＋領域２３との距離Ｌ_２よりも小さくなっている。

さらに、ｐ^＋領域２３は、ｐウェル２１における、ｎ^＋ソース領域２２のｎ^＋ＳｉＣ基板１０に対向する底面２２Ａに沿った領域である底面２２Ａ側の領域に形成された高濃度領域２３Ａと、一対のｐウェル２１のうち一方のｐウェル２１に形成されたｎ^＋ソース領域２２から見て他方のｐウェル２１に形成されたｎ^＋ソース領域２２に対向する面とは反対側の側面２２Ｂに沿った領域である側面２２Ｂ側の領域に形成された、高濃度領域２３Ａよりもｐ型不純物の濃度が低い低濃度領域２３Ｂとを含んでいる。すなわち、ｐ^＋領域２３は、ｐウェル２１における底面２２Ａ側の領域から側面２２Ｂ側の領域まで延在するように形成されている。そして、ｐ^＋領域２３におけるｐ型不純物の濃度は、側面２２Ｂ側の領域に比べて底面２２Ａ側の領域において高くなっている。

また、ｐ^＋領域２３は、ｎ^＋ソース領域２２の底面２２Ａおよび側面２２Ｂに、それぞれ高濃度領域２３Ａおよび低濃度領域２３Ｂにおいて接触するように配置されている。別の観点から説明すると、ｎ^＋ソース領域２２とｐ^＋領域２３とは互いにその一部が重なるように形成されており、ｐ^＋領域２３からｎ^＋ソース領域２２の一部が突出することにより、距離Ｌ_２よりも距離Ｌ_１は小さくなっている。

ゲート酸化膜３０は、第２の主面２０Ｂに接触し、一方のｎ^＋ソース領域２２の上部表面から他方のｎ^＋ソース領域２２の上部表面にまで延在するようにｎ⁻ＳｉＣ層２０の第２の主面２０Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ_２）からなっている。ゲート電極４０は、一方のｎ^＋ソース領域２２上から他方のｎ^＋ソース領域２２上にまで延在するように、ゲート酸化膜３０に接触して配置されている。また、ゲート電極４０は、Ａｌ、ポリシリコンなどの導電体からなっている。

ソースコンタクト電極８０は、一対のｎ^＋ソース領域２２上のそれぞれから、ゲート酸化膜３０から離れる向きに延在するとともに、第２の主面２０Ｂに接触して配置されている。つまり、ソースコンタクト電極８０は、ｎ^＋ソース領域２２に接するように形成されている。また、ソースコンタクト電極８０は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ^＋ソース領域２２とオーミックコンタクト可能な材料からなっている。

ソース電極６０は、第２の主面２０Ｂ上において、ソースコンタクト電極８０の上に、ソースコンタクト電極８０と接触するように形成されている。また、ソース電極６０は、Ａｌなどの導電体からなり、ソースコンタクト電極８０を介してｎ^＋ソース領域２２と電気的に接続されている。

ドレイン電極７０は、ｎ^＋ＳｉＣ基板１０においてｎ⁻ＳｉＣ層２０が形成される側とは反対側の主面に接触して形成されている。このドレイン電極７０は、たとえばＮｉＳｉなど、ｎ^＋ＳｉＣ基板１０とオーミックコンタクト可能な材料からなっており、ｎ^＋ＳｉＣ基板１０と電気的に接続されている。

すなわち、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１は、ｎ^＋ＳｉＣ基板１０と、ｎ^＋ＳｉＣ基板１０上に形成された導電型がｎ型であるｎ⁻ＳｉＣ層２０と、ｎ⁻ＳｉＣ層２０において、ｎ^＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように形成された導電型がｐ型であるｐウェル２１と、一対のｐウェル２１内のそれぞれに第２の主面２０Ｂを含むように形成され、ｎ⁻ＳｉＣ層２０よりも高濃度のｎ型不純物を含むｎ^＋ソース領域２２と、ｎ^＋ソース領域２２に接するように形成されたソースコンタクト電極８０と、一対のｐウェル２１内のそれぞれにおいて、ｎ^＋ソース領域２２とｎ^＋ＳｉＣ基板１０との間の領域からソースコンタクト電極８０に接する位置にまで延在するように形成され、ｐウェル２１よりも高濃度のｐ型不純物を含むｐ^＋領域２３とを備えている。

そして、一対のｐウェル２１のうち、一方のｐウェル２１内に形成されたｎ^＋ソース領域２２と他方のｐウェル２１内に形成されたｎ^＋ソース領域２２との距離Ｌ_１は、一方のｐウェル２１内に形成されたｐ^＋領域２３と他方のｐウェル２１内に形成されたｐ^＋領域２３との距離Ｌ_２よりも小さくなっている。

次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜３０の直下に位置するｐウェル２１とｎ⁻ＳｉＣ層２０との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に正の電圧を印加していくと、ｐウェル２１のゲート酸化膜３０と接触する付近であるチャネル領域２１Ａにおいて、反転層が形成される。その結果、ｎ^＋ソース領域２２とｎ⁻ＳｉＣ層２０とが電気的に接続され、ソース電極６０とドレイン電極７０との間に電流が流れる。

ここで、実施の形態１におけるＭＯＳＦＥＴ１においては、一対のｐウェル２１内のそれぞれにおいて、ｎ^＋ソース領域２２とｎ^＋ＳｉＣ基板１０との間の領域からソースコンタクト電極８０に接する位置にまで延在するようにｐ^＋領域２３が形成されている。そのため、ｐウェル２１の電位固定能力が向上し、パンチスルー現象の発生が抑制されるため、ＭＯＳＦＥＴ１の耐圧を向上させることができる。さらに、一対のｐウェル２１内のそれぞれに形成されたｎ^＋ソース領域２２同士の距離Ｌ_１が、ｐ^＋領域２３同士の距離Ｌ_２に比べて小さくなっている。そのため、ｐ^＋領域２３が所望の形成位置とは多少異なった位置に形成された場合でも、電流の経路となるｎ^＋ソース領域２２同士の間の領域（チャネル領域２１Ａ）にｐ^＋領域２３が重なってＭＯＳＦＥＴ１のオン抵抗が上昇するおそれが抑制される。その結果、ｐ^＋領域２３を形成することによる不良品の発生リスクの上昇を抑制することができる。以上のように、実施の形態１におけるＭＯＳＦＥＴ１は、製造が容易で、かつ従来に比べて高い耐圧を実現することが可能な半導体装置となっている。

さらに、実施の形態１におけるＭＯＳＦＥＴ１は、ｐ^＋領域２３におけるｐ型不純物の濃度が、ｐウェル２１内におけるｎ^＋ソース領域２２の側面２２Ｂ側の領域に比べて底面２２Ａ側の領域において高くなっているため、電流の経路としてのｎ^＋ソース領域２２の機能への影響を抑制しつつ、耐圧が向上したＭＯＳＦＥＴ１となっている。

また、実施の形態１のＭＯＳＦＥＴ１においては、ｐ^＋領域２３のｐ型不純物の濃度は、ｐウェル２１のｐ型不純物の濃度よりもｎ^＋ソース領域２２のｎ型不純物の濃度に近いことが好ましい。

これにより、ｎ^＋ソース領域２２の不純物濃度に近い、高い不純物濃度を有するｐ^＋領域２３が形成されるため、ｎ^＋ソース領域２２に向けて空乏層が延びることがさらに抑制される。その結果、ＭＯＳＦＥＴ１の耐圧を一層向上させることができる。

さらに、ｐ^＋領域２３におけるｐ型不純物の濃度は、ｎ^＋ソース領域２２におけるｎ型不純物の濃度の１／１０以上であることが好ましい。より具体的には、ｐ^＋領域２３のうち高濃度領域２３Ａにおけるｐ型不純物の濃度は、ｎ^＋ソース領域２２におけるｎ型不純物の濃度の１／５以上であることが好ましく、低濃度領域２３Ｂにおけるｐ型不純物の濃度は、ｎ^＋ソース領域２２におけるｎ型不純物の濃度の１／１０以上であることが好ましい。これにより、ＭＯＳＦＥＴ１の耐圧をさらに向上させることができる。

一方、ｐ^＋領域２３におけるｐ型不純物の濃度は、ｎ^＋ソース領域２２におけるｎ型不純物の濃度よりも低いことが好ましく、１／３以下であることがより好ましい。より具体的には、ｐ^＋領域２３のうち高濃度領域２３Ａにおけるｐ型不純物の濃度は、ｎ^＋ソース領域２２におけるｎ型不純物の濃度の１／３以下であることが好ましく、低濃度領域２３Ｂにおけるｐ型不純物の濃度は、ｎ^＋ソース領域２２におけるｎ型不純物の濃度の１／５以下であることが好ましい。これにより、ｐ^＋領域２３を形成することによる電流の経路としてのｎ^＋ソース領域２２の機能への影響をより確実に抑制することができる。

さらに、実施の形態１におけるＭＯＳＦＥＴ１においては、ｐ^＋領域２３の高濃度領域２３Ａにおけるｐ型不純物は、濃度分布を有していてもよい。具体的には、高濃度領域２３Ａにおけるｐ型不純物の濃度が最も高い領域（濃度ピーク）は、ｐ^＋領域２３においてｎ^＋ＳｉＣ基板１０に対向する面である底面２３Ｃと、ｎ^＋ソース領域２２の底面２２Ａとの中央よりも、ｎ^＋ソース領域２２の底面２２Ａに近く、かつｎ^＋ソース領域２２の底面２２Ａから離れた領域に配置されることが好ましい。これにより、ｐ^＋領域２３が所望の形成位置とは多少異なった位置に形成された場合でも、高濃度領域２３Ａにおけるｐ型不純物の濃度ピークがｎ^＋ソース領域２２と重なることが回避され、電流の経路として機能するｎ^＋ソース領域２２への影響が抑制できる。また、高濃度領域２３Ａにおけるｐ型不純物の濃度ピークが耐圧向上への効果が大きい領域に配置されることにより、ＭＯＳＦＥＴ１の耐圧が一層向上する。

次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態１におけるＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図３〜図８は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

図２を参照して、実施の形態１における半導体装置の製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型の基板が準備される。具体的には、図３を参照して、たとえば六方晶ＳｉＣ（４Ｈ−ＳｉＣ）からなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ^＋ＳｉＣ基板１０が準備される。

次に、図２を参照して、工程（Ｓ２０）としてｎ⁻型層形成工程が実施される。この工程（Ｓ２０）では、ｎ^＋ＳｉＣ基板１０上に第１導電型の半導体層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ^＋ＳｉＣ基板１０上にｎ⁻ＳｉＣ層２０が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ_４（シラン）とＣ_３Ｈ_８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ^＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ⁻ＳｉＣ層２０を形成することができる。

次に、図２を参照して、工程（Ｓ３０）としてｐウェル形成工程が実施される。この工程（Ｓ３０）では、図４を参照して、ｎ⁻ＳｉＣ層２０において、ｎ^＋ＳｉＣ基板１０側の主面である第１の主面２０Ａとは反対側の主面である第２の主面２０Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面２０Ｂ上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としての一対のｐウェル２１の形状に応じた領域に開口９１Ａを有するレジスト膜９１が形成される。そして、このレジスト膜９１をマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がイオン注入によりｎ⁻ＳｉＣ層２０に導入される。これにより、第２導電型領域としての一対のｐウェル２１が形成される。

次に、図２を参照して、工程（Ｓ４０）としてｐ^＋領域形成工程が実施される。この工程（Ｓ４０）では、工程（Ｓ３０）において形成された一対のｐウェル２１のそれぞれに、ｐウェル２１よりも高濃度の第２導電型の不純物（ｐ型不純物）を含む高濃度第２導電型領域が形成される。具体的には、図５を参照して、上記工程（Ｓ３０）と同様の手順で、所望のｐ^＋領域２３の形状に応じた領域に開口９１Ａを有するレジスト膜９１が形成される。そして、このレジスト膜９１をマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がイオン注入によりｐウェル２１に導入される。これにより、ｐ^＋領域２３が形成される。

ここで、工程（Ｓ４０）では、図５を参照して、ｐ^＋領域２３のうちｎ^＋ＳｉＣ基板１０に対向する底面２３Ｃを含む領域に、他の領域に比べて高濃度のｐ型不純物を含む高濃度領域２３Ａを有するように、ｐ^＋領域２３が形成される。つまり、工程（Ｓ４０）では、底面２３Ｃを含む領域に配置される高濃度領域２３Ａと、高濃度領域２３Ａ上に配置される低濃度領域２３Ｂとが形成される。なお、高濃度領域２３Ａおよび低濃度領域２３Ｂは、たとえばイオン注入における加速電圧およびドーズ量を制御することにより、形成することができる。

次に、図２を参照して、工程（Ｓ５０）としてｎ^＋領域形成工程が実施される。この工程（Ｓ５０）では、一対のｐウェル２１のそれぞれに、第２の主面２０Ｂを含むとともに、ｎ^＋ＳｉＣ基板１０との間にｐ^＋領域２３の高濃度領域２３Ａを挟むように、ｎ⁻ＳｉＣ層２０よりも高濃度のｎ型不純物を含む高濃度第１導電型領域が形成される。具体的には、図６を参照して、上記工程（Ｓ３０）および（Ｓ４０）の場合と同様の手順により、所望の高濃度第１導電型領域としてのｎ^＋ソース領域２２の形状に応じた領域に開口９１Ａを有するレジスト膜９１が形成される。そして、当該レジスト膜９１をマスクとして用いて、リン（Ｐ）などのｎ型不純物がイオン注入によりｐウェル２１に導入される。これにより、高濃度第１導電型領域としてのｎ^＋ソース領域２２が形成される。

ここで、工程（Ｓ４０）および（Ｓ５０）では、図６を参照して、一対のｐウェル２１のうち、一方のｐウェル２１内のｎ^＋ソース領域２２と他方のｐウェル２１内のｎ^＋ソース領域２２との距離Ｌ_１が、一方のｐウェル２１内のｐ^＋領域２３と他方のｐウェル２１内のｐ^＋領域２３との距離Ｌ_２よりも小さくなるように、ｐ^＋領域２３およびｎ^＋ソース領域２２が、一対のｐウェル２１内の両方に形成される。

また、工程（Ｓ３０）〜（Ｓ５０）は、図６を参照して、ｐ^＋領域２３のｐ型不純物の濃度が、ｎ^＋ソース領域２２のｎ型不純物の濃度よりも低く、かつｐウェル２１のｐ型不純物の濃度よりもｎ^＋ソース領域２２のｎ型不純物の濃度に近くなるように実施される。

さらに、工程（Ｓ４０）および（Ｓ５０）では、図６を参照して、高濃度領域２３Ａにおけるｐ型不純物の濃度ピークが、ｐ^＋領域２３においてｎ^＋ＳｉＣ基板１０に対向する面である底面２３Ｃと、ｎ^＋ソース領域２２の底面２２Ａとの中央よりも、ｎ^＋ソース領域２２の底面２２Ａに近く、かつｎ^＋ソース領域２２の底面２２Ａから離れた領域に配置されてもよい。

次に、図２を参照して、工程（Ｓ６０）として活性化アニール工程が実施される。この工程（Ｓ６０）では、図６および図７に示すように、工程（Ｓ５０）において形成されたレジスト膜９１が除去された後、工程（Ｓ３０）〜（Ｓ５０）においてイオン注入が実施されたｎ⁻ＳｉＣ層２０が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。

次に、図２を参照して、工程（Ｓ７０）として酸化膜形成工程が実施される。この工程（Ｓ７０）では、図８を参照して、工程（Ｓ１０）〜（Ｓ６０）までが実施されて所望のイオン注入層を含むｎ⁻ＳｉＣ層２０が形成されたｎ^＋ＳｉＣ基板１０が熱酸化される。これにより、二酸化珪素（ＳｉＯ_２）からなり、ゲート酸化膜３０（図１参照）となるべき熱酸化膜９２が、第２の主面２０Ｂを覆うように形成される。

次に、図２を参照して、工程（Ｓ８０）としてオーミック電極形成工程が実施される。この工程（Ｓ８０）では、図１を参照して、第２の主面２０Ｂに接触しつつ、ｎ^＋ソース領域２２上から、ゲート酸化膜３０から離れる向きにｐ^＋領域２３上にまで延在するように、ソースコンタクト電極８０が形成される。つまり、工程（Ｓ８０）では、ｎ^＋ソース領域２２に接するとともに、ｐ^＋領域２３に接するようにソースコンタクト電極８０が形成される。また、工程（Ｓ８０）では、ｎ^＋ＳｉＣ基板１０においてｎ⁻ＳｉＣ層２０が形成される側とは反対側の主面に接触するようにドレイン電極７０が形成される。具体的には、たとえば蒸着法により所望の位置に形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極８０およびドレイン電極７０が形成される。

次に、図２を参照して、工程（Ｓ９０）として電極形成工程が実施される。この工程（Ｓ９０）では、たとえば導電体であるＡｌ、ポリシリコンなどからなるゲート電極４０（図１参照）が、ゲート酸化膜３０上に、ゲート酸化膜３０に接触するように形成される。また、この工程（Ｓ９０）では、Ａｌなどの導電体からなり、ソースコンタクト電極８０を介してｎ^＋ソース領域２２と電気的に接続されるソース電極６０（図１参照）が、ソースコンタクト電極８０上に、当該ソースコンタクト電極８０に接触して形成される。このゲート電極４０およびソース電極６０の形成は、たとえば蒸着法により実施することができる。以上の工程（Ｓ１０）〜（Ｓ９０）により、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１の製造プロセスは完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。

以上のように、実施の形態１におけるＭＯＳＦＥＴの製造方法によれば、従来に比べて高い耐圧を実現することが可能なＭＯＳＦＥＴ１を、容易に製造することができる。

（実施の形態２）
次に、本発明の実施の形態２について説明する。図９は、本発明の一実施の形態である実施の形態２における半導体装置であるＭＯＳＦＥＴの構成を示す概略断面図である。

図９を参照して、実施の形態２におけるＭＯＳＦＥＴ１と、図１に基づいて説明した実施の形態１におけるＭＯＳＦＥＴ１とは、基本的に同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態２におけるＭＯＳＦＥＴ１は、ｐ^＋領域２３およびソースコンタクト電極８０の構成において、実施の形態１におけるＭＯＳＦＥＴ１とは異なっている。

すなわち、図９を参照して、実施の形態２におけるＭＯＳＦＥＴ１においては、ｐ^＋領域２３は、ｐウェル２１における、ｎ^＋ソース領域２２のｎ^＋ＳｉＣ基板１０に対向する底面２２Ａに沿った領域である底面２２Ａ側の領域に形成されている。そして、ソースコンタクト電極８０は、ｐウェル２１における、一対のｐウェル２１のうち一方のｐウェル２１に形成されたｎ^＋ソース領域２２から見て他方のｐウェル２１に形成されたｎ^＋ソース領域２２に対向する面とは反対側の側面２２Ｂに沿った領域である側面２２Ｂ側の領域から、第２の主面２０Ｂ上にまで延在するように形成されている。

実施の形態２におけるＭＯＳＦＥＴ１においては、ＭＯＳＦＥＴ１の耐圧向上に大きく寄与することができる底面２２Ａ側の領域にｐ^＋領域２３が形成され、側面２２Ｂ側の領域から、第２の主面２０Ｂ上にまで延在するソースコンタクト電極８０がｐ^＋領域２３と接触している。そのため、不純物濃度を高く設定したｐ^＋領域２３とソースコンタクト電極８０とを直接接触させることが可能となるため、ｐ^＋領域２３とソースコンタクト電極８０とのコンタクト状態が向上し、一層ＭＯＳＦＥＴ１の耐圧を向上させることができる。

次に、実施の形態２におけるＭＯＳＦＥＴ１の製造方法について説明する。図１０は、実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図１１は、実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

図１０および図２を参照して、実施の形態２におけるＭＯＳＦＥＴの製造方法と、図２に基づいて説明した実施の形態１におけるＭＯＳＦＥＴの製造方法とは、基本的に同様に実施される。しかし、実施の形態２におけるＭＯＳＦＥＴの製造方法は、実施の形態１において工程（Ｓ６０）として実施される活性化アニール工程よりも後であって、工程（Ｓ７０）として実施される酸化膜形成工程よりも前に、工程（Ｓ１００）として溝形成工程が実施される点において、実施の形態１とは異なっている。

すなわち、実施の形態２におけるＭＯＳＦＥＴ１の製造方法においては、図１０を参照して、まず、工程（Ｓ１０）〜（Ｓ６０）までが実施の形態１の場合と同様に実施される。そして、工程（Ｓ１００）では、図１１を参照して、第２の主面２０Ｂからｐ^＋領域２３の高濃度領域２３Ａに到達するようにｐウェル２１に溝２１Ｂが形成される。具体的には、まず、第２の主面２０Ｂ上にレジストが塗布された後、露光および現像が行なわれ、所望の溝２１Ｂの形状に応じた領域に開口９１Ａを有するレジスト膜９１が形成される。そして、このレジスト膜９１をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、第２の主面２０Ｂからｐ^＋領域２３の高濃度領域２３Ａに到達するようにｐウェル２１に溝２１Ｂが形成される。

その後、工程（Ｓ７０）〜（Ｓ９０）までを、実施の形態１の場合と同様に実施することにより、実施の形態２におけるＭＯＳＦＥＴの製造方法が完了する。ここで、工程（Ｓ８０）においては、図９を参照して、ソースコンタクト電極８０が、ｐウェル２１に形成された溝２１Ｂの内部に延在するように形成される。

以上の工程により、ソースコンタクト電極８０と高いｐ型不純物の濃度を有するｐ^＋領域２３とが直接接触することにより、ｐ^＋領域２３とソースコンタクト電極８０とのコンタクト状態が向上し、一層耐圧が向上した実施の形態２におけるＭＯＳＦＥＴ１を容易に製造することができる。

以下、本発明の実施例１について説明する。本発明の半導体装置であるＭＯＳＦＥＴを試作し、耐圧を調査する実験を行なった。実験の手順は以下のとおりである。

まず、実験用のＭＯＳＦＥＴの作製方法について説明する。実験用のＭＯＳＦＥＴは、図２に基づいて説明した実施の形態１におけるＭＯＳＦＥＴの製造方法と同様のプロセスで作製された。ここで、図２を参照して、工程（Ｓ１０）においては、ｎ^＋ＳｉＣ基板１０として、厚さ４００μｍ、抵抗率０．０２２Ω・ｃｍ、オフ角８°の｛０００１｝面４Ｈ−ＳｉＣ基板を準備した。また、工程（Ｓ２０）においては、当該４Ｈ−ＳｉＣ基板上に、ｎ型不純物を５×１０^１５ｃｍ^−３の濃度で含む厚さ１０μｍのＳｉＣ層を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着）エピタキシャル法により成長させた。

さらに、工程（Ｓ３０）においては、ｐ型不純物を１×１０^１７ｃｍ^−３の濃度で含むｐウェル２１が形成された。工程（Ｓ４０）においては、ｐ型不純物を３×１０^１９ｃｍ^−３の濃度で含むｐ^＋領域２３が形成された。また、さらに、工程（Ｓ５０）においては、ｎ型不純物を５×１０^１９ｃｍ^−３の濃度で含むｎ^＋ソース領域２２が形成された（実施例）。

一方、比較のため、上記実施例の製造プロセスのうち、工程（Ｓ４０）のみを省略し、他のプロセスを同様に実施することにより、実験用のＭＯＳＦＥＴを作製した（比較例）。そして、上記実施例および比較例のＭＯＳＦＥＴの耐圧を測定した。

次に、実験の結果について説明する。実施例および比較例のＭＯＳＦＥＴの耐圧を測定した結果、実施例のＭＯＳＦＥＴでは、比較例のＭＯＳＦＥＴに比べて、耐圧の測定中に設計上の耐圧よりも極端に低い印加電圧で絶縁破壊を起こすＭＯＳＦＥＴの割合が減少していた。具体的には、１００Ｖ以下の印加電圧において絶縁破壊を起こしたＭＯＳＦＥＴの割合は、比較例のＭＯＳＦＥＴでは全体の３割強であったのに対し、実施例のＭＯＳＦＥＴでは２割以下となっていた。

以上の実験結果より、本発明の半導体装置によれば、製造が容易で、かつ従来に比べて高い耐圧を実現することが可能な半導体装置を提供可能であることが確認された。

なお、上記実施の形態および実施例においては、工程（Ｓ３０）および（Ｓ４０）において、ｐウェル２１およびｐ^＋領域２３がイオン注入により形成される場合について説明したが、本発明の半導体装置の製造方法はこれに限られず、たとえばエピタキシャル成長により形成されてもよい。また、上記実施の形態および実施例においては、本発明の半導体装置の一例として、基板および半導体層がＳｉＣからなる場合について説明したが、本発明の半導体装置はこれに限られない。本発明の半導体装置における基板および半導体層の素材としては、Ｓｉの他、ＧａＮ（窒化ガリウム）などの種々のワイドバンドギャップ半導体を採用することができる。

今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体装置およびその製造方法は、高い耐圧を実現することが要求される半導体装置およびその製造方法に、特に有利に適用され得る。

実施の形態１における半導体装置である酸化膜電界効果トランジスタの構成を示す概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２における半導体装置であるＭＯＳＦＥＴの構成を示す概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

符号の説明

１ ＭＯＳＦＥＴ、１０ ｎ^＋ＳｉＣ基板、２０ ｎ⁻ＳｉＣ層、２０Ａ 第１の主面、２０Ｂ 第２の主面、２１ ｐウェル、２１Ａ チャネル領域、２１Ｂ 溝、２２ ｎ^＋ソース領域、２２Ａ 底面、２２Ｂ 側面、２３ ｐ^＋領域、２３Ａ 高濃度領域、２３Ｂ 低濃度領域、２３Ｃ 底面、３０ ゲート酸化膜、４０ ゲート電極、６０ ソース電極、７０ ドレイン電極、８０ ソースコンタクト電極、９１ レジスト膜、９１Ａ 開口、９２ 熱酸化膜。

Claims (8)

1. 基板と、
   前記基板上に形成された第１導電型の半導体層と、
   前記半導体層において、前記基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように形成された前記第１導電型とは異なる第２導電型の一対の第２導電型領域と、
   前記一対の第２導電型領域内のそれぞれに前記第２の主面を含むように形成され、前記半導体層よりも高濃度の前記第１導電型の不純物を含む高濃度第１導電型領域と、
   前記高濃度第１導電型領域に接するように形成された電極と、
   前記一対の第２導電型領域内のそれぞれにおいて、前記高濃度第１導電型領域と前記基板との間の領域から前記電極に接する位置にまで延在するように形成され、前記第２導電型領域よりも高濃度の前記第２導電型の不純物を含む高濃度第２導電型領域とを備え、
   前記一対の第２導電型領域のうち、一方の第２導電型領域内に形成された前記高濃度第１導電型領域と他方の第２導電型領域内に形成された前記高濃度第１導電型領域との距離は、前記一方の第２導電型領域内に形成された前記高濃度第２導電型領域と前記他方の第２導電型領域内に形成された前記高濃度第２導電型領域との距離よりも小さくなっている、半導体装置。
2. 前記高濃度第２導電型領域の前記第２導電型の不純物濃度は、前記第２導電型領域の前記第２導電型の不純物濃度よりも前記高濃度第１導電型領域の前記第１導電型の不純物濃度に近い、請求項１に記載の半導体装置。
3. 前記高濃度第２導電型領域は、前記第２導電型領域における、前記高濃度第１導電型領域の前記基板に対向する面に沿った領域である底面側の領域から、前記一対の第２導電型領域のうち一方の第２導電型領域に形成された前記高濃度第１導電型領域から見て他方の第２導電型領域に形成された前記高濃度第１導電型領域に対向する面とは反対側の前記高濃度第１導電型領域の面に沿った領域である側面側の領域にまで延在するように形成されており、
   前記高濃度第２導電型領域における前記第２導電型の不純物の濃度は、前記側面側の領域に比べて前記底面側の領域において高くなっている、請求項１または２に記載の半導体装置。
4. 前記高濃度第２導電型領域は、前記第２導電型領域における、前記高濃度第１導電型領域の前記基板に対向する面に沿った領域である底面側の領域に形成されており、
   前記電極は、前記第２導電型領域における、前記一対の第２導電型領域のうち一方の第２導電型領域に形成された前記高濃度第１導電型領域から見て他方の第２導電型領域に形成された前記高濃度第１導電型領域に対向する面とは反対側の前記高濃度第１導電型領域の面に沿った領域である側面側の領域から、前記第２の主面上にまで延在するように形成されている、請求項１または２に記載の半導体装置。
5. 基板を準備する工程と、
   前記基板上に第１導電型の半導体層を形成する工程と、
   前記半導体層において、前記基板側の主面である第１の主面とは反対側の主面である第２の主面を含むように前記第１導電型とは異なる第２導電型の一対の第２導電型領域を形成する工程と、
   前記一対の第２導電型領域のそれぞれに、前記第２導電型領域よりも高濃度の前記第２導電型の不純物を含む高濃度第２導電型領域を形成する工程と、
   前記一対の第２導電型領域のそれぞれに、前記第２の主面を含むとともに、前記基板との間に前記高濃度第２導電型領域を挟むように、前記半導体層よりも高濃度の前記第１導電型の不純物を含む高濃度第１導電型領域を形成する工程と、
   前記高濃度第１導電型領域に接するとともに、前記高濃度第２導電型領域に接するように電極を形成する工程とを備え、
   前記高濃度第２導電型領域を形成する工程および前記高濃度第１導電型領域を形成する工程では、前記一対の第２導電型領域のうち、一方の第２導電型領域内の前記高濃度第１導電型領域と他方の第２導電型領域内の前記高濃度第１導電型領域との距離が、前記一方の第２導電型領域内の前記高濃度第２導電型領域と前記他方の第２導電型領域内の前記高濃度第２導電型領域との距離よりも小さくなるように、前記高濃度第２導電型領域および前記高濃度第１導電型領域が、前記一対の第２導電型領域内の両方に形成される、半導体装置の製造方法。
6. 前記高濃度第２導電型領域の前記第２導電型の不純物濃度が、前記第２導電型領域の前記第２導電型の不純物濃度よりも前記高濃度第１導電型領域の前記第１導電型の不純物濃度に近くなるように、前記第２導電型領域を形成する工程、前記高濃度第２導電型領域を形成する工程および前記高濃度第１導電型領域を形成する工程が実施される、請求項５に記載の半導体装置の製造方法。
7. 前記高濃度第２導電型領域を形成する工程では、前記高濃度第２導電型領域のうち前記基板に対向する面を含む領域に他の領域に比べて高濃度の前記第２導電型の不純物を含む高濃度領域を有するように、前記高濃度第２導電型領域が形成される、請求項５または６に記載の半導体装置の製造方法。
8. 前記高濃度第２導電型領域を形成する工程よりも後であって、前記電極を形成する工程よりも前に、前記第２の主面から前記高濃度第２導電型領域の前記高濃度領域に到達するように前記第２導電型領域に溝を形成する工程をさらに備えた、請求項７に記載の半導体装置の製造方法。

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