JP2001345445A - 半導体装置 - Google Patents
半導体装置Info
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- JP2001345445A JP2001345445A JP2000166233A JP2000166233A JP2001345445A JP 2001345445 A JP2001345445 A JP 2001345445A JP 2000166233 A JP2000166233 A JP 2000166233A JP 2000166233 A JP2000166233 A JP 2000166233A JP 2001345445 A JP2001345445 A JP 2001345445A
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Abstract
(57)【要約】
【課題】従来の高耐圧ＭＯＳＦＥＴでは、Ｐ型高濃度層
の形成後にＮ型ソース層の拡散を行い、その後、層間絶
縁膜を堆積し、層間絶縁膜をエッチングしてコンタクト
部を開口し、コンタクト部に上部電極を形成してＰ型ベ
ース層とのコンタクトを取っていたため、Ｐ型高濃度層
の表面濃度が下がり、コンタクト部のコンタクト抵抗の
低減効果が小さかった。 【解決手段】溝の深さがＮ型ソース層８の拡散層深さの
１．１倍以上、Ｐ型ベース層７の拡散層深さの０．９倍
以下となるように溝１１を形成し、その上で、溝１１に
Ｐ型ベース層７の不純物濃度の１００〜１０００倍の不
純物濃度となるＰ型高濃度層１２を形成することで、従
来の高耐圧ＭＯＳＦＥＴが示すソース−ドレイン耐圧を
維持しつつ、Ｐ型ベース層のコンタクト部のコンタクト
抵抗を従来よりも低減することが可能となる。
の形成後にＮ型ソース層の拡散を行い、その後、層間絶
縁膜を堆積し、層間絶縁膜をエッチングしてコンタクト
部を開口し、コンタクト部に上部電極を形成してＰ型ベ
ース層とのコンタクトを取っていたため、Ｐ型高濃度層
の表面濃度が下がり、コンタクト部のコンタクト抵抗の
低減効果が小さかった。 【解決手段】溝の深さがＮ型ソース層８の拡散層深さの
１．１倍以上、Ｐ型ベース層７の拡散層深さの０．９倍
以下となるように溝１１を形成し、その上で、溝１１に
Ｐ型ベース層７の不純物濃度の１００〜１０００倍の不
純物濃度となるＰ型高濃度層１２を形成することで、従
来の高耐圧ＭＯＳＦＥＴが示すソース−ドレイン耐圧を
維持しつつ、Ｐ型ベース層のコンタクト部のコンタクト
抵抗を従来よりも低減することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、高耐圧ＭＯＳＦＥＴの構造に関し、高耐圧ＭＯＳＦ
ＥＴの破壊耐量向上に関するものである。
に、高耐圧ＭＯＳＦＥＴの構造に関し、高耐圧ＭＯＳＦ
ＥＴの破壊耐量向上に関するものである。
【０００２】
【従来の技術】従来の技術による高耐圧ＭＯＳＦＥＴの
主要製造工程断面図を図３に示す。
主要製造工程断面図を図３に示す。
【０００３】従来の高耐圧ＭＯＳＦＥＴについては、半
導体基板がＮ型の場合について説明を行っている。
導体基板がＮ型の場合について説明を行っている。
【０００４】Ｎ型半導体基板５１上にＮ型エピタキシャ
ル層５２を成長させる。Ｎ型エピタキシャル層５２の表
面にゲート酸化膜５３、ポリシリコンを成長させた後、
フォトリソグラフィ技術を用いてポリシリコン及びゲー
ト酸化膜５３に窓開けを行って、ベース用開口５５を形
成し、ゲートポリシリコン５６をマスクとしてＰ型ベー
ス層５７を形成する。
ル層５２を成長させる。Ｎ型エピタキシャル層５２の表
面にゲート酸化膜５３、ポリシリコンを成長させた後、
フォトリソグラフィ技術を用いてポリシリコン及びゲー
ト酸化膜５３に窓開けを行って、ベース用開口５５を形
成し、ゲートポリシリコン５６をマスクとしてＰ型ベー
ス層５７を形成する。
【０００５】次に、フォトリソグラフィ技術を用いてＰ
型ベース層５７内に高濃度のＰ型の不純物を導入してＰ
型高濃度層６２を形成する。レジストを除去した後、再
度ゲートポリシリコン５６をマスクとしてＮ型ソース層
５８を形成する。
型ベース層５７内に高濃度のＰ型の不純物を導入してＰ
型高濃度層６２を形成する。レジストを除去した後、再
度ゲートポリシリコン５６をマスクとしてＮ型ソース層
５８を形成する。
【０００６】続いて、ベース用開口５を含むＮ型エピタ
キシャル層５２の表面に層間絶縁膜５９を成長させた
後、フォトリソグラフィ技術により層間絶縁膜５９に窓
開けを行いコンタクト部６０を形成する。最後に、上部
電極６３および裏面電極６４の形成を行う。
キシャル層５２の表面に層間絶縁膜５９を成長させた
後、フォトリソグラフィ技術により層間絶縁膜５９に窓
開けを行いコンタクト部６０を形成する。最後に、上部
電極６３および裏面電極６４の形成を行う。
【０００７】
【発明が解決しようとする課題】従来の高耐圧ＭＯＳＦ
ＥＴでは、Ｐ型高濃度層６２の形成後にＮ型ソース層５
８の拡散を行い、その後、層間絶縁膜５９を堆積し、層
間絶縁膜５９をエッチングしてコンタクト部６０を開口
し、コンタクト部６０に上部電極６３を形成してＰ型ベ
ース層５７とのコンタクトを取っていた。
ＥＴでは、Ｐ型高濃度層６２の形成後にＮ型ソース層５
８の拡散を行い、その後、層間絶縁膜５９を堆積し、層
間絶縁膜５９をエッチングしてコンタクト部６０を開口
し、コンタクト部６０に上部電極６３を形成してＰ型ベ
ース層５７とのコンタクトを取っていた。
【０００８】そのため、コンタクト部６０でのＰ型高濃
度層６２の濃度低下が起こり、コンタクト抵抗が増加
し、破壊耐量の低下が起こるといった問題が発生してい
た。
度層６２の濃度低下が起こり、コンタクト抵抗が増加
し、破壊耐量の低下が起こるといった問題が発生してい
た。
【０００９】本発明の目的は、高耐圧ＭＯＳＦＥＴにお
いて、コンタクト抵抗の増加を防ぎ破壊耐量を向上させ
ることの出来る半導体装置を提供することにある。
いて、コンタクト抵抗の増加を防ぎ破壊耐量を向上させ
ることの出来る半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
一導電型のドレイン領域と、前記ドレイン領域の表面に
形成された逆導電型のベース領域と、前記ベース領域の
表面に形成された一導電型のソース領域と、前記ベース
領域の表面に形成された逆導電型のベース取出し領域
と、前記ソース領域及び前記ドレイン領域に挟まれたベ
ース領域のチャネル部に相当する領域の表面を少なくと
も覆うゲート絶縁膜と、少なくとも前記チャネル部の上
方を覆い、前記チャネル部と共に前記ゲート絶縁膜を挟
む形状に形成されたゲート電極と、前記ゲート電極を含
む前記ドレイン領域の表面を覆う層間絶縁膜と、前記ソ
ース領域の一部及び前記ベース取出し領域全体を含む領
域の層間絶縁膜を除去して形成されたソース電極用開口
部と、前記ソース電極用開口部を覆って前記層間絶縁膜
上に形成されたソース電極と、を有する半導体装置であ
って、前記ベース取出し領域は、前記ベース領域の表面
から前記ソース領域を貫通して前記ベース領域に形成さ
れた溝の底面及び側面に逆導電型の不純物を導入するこ
とにより形成される逆導電型の高濃度不純物拡散層であ
り、前記溝の深さが、前記ソース領域の接合深さの１．
１倍以上、かつ、前記ベース領域の接合深さの０．９倍
以下であることを特徴とし、前記逆導電型の高濃度不純
物拡散層の不純物濃度は、前記ベース領域の不純物濃度
の１００〜１０００倍の範囲の不純物濃度であり、前記
逆導電型の高濃度不純物拡散層の不純物濃度は、前記溝
の側面においては、前記ソース領域の導電型を反転させ
ない不純物濃度であり、前記ドレイン領域は、一導電型
の半導体基板であるか、或いは、一導電型の半導体基板
及びその上に成長した一導電型のエピタキシャル層から
なり、前記一導電型の半導体基板の前記ベース領域と反
対の面にはドレイン電極が設けられる、というものであ
る。
一導電型のドレイン領域と、前記ドレイン領域の表面に
形成された逆導電型のベース領域と、前記ベース領域の
表面に形成された一導電型のソース領域と、前記ベース
領域の表面に形成された逆導電型のベース取出し領域
と、前記ソース領域及び前記ドレイン領域に挟まれたベ
ース領域のチャネル部に相当する領域の表面を少なくと
も覆うゲート絶縁膜と、少なくとも前記チャネル部の上
方を覆い、前記チャネル部と共に前記ゲート絶縁膜を挟
む形状に形成されたゲート電極と、前記ゲート電極を含
む前記ドレイン領域の表面を覆う層間絶縁膜と、前記ソ
ース領域の一部及び前記ベース取出し領域全体を含む領
域の層間絶縁膜を除去して形成されたソース電極用開口
部と、前記ソース電極用開口部を覆って前記層間絶縁膜
上に形成されたソース電極と、を有する半導体装置であ
って、前記ベース取出し領域は、前記ベース領域の表面
から前記ソース領域を貫通して前記ベース領域に形成さ
れた溝の底面及び側面に逆導電型の不純物を導入するこ
とにより形成される逆導電型の高濃度不純物拡散層であ
り、前記溝の深さが、前記ソース領域の接合深さの１．
１倍以上、かつ、前記ベース領域の接合深さの０．９倍
以下であることを特徴とし、前記逆導電型の高濃度不純
物拡散層の不純物濃度は、前記ベース領域の不純物濃度
の１００〜１０００倍の範囲の不純物濃度であり、前記
逆導電型の高濃度不純物拡散層の不純物濃度は、前記溝
の側面においては、前記ソース領域の導電型を反転させ
ない不純物濃度であり、前記ドレイン領域は、一導電型
の半導体基板であるか、或いは、一導電型の半導体基板
及びその上に成長した一導電型のエピタキシャル層から
なり、前記一導電型の半導体基板の前記ベース領域と反
対の面にはドレイン電極が設けられる、というものであ
る。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図１、
２を参照して説明する。図１は、本実施形態の高耐圧Ｍ
ＯＳＦＥＴの主要製造工程を示す断面図である。また、
本実施形態ではＮ型半導体基板及びＮ型エピタキシャル
層を用いて説明を行っているが、反対導電型の半導体基
板及びエピタキシャル層を用いた場合にも、以後の説明
のＮ型をＰ型、Ｐ型をＮ型と読み替えることにより、Ｎ
型半導体基板を用いた場合と同様の効果が得られること
は言うまでもない。
２を参照して説明する。図１は、本実施形態の高耐圧Ｍ
ＯＳＦＥＴの主要製造工程を示す断面図である。また、
本実施形態ではＮ型半導体基板及びＮ型エピタキシャル
層を用いて説明を行っているが、反対導電型の半導体基
板及びエピタキシャル層を用いた場合にも、以後の説明
のＮ型をＰ型、Ｐ型をＮ型と読み替えることにより、Ｎ
型半導体基板を用いた場合と同様の効果が得られること
は言うまでもない。
【００１２】Ｎ型半導体基板１の上にＮ型エピタキシャ
ル層２を成長させる。Ｎ型エピタキシャル層２の表面に
ゲート酸化膜３、ポリシリコンを成長させた後、フォト
リソグラフィ技術を用いてポリシリコン及びゲート酸化
膜３に窓開けを行って、ベース用開口５を形成し、ゲー
トポリシリコン６をマスクとしてＰ型ベース層７及びＮ
型ソース層８を順次形成する。
ル層２を成長させる。Ｎ型エピタキシャル層２の表面に
ゲート酸化膜３、ポリシリコンを成長させた後、フォト
リソグラフィ技術を用いてポリシリコン及びゲート酸化
膜３に窓開けを行って、ベース用開口５を形成し、ゲー
トポリシリコン６をマスクとしてＰ型ベース層７及びＮ
型ソース層８を順次形成する。
【００１３】次に、ベース用開口５を含むＮ型エピタキ
シャル層２の表面に層間絶縁膜９を成長させた後、フォ
トリソグラフィ技術により層間絶縁膜９に窓開けを行い
コンタクト部１０を形成する。
シャル層２の表面に層間絶縁膜９を成長させた後、フォ
トリソグラフィ技術により層間絶縁膜９に窓開けを行い
コンタクト部１０を形成する。
【００１４】このコンタクト部１０の形成時のエッチン
グにより、層間絶縁膜９だけではなく、Ｎ型エピタキシ
ャル層２をその表面から所定の深さまでエッチングし
て、Ｎ型エピタキシャル層２に溝１１を形成する。
グにより、層間絶縁膜９だけではなく、Ｎ型エピタキシ
ャル層２をその表面から所定の深さまでエッチングし
て、Ｎ型エピタキシャル層２に溝１１を形成する。
【００１５】上述のエッチングは、この溝１１の深さ
が、Ｎ型ソース層８の拡散層深さの１．１倍以上、Ｐ型
ベース層７の拡散層深さの０．９倍以下になるように制
御する。この溝１１の深さは、高耐圧ＭＯＳＦＥＴの破
壊耐量の設計および耐圧設計を行うために重要である。
が、Ｎ型ソース層８の拡散層深さの１．１倍以上、Ｐ型
ベース層７の拡散層深さの０．９倍以下になるように制
御する。この溝１１の深さは、高耐圧ＭＯＳＦＥＴの破
壊耐量の設計および耐圧設計を行うために重要である。
【００１６】本実施形態においては、Ｎ型半導体基板の
上にＮ型エピタキシャル層を成長させ、Ｎ型エピタキシ
ャル層に、拡散層及び溝を形成したが、Ｎ型半導体基板
の上にＮ型エピタキシャル層を成長させずにＮ型半導体
基板に直接、拡散層及び溝を形成してもよいことは言う
までもない。
上にＮ型エピタキシャル層を成長させ、Ｎ型エピタキシ
ャル層に、拡散層及び溝を形成したが、Ｎ型半導体基板
の上にＮ型エピタキシャル層を成長させずにＮ型半導体
基板に直接、拡散層及び溝を形成してもよいことは言う
までもない。
【００１７】ここで、溝１１の深さが、Ｎ型ソース層８
の拡散層深さの１．１倍以上、Ｐ型ベース層７の拡散層
深さの０．９倍以下になるように制御する必要性につい
て、もう少し詳しく説明する。
の拡散層深さの１．１倍以上、Ｐ型ベース層７の拡散層
深さの０．９倍以下になるように制御する必要性につい
て、もう少し詳しく説明する。
【００１８】溝１１の深さがＮ型ソース層８の拡散層深
さの１．１倍以上必要であるのは、Ｎ型ソース層８の拡
散層深さよりも確実に溝１１の深さが深くなり、後でこ
の溝１１に形成するＰ型高濃度層１２を確実に形成でき
るようにするためである。
さの１．１倍以上必要であるのは、Ｎ型ソース層８の拡
散層深さよりも確実に溝１１の深さが深くなり、後でこ
の溝１１に形成するＰ型高濃度層１２を確実に形成でき
るようにするためである。
【００１９】また、溝１１の深さがＰ型ベース層７の拡
散層深さの０．９倍以下になるようにする必要があるの
は、溝１１の深さをＰ型ベース層７の拡散層深さの範囲
内で深くしてＰ型高濃度層１２を形成した場合、逆バイ
アス状態でのＮ型エピタキシャル層２及びＰ型ベース層
７の接合からの空乏層が逆バイアスを大きくしていった
ときにＰ型高濃度層１２の部分で伸びが小さくなり、よ
り小さな逆バイアスの下で接合のブレークダウンに到る
ためである。具体的な数値を示すと、溝１１の深さをＰ
型ベース層７の拡散層深さとほぼ同じにしたときは、Ｎ
型ソース層８の拡散層深さの１．１倍にしたときに比べ
て約１０％の耐圧低下が観測された。
散層深さの０．９倍以下になるようにする必要があるの
は、溝１１の深さをＰ型ベース層７の拡散層深さの範囲
内で深くしてＰ型高濃度層１２を形成した場合、逆バイ
アス状態でのＮ型エピタキシャル層２及びＰ型ベース層
７の接合からの空乏層が逆バイアスを大きくしていった
ときにＰ型高濃度層１２の部分で伸びが小さくなり、よ
り小さな逆バイアスの下で接合のブレークダウンに到る
ためである。具体的な数値を示すと、溝１１の深さをＰ
型ベース層７の拡散層深さとほぼ同じにしたときは、Ｎ
型ソース層８の拡散層深さの１．１倍にしたときに比べ
て約１０％の耐圧低下が観測された。
【００２０】この様子を模式的に示したのが、図２
（ａ）のソース−ドレイン耐圧（ＢＶＤＳＳ）ｖｓ溝深
さの関係を示すグラフである。
（ａ）のソース−ドレイン耐圧（ＢＶＤＳＳ）ｖｓ溝深
さの関係を示すグラフである。
【００２１】次に、層間絶縁膜９をマスクとして、溝に
Ｐ型の高不純物濃度の不純物を導入し、Ｐ型不純物の活
性化処理を行ってＰ型高濃度層１２を形成する。このＰ
型高濃度層１２の不純物濃度は、高耐圧ＭＯＳＦＥＴの
素子特性を考慮すると、ベース濃度の１００倍〜１００
０倍の範囲で設計することが必要となる。最後に、上部
電極１３および裏面電極１４の形成を行う。
Ｐ型の高不純物濃度の不純物を導入し、Ｐ型不純物の活
性化処理を行ってＰ型高濃度層１２を形成する。このＰ
型高濃度層１２の不純物濃度は、高耐圧ＭＯＳＦＥＴの
素子特性を考慮すると、ベース濃度の１００倍〜１００
０倍の範囲で設計することが必要となる。最後に、上部
電極１３および裏面電極１４の形成を行う。
【００２２】ここで、Ｐ型高濃度層１２の不純物濃度
が、Ｐ型ベース層７の不純物濃度の１００倍〜１０００
倍の範囲で設計することが必要である理由を以下に説明
する。
が、Ｐ型ベース層７の不純物濃度の１００倍〜１０００
倍の範囲で設計することが必要である理由を以下に説明
する。
【００２３】Ｐ型高濃度層１２はベース電位を安定させ
るために必要であると共に、できる限り良好なオーミッ
ク性を得る必要がある。通常、高耐圧ＭＯＳＦＥＴにお
いては、ベース層との安定したオーミック性を得る場
合、ベース濃度の１００倍以上の不純物濃度が必要であ
る。また、Ｐ型高濃度層１２の不純物濃度の上限につい
ては、オーミック性を得るための熱処理を行う際、Ｐ型
の不純物濃度が高すぎるとＰ型高濃度層が深く拡散して
しまい、溝１１の深さの範囲の必要性で説明した理由と
同じ理由により、Ｐ型ベース層以上の深さとなり耐圧低
下の原因となる。このため、設計耐圧の９０％以上とな
るように設計する場合、Ｐ型高濃度層１２の不純物濃度
はＰ型ベース層７の不純物濃度の１０００倍以下の濃度
である必要がある。
るために必要であると共に、できる限り良好なオーミッ
ク性を得る必要がある。通常、高耐圧ＭＯＳＦＥＴにお
いては、ベース層との安定したオーミック性を得る場
合、ベース濃度の１００倍以上の不純物濃度が必要であ
る。また、Ｐ型高濃度層１２の不純物濃度の上限につい
ては、オーミック性を得るための熱処理を行う際、Ｐ型
の不純物濃度が高すぎるとＰ型高濃度層が深く拡散して
しまい、溝１１の深さの範囲の必要性で説明した理由と
同じ理由により、Ｐ型ベース層以上の深さとなり耐圧低
下の原因となる。このため、設計耐圧の９０％以上とな
るように設計する場合、Ｐ型高濃度層１２の不純物濃度
はＰ型ベース層７の不純物濃度の１０００倍以下の濃度
である必要がある。
【００２４】この様子を模式的に示したのが、図２
（ｂ）のソース−ドレイン耐圧（ＢＶＤＳＳ）ｖｓＰ型
高濃度層不純物濃度の関係を示すグラフである。
（ｂ）のソース−ドレイン耐圧（ＢＶＤＳＳ）ｖｓＰ型
高濃度層不純物濃度の関係を示すグラフである。
【００２５】上記構成の場合、まず、溝の深さがＮ型ソ
ース層８の拡散層深さの１．１倍以上、Ｐ型ベース層７
の拡散層深さの０．９倍以下となるように溝１１を形成
し、し、その上で、溝１１にＰ型ベース層７の不純物濃
度の１００〜１０００倍の不純物濃度となるＰ型高濃度
層１２を形成することで、従来の高耐圧ＭＯＳＦＥＴが
示すソース−ドレイン耐圧を維持しつつ、コンタクト部
８のコンタクト抵抗を従来よりも低減することが可能と
なる。
ース層８の拡散層深さの１．１倍以上、Ｐ型ベース層７
の拡散層深さの０．９倍以下となるように溝１１を形成
し、し、その上で、溝１１にＰ型ベース層７の不純物濃
度の１００〜１０００倍の不純物濃度となるＰ型高濃度
層１２を形成することで、従来の高耐圧ＭＯＳＦＥＴが
示すソース−ドレイン耐圧を維持しつつ、コンタクト部
８のコンタクト抵抗を従来よりも低減することが可能と
なる。
【００２６】さらに、Ｎ型ソース層５８の内側にＮ型ソ
ース層５８よりも深くＰ型高濃度層６２を形成した後
に、Ｐ型高濃度層６２の内側に溝６１を掘って、そこに
上部電極６３を形成する従来の場合よりも、本発明のよ
うに、Ｎ型ソース層８の内側に溝１１を掘った直後に溝
１１にＰ型高濃度層１２を形成することで、よりコンタ
クト抵抗を低減することが出来る。
ース層５８よりも深くＰ型高濃度層６２を形成した後
に、Ｐ型高濃度層６２の内側に溝６１を掘って、そこに
上部電極６３を形成する従来の場合よりも、本発明のよ
うに、Ｎ型ソース層８の内側に溝１１を掘った直後に溝
１１にＰ型高濃度層１２を形成することで、よりコンタ
クト抵抗を低減することが出来る。
【００２７】また、本発明の構造においては、従来にお
けるＰ型高濃度層の高濃度拡散層のエッチングをなくす
ことになり、Ｐ型高濃度層の不純物濃度を高く維持する
ことが出来、コンタクト抵抗を低下させることが出来
る。これにより、サージ入力時のバイポーラトランジス
タアクション（Ｎ型ソース層８／Ｐ型ベース層７／Ｎ型
エピタキシャル層２によって形成されるＮ型トランジス
タ）が起こりにくくなってインダクタンス負荷耐量とい
った破壊耐量の低下を防ぐことが可能となる。
けるＰ型高濃度層の高濃度拡散層のエッチングをなくす
ことになり、Ｐ型高濃度層の不純物濃度を高く維持する
ことが出来、コンタクト抵抗を低下させることが出来
る。これにより、サージ入力時のバイポーラトランジス
タアクション（Ｎ型ソース層８／Ｐ型ベース層７／Ｎ型
エピタキシャル層２によって形成されるＮ型トランジス
タ）が起こりにくくなってインダクタンス負荷耐量とい
った破壊耐量の低下を防ぐことが可能となる。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置は、溝の深さがＮ型ソース層の拡散層深さの１．１倍
以上、Ｐ型ベース層の拡散層深さの０．９倍以下となる
ように溝を形成し、その上で、溝にＰ型ベース層の不純
物濃度の１００〜１０００倍の不純物濃度となるＰ型高
濃度層を形成することで、従来の高耐圧ＭＯＳＦＥＴが
示すソース−ドレイン耐圧を維持しつつ、Ｐ型ベース層
のコンタクト部のコンタクト抵抗を従来よりも低減する
ことが可能となる。
置は、溝の深さがＮ型ソース層の拡散層深さの１．１倍
以上、Ｐ型ベース層の拡散層深さの０．９倍以下となる
ように溝を形成し、その上で、溝にＰ型ベース層の不純
物濃度の１００〜１０００倍の不純物濃度となるＰ型高
濃度層を形成することで、従来の高耐圧ＭＯＳＦＥＴが
示すソース−ドレイン耐圧を維持しつつ、Ｐ型ベース層
のコンタクト部のコンタクト抵抗を従来よりも低減する
ことが可能となる。
【図１】本発明の実施形態の半導体装置の主要製造工程
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】本発明の実施形態の半導体装置の効果を示すグ
ラフである。
ラフである。
【図３】従来の半導体装置の主要製造工程を工程順に示
す断面図である。
す断面図である。
１、５１ Ｎ型半導体基板 ２、５２ Ｎ型エピタキシャル層 ３、５３ ゲート酸化膜 ５、５５ ベース用開口 ６、５６ ゲートポリシリコン ７、５７ Ｐ型ベース層 ８、５８ Ｎ型ソース層 ９、５９ 層間絶縁膜 １０、６０ コンタクト部 １２、６２ Ｐ型高濃度層 １３、６３ 上部電極 １４、６４ 下部電極
Claims (6)
- 【請求項１】 一導電型のドレイン領域と、前記ドレイ
ン領域の表面に形成された逆導電型のベース領域と、前
記ベース領域の表面に形成された一導電型のソース領域
と、前記ベース領域の表面に形成された逆導電型のベー
ス取出し領域と、前記ソース領域及び前記ドレイン領域
に挟まれたベース領域のチャネル部に相当する領域の表
面を少なくとも覆うゲート絶縁膜と、少なくとも前記チ
ャネル部の上方を覆い、前記チャネル部と共に前記ゲー
ト絶縁膜を挟む形状に形成されたゲート電極と、前記ゲ
ート電極を含む前記ドレイン領域の表面を覆う層間絶縁
膜と、前記ソース領域の一部及び前記ベース取出し領域
全体を含む領域の層間絶縁膜を除去して形成されたソー
ス電極用開口部と、前記ソース電極用開口部を覆って前
記層間絶縁膜上に形成されたソース電極と、を有する半
導体装置であって、前記ベース取出し領域は、前記ベー
ス領域の表面から前記ソース領域を貫通して前記ベース
領域に形成された溝の底面及び側面に逆導電型の不純物
を導入することにより形成される逆導電型の高濃度不純
物拡散層であり、前記溝の深さが、前記ソース領域の接
合深さの１．１倍以上、かつ、前記ベース領域の接合深
さの０．９倍以下であることを特徴とする半導体装置。 - 【請求項２】 前記逆導電型の高濃度不純物拡散層の不
純物濃度は、前記ベース領域の不純物濃度の１００〜１
０００倍の範囲の不純物濃度である請求項１記載の半導
体装置。 - 【請求項３】 前記逆導電型の高濃度不純物拡散層の不
純物濃度は、前記溝の側面においては、前記ソース領域
の導電型を反転させない不純物濃度である請求項２記載
の半導体装置。 - 【請求項４】 前記ドレイン領域は、一導電型の半導体
基板である請求項１、２又は３記載の半導体装置。 - 【請求項５】 前記ドレイン領域は、一導電型の半導体
基板及びその上に成長した一導電型のエピタキシャル層
からなる請求項１、２又は３記載の半導体装置。 - 【請求項６】 前記一導電型の半導体基板の前記ベース
領域と反対の面にはドレイン電極が設けられる請求項４
又は５記載の半導体装置。
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