WO2010125882A1 - 横型接合型電界効果トランジスタ - Google Patents

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WO2010125882A1
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buffer layer
barrier
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藤川　一洋
原田　真
靖生 並川
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住友電気工業株式会社
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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Definitions

  • the present invention relates to a lateral junction field effect transistor, and more particularly, to a lateral junction field effect transistor that can prevent generation of leakage current and obtain a high breakdown voltage.
  • a lateral junction field effect transistor (a lateral JFET: Junction Field Effect Transistor) is known as one of semiconductor elements.
  • a lateral JFET spreads a depletion layer from a pn junction to a channel region by applying a reverse bias voltage from a gate electrode to a pn junction provided in the vicinity of the channel region through which carriers pass, thereby increasing the conductance of the channel region.
  • the carriers move in parallel to the element surface in the channel region.
  • Patent Document 1 a semiconductor substrate, a first conductivity type buffer layer formed on the semiconductor substrate, and a second layer formed on the buffer layer are disclosed. And a second conductivity type source region, a drain region, and a first conductivity type gate region formed on the surface layer of the channel layer.
  • a lateral JFET in which a barrier region having a high impurity concentration of the first conductivity type is formed is disclosed.
  • a junction pn junction
  • the extension length of the depletion layer toward the barrier region is the buffer when the buffer layer and the drain region directly form a junction.
  • the depletion layer crosses the buffer layer below the channel region, and the depletion layer is prevented from extending so close to the source region that carriers can be attracted from the source region. . That is, since the extension of the depletion layer along the channel region in the barrier region is suppressed, carriers are injected from the source region into the buffer layer, and leakage current to the drain can be prevented.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to prevent the occurrence of leakage current and to achieve a lateral junction type field effect capable of realizing a sufficient breakdown voltage. It is to provide a transistor.
  • a lateral junction field effect transistor (lateral JFET) includes a semiconductor substrate, a buffer layer, a channel layer, a source region, a drain region, a gate region, and a barrier region.
  • the buffer layer is located on the main surface of the semiconductor substrate and includes a first conductivity type impurity.
  • the channel layer is located on the buffer layer and includes a second conductivity type impurity having a concentration higher than that of the first conductivity type impurity in the buffer layer.
  • the source region and the drain region are formed at a distance from each other in the surface layer of the channel layer, and include a second conductivity type impurity.
  • the gate region is located between the source region and the drain region in the surface layer of the channel layer, and includes a first conductivity type impurity.
  • the barrier region is disposed in any one of a region located below the gate region and a region extending from below the gate region to below the source region in the boundary region between the channel layer and the buffer layer.
  • the first conductivity type impurity having a concentration higher than the concentration of the first conductivity type impurity in FIG.
  • a junction is formed between the barrier region containing the first conductivity type impurity and the surrounding region containing the second conductivity type impurity (for example, the drain region side portion of the channel layer).
  • the concentration of the first conductivity type impurity in the barrier region in the pn junction is higher than the concentration of the first conductivity type impurity in the buffer layer. For this reason, even when a high reverse bias voltage is applied to the junction, the extension length (depletion layer width) of the depletion layer toward the barrier region is the case where the buffer layer and the channel layer directly form a pn junction. Smaller.
  • the barrier region is formed under the gate region or under the gate region and the source region, the source region is such that the depletion layer can cross the buffer layer below the channel region and attract carriers from the source region. It can suppress extending to near.
  • the impurity concentration of the barrier region is determined (for example, in consideration of the correlation with the impurity concentration in other regions) so as to restrict the expansion range of the depletion layer so as not to attract carriers in the depletion layer. can do.
  • the barrier region acts as a potential barrier against carriers. Therefore, generation of leakage current to the drain region due to carriers injected from the source region into the buffer layer can be prevented.
  • the above-described barrier region is not formed in a region below the drain region. Therefore, the extension of the depletion layer is not limited due to the presence of the barrier region in the region below the drain region. For this reason, it is possible to prevent the occurrence of a problem of a decrease in breakdown voltage that occurs when a barrier region exists in a region below the drain region.
  • the barrier region described above may be formed in the surface layer of the buffer layer, or may be formed as a thin film layer stacked on the buffer layer.
  • a lateral junction field effect transistor capable of preventing the occurrence of leakage current and realizing a sufficient breakdown voltage.
  • a lateral junction field effect transistor (lateral JFET) 10 according to the present invention will be described with reference to FIG.
  • a p ⁇ type buffer layer 11 is formed on the SiC substrate 1.
  • a barrier region 13 having a p-type conductivity and a thickness d is formed.
  • the barrier region 13 is arranged in a region located under the gate region 17 described later.
  • the p-type impurity concentration of the barrier region 13 is higher than the p-type impurity concentration of the buffer layer 11.
  • a channel layer 12 including a channel region 14 and having an n-type conductivity is formed on the barrier region 13.
  • a p + -type gate region 17 (that is, the conductivity type is p-type and the p-type impurity concentration is higher than the p-type impurity concentration in the buffer layer 11 and the barrier region 13) is disposed on the channel region 14.
  • a source region 15 that is an n + -type region (that is, the conductivity type is n-type and the n-type impurity concentration is higher than the n-type impurity concentration in the channel layer 12), and the n + -type region so as to sandwich the gate region 17 therebetween
  • the drain region 16 is disposed.
  • a field oxide film 20 having a plurality of openings 21 is formed on the upper surface of the channel layer 12.
  • the plurality of openings 21 are formed so as to be located on the gate region 17, the source region 15, and the drain region 16, respectively.
  • An ohmic electrode 22 is formed inside the opening 21 located on the gate region 17.
  • An ohmic electrode 22 is also formed inside the opening 21 located on each of the source region 15 and the drain region 16.
  • On the gate region 17, a gate pad 27 made of a conductor such as metal is formed on the ohmic electrode 22.
  • a source pad 25 made of a conductor is formed on the ohmic electrode 22 on the source region 15.
  • a drain pad 26 made of a conductor is formed on the ohmic electrode 22 on the drain region 16.
  • a gate electrode 37 is composed of the ohmic electrode 22 on the gate region 17 and the gate pad 27.
  • a source electrode 35 is composed of the ohmic electrode 22 and the source pad 25 on the source region 15.
  • a drain electrode 36 is constituted by the ohmic electrode 22 and the drain pad 26 on the drain region 16.
  • the impurity concentration of the barrier region 13 that forms a pn junction with the channel layer 12 near the drain region 16 is higher than the impurity concentration of the buffer layer 11.
  • the extending width of the depletion layer 19 to the barrier region 13 is smaller than the extending width to the conventional buffer layer 11.
  • the impurity concentration of the barrier region 13 is ⁇ times the impurity concentration of the buffer layer 11
  • the length of the depletion layer 19 along the channel region (extending toward the source region) in the barrier region 13 is 1 / ( ⁇ 1/2 ) times the length of the depletion layer at. For this reason, it is suppressed that carriers are attracted to the drain region 16 from the source region 15 through the tip of the depletion layer 19.
  • the extension of the depletion layer 19 along the channel region 14 in the barrier region 13 is suppressed, so that the barrier region 13 becomes a potential barrier against carriers. Therefore, for example, even when a high voltage is applied to the drain region 16 in order to turn off the lateral JFET 10, the leakage current can be suppressed with a short channel length. As a result, the channel resistance can be reduced, and thus the on-resistance can be reduced. Further, since the impurity concentration of the buffer layer 11 other than the uppermost portion is not increased, the vertical breakdown voltage of the buffer layer 11 is not lowered.
  • the barrier region 13 described above is not formed in the region below the drain region 16. Therefore, the extension of the depletion layer 19 is not limited due to the presence of the barrier region 13 in the region below the drain region 16. Therefore, it is possible to prevent the occurrence of the problem that the breakdown voltage is lowered due to insufficient extension of the depletion layer, which occurs when the barrier region 13 exists in the region below the drain region 16.
  • the barrier region 13 is disposed so as to overlap the gate region 17 in a plan view and to extend outside the outer peripheral end of the gate region 17.
  • the distance T2 between the outer peripheral edge of the barrier region 13 and the outer peripheral edge of the gate region 17 in the direction along the surface of the barrier region 13 on the channel layer 12 side is the channel layer in the region located under the gate region 17.
  • the thickness be 12 or more (that is, the distance between the bottom of the gate region 17 and the upper surface of the barrier region 13).
  • the thickness of the channel layer 12 is the thickness of the channel layer 12 in the direction along the stacking direction of the buffer layer 11 and the channel layer 12, and from a different viewpoint, from the bottom wall on the buffer layer side of the gate region 17. This corresponds to the distance to the surface of the barrier region 13 located under the gate region 17.
  • the barrier region 13 is formed in a state of sufficiently spreading in the region under the gate region 17, the leakage current to the drain region 16 is controlled by restricting the expansion of the depletion layer 19 under the gate region 17. Can be more reliably prevented.
  • the thickness d of the barrier region 13 be in a thickness range that does not cause a tunnel effect, that is, thicker than a thickness that causes a carrier tunnel effect with the channel layer 12.
  • the thickness d of the barrier region 13 is thin enough to cause the tunnel effect, the depletion layer in the buffer layer 11 is hardly affected, and the effect of suppressing the expansion of the depletion layer 19 by the barrier region 13 cannot be expected. That is, for example, when the thickness d of the barrier region 13 is smaller than 0.01 ⁇ m, a tunnel effect is generated, and the expansion of the depletion layer 19 is not suppressed.
  • the thickness d of the barrier region 13 is larger than 0.2 ⁇ m, the expansion of the depletion layer can be suppressed, but the breakdown voltage deteriorates. Therefore, it is desirable that the thickness d of the barrier region 13 is between 0.01 ⁇ m and 0.1 ⁇ m so that there is no tunnel effect and the breakdown voltage does not deteriorate.
  • the concentration of the p-type impurity which is the first conductivity type impurity in the barrier region 13
  • the electric field is concentrated at the junction (pn junction) between the barrier region 13 and the channel layer 12.
  • the impurity concentration value of the barrier region 13 is equal to or less than that of the channel layer 12, the depletion layer extends to the buffer layer 11, and the electric field strength of the pn junction is suppressed.
  • the impurity concentration value of the barrier region 13 is higher than that of the channel layer 12, the depletion layer remains in the barrier region 13 and does not expand to the buffer layer 11. For this reason, electric field concentration occurs in the pn junction.
  • the concentration of the p-type impurity which is the first conductivity type impurity in the barrier region 13 is equal to or less than the n-type impurity concentration of the channel layer 12.
  • the SiC substrate 1 as a semiconductor substrate is prepared (S10).
  • a 4H—SiC n-type substrate is prepared as the SiC substrate 1.
  • a buffer layer 11 made of a SiC layer containing p-type impurities as first conductivity type impurities located on the main surface of SiC substrate 1 is formed (S20).
  • the buffer layer 11 has a thickness of 10 ⁇ m, for example, and an epitaxial growth method can be used as a film forming method.
  • aluminum (Al) was used as the p-type impurity.
  • the concentration of the p-type impurity in the buffer layer 11 is, for example, 1.0 ⁇ 10 16 cm ⁇ 3 .
  • a barrier region 13 containing a p-type impurity having a concentration higher than the concentration of the first conductivity type (p-type) impurity in the buffer layer 11 is formed in a part of the surface layer of the buffer layer 11 (S30).
  • a resist film having a pattern is formed on the surface of the buffer layer 11 using a photolithography method, and aluminum (Al) is ion-implanted using the resist film as a mask to form a surface layer of the buffer layer 11. Inject into a part of.
  • the barrier region 13 having the p-type conductivity is formed.
  • the Al implantation depth that is, the thickness d of the barrier region 13
  • the concentration of the p-type impurity in the barrier region 13 is set to 1.0 ⁇ 10 17 cm ⁇ 3 .
  • a channel layer 12 is formed which is located on the buffer layer 11 where the barrier region 13 is formed and contains a second conductivity type (n-type) impurity having a concentration higher than the concentration of the p-type impurity in the buffer layer 11 (S40).
  • nitrogen (N) was used as the n-type impurity.
  • the thickness of the channel layer 12 can be 0.65 ⁇ m, for example.
  • the concentration of the n-type conductive impurity in the channel layer 12 can be set to 2.0 ⁇ 10 17 cm ⁇ 3 .
  • a gate region 17 containing a first conductivity type (p-type) impurity is formed in the surface layer of the channel layer 12 (S50).
  • a resist film having a pattern is formed using a photolithography method.
  • aluminum (Al) is implanted into the surface layer of the channel layer 12 by ion implantation.
  • the gate region 17 having the p-type conductivity is formed.
  • the depth of the gate region 17 can be set to 0.4 ⁇ m, for example.
  • the concentration of the p-type impurity in the gate region 17 can be set to, for example, 1.0 ⁇ 10 19 cm ⁇ 3 .
  • a source region 15 and a drain region 16 containing a second conductivity type (n-type) impurity are formed on the surface layer of the channel layer 12 so as to face each other with the gate region 17 interposed therebetween (S60).
  • phosphorus (P) is implanted into the surface layer of the channel layer 12 using an ion implantation method, whereby the source region 15 having an n-type conductivity type.
  • a drain region 16 are formed.
  • the depth of the source region 15 and the drain region 16 can be set to 0.4 ⁇ m, for example.
  • the concentration of the n-type impurity in the source region 15 and the drain region 16 can be, for example, 5.0 ⁇ 10 19 cm ⁇ 3 .
  • the barrier region 13 is formed in any one of the region to be located under the gate region 17 and the region to be located under the gate region 17 and the source region 15. Is done.
  • activation annealing is performed to activate the ions implanted into the gate region 17, the source region 15, and the drain region 16 (S70).
  • the heating temperature can be 1700 ° C., and the heating time can be 30 minutes.
  • the atmospheric pressure during annealing can be set to 100 kPa, for example.
  • the field oxide film 20 is formed (S80). Specifically, by heating SiC substrate 1 subjected to the above-described processing in an oxygen atmosphere, the surface of channel layer 12 is thermally oxidized to form field oxide film 20.
  • the heating temperature can be 1300 ° C. and the heating time can be 60 minutes.
  • the atmospheric pressure at the time of a heating can be made into atmospheric pressure, for example. As a result, a field oxide film 20 having a thickness of 0.1 ⁇ m is formed.
  • an opening 21 is formed in a predetermined region of the field oxide film 20 (S90). Specifically, a resist film having a predetermined pattern is formed on field oxide film 20 by using a photolithography method. In this resist film, an opening pattern is formed in a region where the opening 21 (see FIG. 1) is to be formed. The field oxide film 20 is partially removed by etching using this resist film as a mask. In this way, the opening 21 is formed.
  • the ohmic electrode 22 is formed inside the opening 21 (S100). Specifically, a conductor film (for example, a nickel (Ni) film) constituting the ohmic electrode 22 is formed in the opening 21 and on the upper surface of the resist film by vapor deposition. Thereafter, by removing the resist film, the Ni film portion formed on the resist film is also removed (lift-off). Then, the SiC film on which the Ni film is formed is heat-treated in an argon atmosphere, so that the Ni film is used as the ohmic electrode 22. As conditions for this heat treatment, for example, the heating temperature can be 950 ° C. and the heating time can be 2 minutes. The pressure in the argon atmosphere can be atmospheric pressure.
  • a conductor film for example, a nickel (Ni) film constituting the ohmic electrode 22 is formed in the opening 21 and on the upper surface of the resist film by vapor deposition. Thereafter, by removing the resist film, the Ni film portion formed on the resist film is also removed (lift-off).
  • the source pad 25, the drain pad 26, and the gate pad 27 are formed (S110). Specifically, a resist film having a pattern is formed on the ohmic electrode 22 by using a photolithography method. In the resist film, an opening pattern that exposes the ohmic electrode 22 described above is formed. A conductor film (for example, an aluminum film) to be the source pad 25, the drain pad 26, and the gate pad 27 is deposited inside the opening pattern of the resist film and on the upper surface of the resist film. Thereafter, a part of the conductor film located on the resist film is removed by removing the resist film (lift-off). As a result, a source pad 25, a drain pad 26, and a gate pad 27 located on the ohmic electrode 22 are obtained. In this way, the lateral JFET shown in FIG. 1 can be obtained.
  • the lateral JFET 10 shown in FIG. 2 basically has the same structure as that of the lateral JFET 10 shown in FIG. 1, but the region where the barrier region 13 is formed is different. Specifically, in the lateral JFET 10 shown in FIG. 2, the barrier region 13 is formed so as to extend from the region under the gate region 17 to the region under the source region 15. Even with such a configuration, the same effect as the lateral JFET 10 shown in FIG. 1 can be obtained. Furthermore, since the barrier region 13 extends below the source region 15, there is no path from the source region 15 to the drain region 16 through the buffer layer 11 without passing through the barrier region 13. Occurrence can be prevented more reliably.
  • the manufacturing method of the lateral JFET 10 shown in FIG. 2 is basically the same as the manufacturing method of the lateral JFET 10 shown in FIG. 1, but an ion implantation method is performed in the step (S30) of forming the barrier region 13 described above. Therefore, the resist film has a different pattern shape. Specifically, in the resist film in the step (S30) in the method of manufacturing the lateral JFET 10 shown in FIG. 1, the region where the barrier region 13 shown in FIG. 1 is to be formed (located below the gate region 17). An opening pattern is formed only in the power region. On the other hand, in the step (S30) in the method of manufacturing the lateral JFET 10 shown in FIG.
  • an opening pattern is formed as a resist film pattern so as to extend from below the gate region 17 to a region located below the source region 15.
  • the barrier region 13 shown in FIG. 2 can be formed by injecting a p-type impurity (for example, Al) using the resist film as a mask.
  • the other manufacturing steps are the same as the respective steps in the method for manufacturing the lateral JFET 10 shown in FIG. In this way, the lateral JFET 10 shown in FIG. 2 can be easily obtained.
  • FIG. 3 A second embodiment of a lateral junction field effect transistor (lateral JFET) 40 according to the present invention will be described with reference to FIG.
  • the lateral JFET 40 shown in FIG. 3 is a so-called lateral RESURF-JFET (Reduced SURface Field Effect Transistor), and the basic configuration is the same as that of the lateral JFET 10 shown in FIG. 1 is different from the lateral JFET 10 shown in FIG. 1 in that a p-type RESURF layer 41 is formed between the source region 15, the drain region 16 and the gate region 17 in the surface layer.
  • the concentration of the p-type conductive impurity in the RESURF layer 41 is higher than the conductive impurity concentration in the buffer layer 11.
  • the concentration of the p-type conductive impurity in the RESURF layer 41 is preferably higher than the conductive impurity concentration in the barrier region 13.
  • the depletion layer extends in the vertical direction from the RESURF layer 41 side, so that the electric field distribution in the region is exactly the same as that of the parallel plate capacitor. Near isoelectric field and electric field distribution. For this reason, it is possible to reduce the on-resistance while maintaining the withstand voltage as compared with the JFET in which the RESURF layer 41 is not formed.
  • the barrier region 13 is formed in the same manner as the lateral JFET 10 shown in FIG. 1, and therefore, the same effect as that of the lateral JFET 10 shown in FIG. 1 can be obtained.
  • the manufacturing method of the lateral JFET 40 shown in FIG. 3 is basically the same as the manufacturing method of the lateral JFET 10 shown in FIG. 1, but the step of forming the RESURF layer 41 is shown in FIG. This is different from the manufacturing method of the lateral JFET 10. Specifically, steps (S10) to (S30) in the method for manufacturing the lateral JFET 10 shown in FIG. 1 are performed. Thereafter, similarly to the above-described step (S40), the second conductivity type (n-type) impurity located on the buffer layer 11 where the barrier region 13 is formed and having a concentration higher than the concentration of the p-type impurity in the buffer layer 11 is removed. A channel layer 12 is formed. However, the thickness of the channel layer 12 formed here is, for example, 0.4 ⁇ m. The concentration of the n-type conductive impurity in the channel layer 12 can be 2.0 ⁇ 10 17 cm ⁇ 3 .
  • the RESURF layer 41 is formed on the channel layer 12 (S45).
  • the RESURF layer 41 includes a first conductivity type (p-type) impurity having a concentration higher than that of the p-type impurity in the buffer layer 11.
  • the thickness of the RESURF layer 41 can be set to 0.25 ⁇ m, for example, and the concentration of the p-type conductive impurity in the RESURF layer 41 can be set to 2.0 ⁇ 10 17 cm ⁇ 3 .
  • the lateral JFET 40 shown in FIG. 3 can be obtained by carrying out the steps (S50) to (S110) described above.
  • the gate region 17, the source region 15, and the drain region 16 form the RESURF layer 41. Each region is formed so as to penetrate to reach the channel layer 12.
  • the lateral JFET 40 shown in FIG. 2 basically has the same structure as the lateral JFET 40 shown in FIG. 3, but the region where the barrier region 13 is formed is different. Specifically, in the lateral JFET 10 shown in FIG. 4, the barrier region 13 is formed so as to extend from the region under the gate region 17 to the region under the source region 15 as in the lateral JFET 10 shown in FIG. Has been. Even with such a configuration, the same effects as those of the lateral JFET 10 shown in FIG. 3 can be obtained, and further, the same effects as those of the lateral JFET 10 shown in FIG. 2 can be obtained.
  • the manufacturing method of the lateral JFET 40 shown in FIG. 4 is basically the same as the manufacturing method of the lateral JFET 40 shown in FIG. 3, but in the step (S30) of forming the barrier region 13, the ion implantation method is performed. Therefore, the resist film has a different pattern shape. Specifically, in the resist film in the step (S30) in the method for manufacturing the lateral JFET 40 shown in FIG. 3, the region where the barrier region 13 shown in FIG. 3 is to be formed (located below the gate region 17). An opening pattern is formed only in the power region. On the other hand, in the step (S30) in the method of manufacturing the lateral JFET 40 shown in FIG.
  • an opening pattern is formed as a resist film pattern so as to extend from below the gate region 17 to a region located below the source region 15.
  • the barrier region 13 shown in FIG. 4 can be formed by injecting a p-type impurity (for example, Al) using the resist film as a mask.
  • Other manufacturing steps are the same as the respective steps in the method for manufacturing the lateral JFET 40 shown in FIG. In this way, the lateral JFET 10 shown in FIG. 4 can be easily obtained.
  • the lateral JFETs 10 and 40 include an SiC substrate 1 as a semiconductor substrate, a buffer layer 11, a channel layer 12, a source region 15, a drain region 16, a gate region 17, and a barrier region 13.
  • Buffer layer 11 is located on the main surface of SiC substrate 1 and includes a first conductivity type (p-type) impurity.
  • the channel layer 12 is located on the buffer layer 11 and includes a second conductivity type (n-type) impurity having a concentration higher than that of the p-type impurity in the buffer layer 11.
  • the source region 15 and the drain region 16 are formed at a distance from each other in the surface layer of the channel layer 12 and contain a second conductivity type (n-type) impurity.
  • the gate region 17 is located between the source region 15 and the drain region 16 in the surface layer of the channel layer 12 and includes a first conductivity type (p-type) impurity.
  • the barrier region 13 is one of a region located below the gate region 17 and a region extending from below the gate region 17 to below the source region 15 in the boundary region between the channel layer 12 and the buffer layer 11. And a p-type impurity having a concentration higher than that of the p-type impurity in the buffer layer 11.
  • a junction is formed between the barrier region 13 containing the p-type impurity and the surrounding region containing the n-type impurity (for example, the portion of the channel layer 12 on the drain region 16 side). .
  • the concentration of the p-type impurity on the barrier region 13 side in the pn junction is higher than the concentration of the p-type impurity in the buffer layer 11. For this reason, even when a high reverse bias voltage is applied to the junction, the extension length (depletion layer width) of the depletion layer toward the barrier region 13 is such that the buffer layer 11 and the channel layer 12 directly form a pn junction. It is smaller than when it is formed (that is, when there is no barrier region 13).
  • the barrier region 13 since the barrier region 13 is formed so as to extend from the gate region 17 or from the gate region 17 to the source region 15, the depletion layer 19 crosses the buffer layer 11 below the channel region 14, As the carrier can be attracted from the region 15, it can be suppressed to extend to the vicinity of the source region 15.
  • the impurity concentration of the barrier region 13 is set so as to restrict the expansion range of the depletion layer 19 so as not to attract carriers in the depletion layer 19 (for example, considering the correlation with the impurity concentration in other regions). While) can be determined.
  • the barrier region 13 acts as a potential barrier against carriers. Therefore, the occurrence of leakage current to the drain region 16 due to carriers injected from the source region 15 into the buffer layer 11 can be prevented.
  • the above-described barrier region 13 is not formed in the region below the drain region 16. Therefore, the extension of the depletion layer 19 is not limited due to the presence of the barrier region 13 in the region below the drain region 16. Therefore, it is possible to prevent a problem that the breakdown voltage is lowered when the barrier region 13 is present in the region below the drain region 16.
  • the barrier region 13 described above may be formed in the surface layer of the buffer layer 11 or may be formed as a thin film layer stacked on the buffer layer 11.
  • the barrier region 13 may be disposed so as to overlap the gate region 17 in a plan view and extend outward from the outer peripheral edge of the gate region 17, and on the channel layer 12 side of the barrier region 13
  • the distance T2 between the outer peripheral edge of the barrier region 13 and the outer peripheral edge of the gate region 17 in the direction along the surface is not less than the thickness T1 of the channel layer 12 in the region located under the gate region 17.
  • the thickness T1 of the channel layer 12 is the thickness of the channel layer 12 in the direction along the stacking direction of the buffer layer 11 and the channel layer 12, and speaking from a different viewpoint, the bottom wall on the buffer layer side of the gate region 17 Corresponds to the distance from the surface of the barrier region 13 located below the gate region 17.
  • the barrier region 13 is formed in a state of sufficiently spreading in the region under the gate region 17, the leakage current to the drain region 16 is controlled by restricting the expansion of the depletion layer 19 under the gate region 17. Can be more reliably prevented.
  • the lower limit of the distance T2 between the outer peripheral edge of the barrier region 13 and the outer peripheral edge of the gate region 17 is set to the thickness T1 of the channel layer 12 below the gate region 17 in order to turn off the transistor. This is because the depletion layer at 12 needs to extend from the pn junction between the channel layer 12 and the gate region 17 by at least the thickness T 1 of the channel layer 12.
  • the thickness d of the barrier region 13 is preferably larger than the thickness at which the carrier tunnel effect occurs with the channel layer 12.
  • the thickness of the barrier region 13 is the thickness of the barrier region 13 in the direction along the stacking direction of the buffer layer 11 and the channel layer 12. In this case, since the tunnel effect can be prevented from being generated, it is possible to prevent the occurrence of a problem that the effect of suppressing the leakage current is not exhibited by the tunnel effect in the barrier region 13.
  • the thickness d of the barrier region 13 in the above-described embodiment can be set to 0.1 ⁇ m, for example.
  • the thickness d of the barrier region 13 is not less than 0.01 ⁇ m and less than 0.2 ⁇ m, more preferably not less than 0.01 ⁇ m and not more than 0.1 ⁇ m, in order to prevent the tunnel effect and to prevent the breakdown voltage from deteriorating. preferable.
  • the concentration of the first conductivity type (p-type) impurity in the barrier region 13 may be equal to or less than the concentration of the second conductivity type (n-type) impurity in the channel layer 12.
  • the width of the depletion layer formed at the pn junction at the boundary between the channel layer 12 and the barrier region 13 is not reduced, and the depletion layer can extend relatively large toward the barrier region 13 side.
  • the electric field concentration caused by the depletion layer 19 not expanding is prevented, and as a result, a decrease in breakdown voltage can be suppressed.
  • the SiC substrate 1 as a semiconductor substrate is prepared (S10).
  • buffer layer 11 containing a first conductivity type (p-type) impurity located on the main surface of SiC substrate 1 is formed (S20).
  • a barrier region 13 containing a first conductivity type (p-type) impurity having a concentration higher than the concentration of the p-type impurity in the buffer layer 11 is formed (S30). ).
  • a channel layer 12 located on the buffer layer 11 and containing a second conductivity type (n-type) impurity having a concentration higher than the concentration of the p-type impurity in the buffer layer 11 is formed (S40).
  • a gate region 17 containing a p-type impurity is formed in the surface layer of the channel layer 12 (S50).
  • a source region 15 and a drain region 16 containing an n-type impurity are formed on the surface layer of the channel layer 12 so as to face each other with the gate region 17 interposed therebetween (S60).
  • the barrier region 13 is formed in any one of a region to be located under the gate region 17 and a region to be extended from under the gate region to under the source region. Is done.
  • JFETs 10 and 40 can be obtained.
  • the lateral JFET according to the present invention is particularly advantageously applied to power electronics equipment such as a power switching device.

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Abstract

　漏れ電流の発生を防止すると共に、十分な耐圧を実現することが可能な横型接合型電界効果トランジスタを提供できる。この発明に従った横型ＪＦＥＴ（１０）では、バッファ層（１１）は、ＳｉＣ基板（１）の主表面上に位置し、ｐ型不純物を含む。チャネル層（１２）は、バッファ層（１１）上に位置し、バッファ層（１１）におけるｐ型不純物の濃度より高い濃度のｎ型不純物を含む。ｎ型のソース領域（１５）およびドレイン領域（１６）は、チャネル層（１２）の表面層において互いに間隔を隔てて形成され、ｐ型のゲート領域（１７）は、チャネル層（１２）の表面層においてソース領域（１５）およびドレイン領域（１６）の間に位置する。バリア領域（１３）は、チャネル層（１２）とバッファ層（１１）との境界領域において、ゲート領域（１７）の下に位置する領域に配置され、バッファ層（１１）におけるｐ型不純物の濃度より高い濃度のｐ型不純物を含む。

Description

横型接合型電界効果トランジスタ
　この発明は、横型接合型電界効果トランジスタに関し、より特定的には、漏れ電流の発生を防止すると共に高い耐圧を得ることが可能な横型接合型電界効果トランジスタに関する。
　従来、半導体素子の１つとして横型接合型電界効果トランジスタ（横型ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が知られている。横型ＪＦＥＴとは、キャリアが通過するチャネル領域の近傍に設けられたｐｎ接合に、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行なう接合型電界効果トランジスタのうち、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。たとえば、特開２００４－２２１１６８号公報（以下、特許文献１と呼ぶ）では、半導体基板と、当該半導体基板上に形成された第１導電型のバッファ層と、バッファ層上に形成された第２導電型のチャネル層と、チャネル層の表面層に形成された第２導電型のソース領域、ドレイン領域および第１導電型のゲート領域とを備え、バッファ層のチャネル層側表面に、バッファ層より第１導電型の不純物濃度の高いバリア領域が形成された横型ＪＦＥＴが開示されている。このような横型ＪＦＥＴでは、ドレイン領域とバリア領域との間に接合部（ｐｎ接合）が形成される。そして、当該接合部に高い逆バイアス電圧が印加されたときには、バリア領域側への空乏層の張り出し長さ（空乏層幅）は、バッファ層とドレイン領域とが直接接合部を形成した場合のバッファ層側への空乏層の張り出し長さ（空乏層幅）より小さくなる。このため、上述した横型ＪＦＥＴでは、空乏層がチャネル領域の下側の部分のバッファ層を横切り、ソース領域からキャリアを引き寄せることができるほどソース領域近くにまで当該空乏層が延びることが防止される。つまり、バリア領域でのチャネル領域に沿った空乏層の延びが抑制されるので、ソース領域からバッファ層にキャリアが注入され、ドレインへの漏れ電流を防止できるとしている。
特開２００４－２２１１６８号公報
　しかし、上述した従来の横型ＪＦＥＴでは、ドレイン領域の下方にバリア領域が形成されていることから、ドレイン領域からの空乏層の延びが当該バリア領域で制限されることになり、当該バリア領域が存在しない場合に比べて耐圧が低下するという問題があった。
　この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、漏れ電流の発生を防止すると共に、十分な耐圧を実現することが可能な横型接合型電界効果トランジスタを提供することである。
　この発明に従った横型接合型電界効果トランジスタ(横型ＪＦＥＴ）は、半導体基板と、バッファ層と、チャネル層と、ソース領域、ドレイン領域、ゲート領域およびバリア領域を備える。バッファ層は、半導体基板の主表面上に位置し、第１導電型不純物を含む。チャネル層は、バッファ層上に位置し、バッファ層における第１導電型不純物の濃度より高い濃度の第２導電型不純物を含む。ソース領域およびドレイン領域は、チャネル層の表面層において互いに間隔を隔てて形成され、第２導電型不純物を含む。ゲート領域は、チャネル層の表面層においてソース領域およびドレイン領域の間に位置し、第１導電型不純物を含む。バリア領域は、チャネル層とバッファ層との境界領域において、ゲート領域の下に位置する領域、および当該ゲート領域の下からソース領域の下まで延在する領域のいずれか一方に配置され、バッファ層における第１導電型不純物の濃度より高い濃度の第１導電型不純物を含む。
　このようにすれば、第１導電型不純物を含むバリア領域と周囲の第２導電型不純物を含む領域（たとえばチャネル層のドレイン領域側の部分）との間で接合部（ｐｎ接合）が形成される。そして、このｐｎ接合におけるバリア領域の第１導電型不純物の濃度は、バッファ層における第１導電型不純物の濃度より高くなっている。このため、当該接合部に高い逆バイアス電圧が印加された場合でも、バリア領域側への空乏層の張り出し長さ（空乏層幅）は、バッファ層とチャネル層とが直接ｐｎ接合を形成した場合より小さくなる。また、バリア領域はゲート領域下またはゲート領域およびソース領域下に形成されているので、空乏層がチャネル領域の下側のバッファ層を横切り、ソース領域からキャリアを引き寄せることができるほど、当該ソース領域の近くにまで延びることを抑制できる。また、空乏層においてキャリアの引き寄せが生じることのないように空乏層の拡大範囲を規制するように、バリア領域の不純物濃度を（たとえば他の領域における不純物濃度との相関関係を考慮しながら）決定することができる。このように、バリア領域でのチャネル領域の底部に沿った空乏層の延びが抑制されるので、バリア領域はキャリアに対してポテンシャル障壁として作用する。したがって、ソース領域からバッファ層にキャリアが注入されることに起因する、ドレイン領域への漏れ電流の発生を防止することができる。
　また、上述したバリア領域はドレイン領域の下の領域には形成されていない。そのため、ドレイン領域の下の領域において、当該バリア領域が存在することに起因して空乏層の延びが制限されることはない。このため、当該ドレイン領域の下の領域にバリア領域が存在する場合に起きる耐圧の低下という問題の発生を防止できる。なお、上述したバリア領域は、バッファ層の表面層中に形成されてもよいし、バッファ層上に積層する薄膜層として形成されてもよい。
　本発明によれば、漏れ電流の発生を防止すると共に、十分な耐圧を実現することが可能な横型接合型電界効果トランジスタが得られる。
本発明に従った横型接合型電界効果トランジスタの実施の形態１を示す断面模式図である。 図１に示した横型接合型電界効果トランジスタの変形例を示す断面模式図である。 本発明に従った横型接合型電界効果トランジスタの実施の形態２を示す断面模式図である。 図３に示した横型接合型電界効果トランジスタの変形例を示す断面模式図である。
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　（実施の形態１）
　図１を参照して、本発明に従った横型接合型電界効果トランジスタ(横型ＪＦＥＴ）１０の実施の形態１を説明する。図１に示した横型ＪＦＥＴ１０では、ＳｉＣ基板１の上にｐ-型のバッファ層１１が形成されている。このバッファ層１１の上部表面層（ＳｉＣ基板１側の表面とは反対側の表面層)において、導電型がｐ型であって厚みｄを有するバリア領域１３が形成されている。バリア領域１３は、後述するゲート領域１７下に位置する領域に配置されている。バリア領域１３のｐ型不純物濃度は、バッファ層１１のｐ型不純物濃度よりも高い。バリア領域１３の上に、チャネル領域１４を含み、導電型がｎ型のチャネル層１２が形成されている。また、チャネル領域１４の上に、ｐ+型の（つまり、導電型がｐ型であり、ｐ型不純物濃度がバッファ層１１やバリア領域１３におけるｐ型不純物濃度より高い）ゲート領域１７が配置されている。ゲート領域１７を間に挟むように、ｎ+型領域である（つまり導電型がｎ型であり、ｎ型不純物濃度がチャネル層１２におけるｎ型不純物濃度より高い）ソース領域１５と、ｎ+型のドレイン領域１６とが配置されている。
　チャネル層１２の上部表面上には、複数の開口部２１を有するフィールド酸化膜２０が形成されている。複数の開口部２１は、それぞれゲート領域１７、ソース領域１５、およびドレイン領域１６の上に位置するように形成されている。ゲート領域１７上に位置する開口部２１の内部にはオーミック電極２２が形成されている。また、ソース領域１５およびドレイン領域１６のそれぞれの上に位置する開口部２１の内部にもオーミック電極２２が形成されている。ゲート領域１７上において、オーミック電極２２上には金属などの導電体からなるゲートパッド２７が形成されている。また、ソース領域１５上において、オーミック電極２２上には導電体からなるソースパッド２５が形成されている。また、ドレイン領域１６上において、オーミック電極２２上には導電体からなるドレインパッド２６が形成されている。ゲート領域１７上のオーミック電極２２とゲートパッド２７とからゲート電極３７が構成される。ソース領域１５上のオーミック電極２２とソースパッド２５とからソース電極３５が構成される。ドレイン領域１６上のオーミック電極２２とドレインパッド２６とからドレイン電極３６が構成される。
　ここで、ドレイン領域１６近傍のチャネル層１２とｐｎ接合を形成するバリア領域１３の不純物濃度は、バッファ層１１の不純物濃度より高い。このため、空乏層１９のバリア領域１３への延び出し幅は、従来のバッファ層１１への延び出し幅より小さくなる。たとえば、バリア領域１３の不純物濃度をバッファ層１１の不純物濃度のα倍とすると、バリア領域１３内におけるチャネル領域に沿った（ソース領域に向って延びる）空乏層１９の長さを、バッファ層内における空乏層の長さの１／（α1/2）倍とすることができる。このため、キャリアが、ソース領域１５から上記空乏層１９の先端部を経てドレイン領域１６に引き寄せられることが抑制される。つまり、ドレイン領域１６に高電圧を印加したとき、バリア領域１３でのチャネル領域１４に沿った空乏層１９の延びが抑制されるため、上記バリア領域１３はキャリアに対してポテンシャル障壁になる。したがって、たとえば、当該横型ＪＦＥＴ１０をオフ状態とするためにドレイン領域１６に高電圧を印加した場合でも、短いチャネル長とした上で漏れ電流を抑制することができる。この結果、チャネル抵抗を低減し、したがってオン抵抗を低減することができる。また、最上部以外のバッファ層１１の不純物濃度を高くしないため、バッファ層１１の縦方向の耐圧を低下させることがない。
　さらに、上述したバリア領域１３はドレイン領域１６の下の領域には形成されていない。そのため、ドレイン領域１６の下の領域において、当該バリア領域１３が存在することに起因して空乏層１９の延びが制限されることはない。そのため、当該ドレイン領域１６の下の領域にバリア領域１３が存在する場合に起きる、空乏層の延びが不十分となることによる耐圧の低下という問題の発生を防止できる。
　上記横型ＪＦＥＴ１０において、バリア領域１３は、ゲート領域１７と平面的に重なるとともにゲート領域１７の外周端より外側に延在するように配置されている。バリア領域１３のチャネル層１２側における表面に沿った方向での、バリア領域１３の外周端とゲート領域１７の外周端との間の距離Ｔ２は、ゲート領域１７の下に位置する領域におけるチャネル層１２の厚みＴ１以上（すなわち、ゲート領域１７の底部とバリア領域１３の上部表面との間の距離以上）となっていることが好ましい。ここで、チャネル層１２の厚みとは、バッファ層１１とチャネル層１２との積層方向に沿った方向におけるチャネル層１２の厚みであり、異なる観点から言えばゲート領域１７のバッファ層側底壁から、当該ゲート領域１７下に位置するバリア領域１３の表面までの距離に該当する。
　この場合、バリア領域１３がゲート領域１７下の領域に十分広がった状態で形成されているので、ゲート領域１７下側での空乏層１９の拡大を規制することにより、ドレイン領域１６への漏れ電流の発生をより確実に防止することができる。
　バリア領域１３の厚みｄは、トンネル効果を生じない厚み範囲とする、すなわちチャネル層１２との間でキャリアのトンネル効果が生じる厚みより厚くすることが望ましい。トンネル効果を生じるほどバリア領域１３の厚みｄが薄い場合、バッファ層１１内の空乏層はほとんど影響されず、バリア領域１３による空乏層１９の拡大抑制という効果は期待できない。すなわち、たとえばバリア領域１３の厚みｄが０．０１μｍより小さいとトンネル効果を生じ、空乏層１９の拡大は抑制されない。しかし、たとえば、バリア領域１３の厚みｄを０．２μｍよりも大きくすると、空乏層の拡大を抑制することができるが、耐圧が劣化する。したがって、バリア領域１３の厚みｄは、トンネル効果がなく、かつ耐圧が劣化しない、０．０１μｍと０．１μｍとの間とするのが望ましい。
　また、バリア領域１３の第１導電型不純物であるｐ型不純物の濃度を、チャネル層１２のｎ型不純物濃度より高くすると、バリア領域１３とチャネル層１２との接合部（ｐｎ接合）に電界集中を生じる。ここで、バリア領域１３の不純物濃度値がチャネル層１２と同程度以下の場合、空乏層がバッファ層１１にいたるまで広がり、ｐｎ接合の電界強度は抑制される。一方、バリア領域１３の不純物濃度値がチャネル層１２より高い場合、空乏層はバリア領域１３内に止まり、バッファ層１１にまで拡大しない。このため、ｐｎ接合に電界集中が生じる。このような電界集中は耐圧性能の劣化をもたらすので、バリア領域１３の第１導電型不純物であるｐ型不純物の濃度は、チャネル層１２のｎ型不純物濃度の同程度以下とすることが望ましい。
　次に、図１に示した横型ＪＦＥＴ１０の製造方法を説明する。この発明に従った横型ＪＦＥＴ１０の製造方法では、以下の工程を実施する。まず、半導体基板としてのＳｉＣ基板１を準備する（Ｓ１０）。たとえば、ＳｉＣ基板１として４Ｈ－ＳｉＣのｎ型基板を準備する。次に、ＳｉＣ基板１の主表面上に位置する第１導電型不純物としてのｐ型不純物を含むＳｉＣ層からなるバッファ層１１を形成する（Ｓ２０）。バッファ層１１の厚みはたとえば１０μｍとし、成膜方法としてはエピタキシャル成長法を用いることができる。ここで、ｐ型不純物としてはアルミニウム（Ａｌ）を用いた。バッファ層１１におけるｐ型不純物の濃度はたとえば１．０×１０16ｃｍ-3とする。
　次に、バッファ層１１の表面層の一部において、バッファ層１１における第１導電型（ｐ型）不純物の濃度より高い濃度のｐ型不純物を含むバリア領域１３を形成する（Ｓ３０）。具体的には、バッファ層１１の表面上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成し、当該レジスト膜をマスクとして用いてアルミニウム（Ａｌ）をイオン注入法によりバッファ層１１の表面層の一部に注入する。このようにして、導電型がｐ型のバリア領域１３を形成する。Ａｌの注入深さ（つまりバリア領域１３の厚みｄ）をたとえば０．１μｍとし、当該バリア領域１３におけるｐ型不純物の濃度を１．０×１０17ｃｍ-3とする。
　次に、バリア領域１３が形成されたバッファ層１１上に位置し、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第２導電型（ｎ型）不純物を含むチャネル層１２を形成する（Ｓ４０）。ここで、ｎ型不純物として窒素（Ｎ）を用いた。チャネル層１２の厚みはたとえば０．６５μｍとすることができる。また、チャネル層１２におけるｎ型の導電性不純物の濃度は２．０×１０17ｃｍ-3とすることができる。チャネル層１２の表面層において、第１導電型（ｐ型）不純物を含むゲート領域１７を形成する（Ｓ５０）。具体的には、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いることによりチャネル層１２の表面層にイオン注入法を用いてアルミニウム（Ａｌ）を注入する。このようにして、導電型がｐ型のゲート領域１７を形成する。ゲート領域１７の深さはたとえば０．４μｍとすることができる。また、ゲート領域１７におけるｐ型不純物の濃度はたとえば１．０×１０19ｃｍ-3とすることができる。
　次に、チャネル層１２の表面層において、ゲート領域１７を挟んで対向するように、第２導電型（ｎ型）不純物を含むソース領域１５およびドレイン領域１６を形成する（Ｓ６０）。具体的には、上述したゲート領域１７を形成する工程と同様に、チャネル層１２の表面層にイオン注入法を用いてリン（Ｐ）を注入することにより、導電型がｎ型のソース領域１５およびドレイン領域１６を形成する。ソース領域１５およびドレイン領域１６の深さはたとえば０．４μｍとすることができる。ソース領域１５およびドレイン領域１６におけるｎ型不純物の濃度はたとえば５．０×１０19ｃｍ-3とすることができる。上記バリア領域１３を形成する工程（Ｓ３０）では、ゲート領域１７の下に位置するべき領域、およびゲート領域１７およびソース領域１５の下に位置するべき領域のいずれか一方において、バリア領域１３が形成される。
　次に、上述したゲート領域１７、ソース領域１５およびドレイン領域１６に注入したイオンを活性化するための活性化アニールを行なう（Ｓ７０）。活性化アニール工程の条件としては、たとえば雰囲気としてアルゴンガスを用い、加熱温度を１７００℃、加熱時間を３０分とすることができる。なお、アニール時の雰囲気圧力はたとえば１００ｋＰａとすることができる。次に、フィールド酸化膜２０を形成する（Ｓ８０）。具体的には、上述した処理を行なったＳｉＣ基板１を酸素雰囲気中で加熱することにより、チャネル層１２の表面を熱酸化してフィールド酸化膜２０を形成する。加熱条件としては、たとえば加熱温度を１３００℃、加熱時間を６０分とすることができる。なお、加熱時の雰囲気圧力はたとえば大気圧とすることができる。この結果、厚みが０．１μｍのフィールド酸化膜２０が形成される。
　次に、フィールド酸化膜２０の所定領域に開口部２１を形成する（Ｓ９０）。具体的には、フィールド酸化膜２０上にフォトリソグラフィ法を用いて所定のパターンを有するレジスト膜を形成する。このレジスト膜には、開口部２１（図１参照）が形成されるべき領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、エッチングを行なうことによりフィールド酸化膜２０を部分的に除去する。このようにして開口部２１を形成する。
　次に、開口部２１の内部にオーミック電極２２を形成する（Ｓ１００）。具体的には、開口部２１の内部およびレジスト膜の上部表面上にオーミック電極２２を構成する導電体膜（たとえばニッケル（Ｎｉ）膜）を蒸着法を用いて形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に形成されたＮｉ膜の部分も除去する（リフトオフ）。そして、Ｎｉ膜が形成されたＳｉＣ基板をアルゴン雰囲気中で熱処理することにより、Ｎｉ膜をオーミック電極２２とする。この熱処理の条件としては、たとえば加熱温度を９５０℃とし、加熱時間を２分とすることができる。また、アルゴン雰囲気の圧力は大気圧とすることができる。
　次に、ソースパッド２５、ドレインパッド２６、ゲートパッド２７を形成する（Ｓ１１０）。具体的には、オーミック電極２２上に、フォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜では、上述したオーミック電極２２を露出させる開口パターンが形成されている。当該レジスト膜の開口パターン内部およびレジスト膜の上部表面上にソースパッド２５、ドレインパッド２６およびゲートパッド２７となるべき導電体膜（たとえばアルミニウム膜）を蒸着する。その後、レジスト膜を除去することによりレジスト膜上に位置する導電体膜の一部を除去する（リフトオフ）。この結果、オーミック電極２２上に位置するソースパッド２５、ドレインパッド２６、ゲートパッド２７を得る。このようにして、図１に示す横型ＪＦＥＴを得ることができる。
　次に、図２を参照して、図１に示した横型ＪＦＥＴ１０の変形例を説明する。図２に示した横型ＪＦＥＴ１０は、基本的には図１に示した横型ＪＦＥＴ１０と同様の構造を備えるが、バリア領域１３の形成されている領域が異なっている。具体的には、図２に示した横型ＪＦＥＴ１０では、ゲート領域１７下の領域からソース領域１５下の領域にまで延在するようにバリア領域１３が形成されている。このような構成であっても、図１に示した横型ＪＦＥＴ１０と同様の効果を得ることができる。さらに、バリア領域１３がソース領域１５下にまで延在しているので、バリア領域１３を通過することなくソース領域１５からバッファ層１１を経てドレイン領域１６に至る経路が存在しないため、漏れ電流の発生をより確実に防止することができる。
　図２に示した横型ＪＦＥＴ１０の製造方法は、基本的に図１に示した横型ＪＦＥＴ１０の製造方法と同様であるが、上述したバリア領域１３を形成する工程（Ｓ３０）において、イオン注入法を行なうためのレジスト膜のパターン形状が異なる。具体的には、図１に示した横型ＪＦＥＴ１０の製造方法における上記工程（Ｓ３０）でのレジスト膜では、図１に示したバリア領域１３が形成されるべき領域（ゲート領域１７の下に位置するべき領域のみ）に開口パターンが形成される。一方、図２に示した横型ＪＦＥＴ１０の製造方法における上記工程（Ｓ３０）では、レジスト膜のパターンとしてゲート領域１７の下からソース領域１５の下に位置する領域にまで延びるように開口パターンが形成される。この結果、当該レジスト膜をマスクとして用いて導電型がｐ型の不純物（たとえばＡｌ）を注入することにより、図２に示したバリア領域１３を形成することができる。なお、他の製造工程は図１に示した横型ＪＦＥＴ１０の製造方法における各工程と同様である。このようにすれば、図２に示した横型ＪＦＥＴ１０を容易に得ることができる。
　（実施の形態２）
　図３を参照して、本発明に従った横型接合型電界効果トランジスタ(横型ＪＦＥＴ）４０の実施の形態２を説明する。図３に示した横型ＪＦＥＴ４０は、いわゆる横型のＲＥＳＵＲＦ‐ＪＦＥＴ（ＲＥｄｕｃｅｄ　ＳＵＲｆａｃｅ　Ｆｉｅｌｄ　Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であって、基本的な構成は図１に示した横型ＪＦＥＴ１０と同様であるが、チャネル層１２の表面層においてソース領域１５、ドレイン領域１６およびゲート領域１７の間に導電型がｐ型のＲＥＳＵＲＦ層４１が形成されている点が図１に示した横型ＪＦＥＴ１０と異なっている。ＲＥＳＵＲＦ層４１のｐ型導電性不純物の濃度は、バッファ層１１における導電性不純物濃度より高くなっている。また、ＲＥＳＵＲＦ層４１のｐ型導電性不純物の濃度は、バリア領域１３における導電性不純物濃度より高くなっていることが好ましい。このようにすれば、ゲート領域１７とドレイン領域１６との間の領域において、空乏層がＲＥＳＵＲＦ層４１側から上下方向に伸展するので、当該領域での電界分布が、ちょうど平行平板型のコンデンサに近い等電界と電界分布となる。このため、ＲＥＳＵＲＦ層４１を形成しないＪＦＥＴに比べて耐圧を保持したままオン抵抗を低減することが可能になる。そして、当該ＲＥＳＵＲＦ層４１を備える横型ＪＦＥＴ４０においても、図１に示した横型ＪＦＥＴ１０と同様にバリア領域１３が形成されているので、図１に示した横型ＪＦＥＴ１０と同様の効果を得ることができる。
　次に、図３に示した横型ＪＦＥＴ４０の製造方法を説明する。図３に示した横型ＪＦＥＴ４０の製造方法は、基本的には図１に示した横型ＪＦＥＴ１０の製造方法と同様であるが、ＲＥＳＵＲＦ層４１を形成する工程が追加される点が図１に示した横型ＪＦＥＴ１０の製造方法と異なっている。具体的には、図１に示した横型ＪＦＥＴ１０の製造方法における工程（Ｓ１０）～工程（Ｓ３０）までを実施する。その後、上述した工程（Ｓ４０）と同様に、バリア領域１３が形成されたバッファ層１１上に位置し、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第２導電型（ｎ型）不純物を含むチャネル層１２を形成する。ただし、ここで形成するチャネル層１２の厚みはたとえば０．４μｍとする。チャネル層１２におけるｎ型の導電性不純物の濃度は２．０×１０17ｃｍ-3とすることができる。
　その後、チャネル層１２上にＲＥＳＵＲＦ層４１を形成する（Ｓ４５）。ＲＥＳＵＲＦ層４１は、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第１導電型（ｐ型）不純物を含む。ＲＥＳＵＲＦ層４１の厚みはたとえば０．２５μｍとすることができ、また、ＲＥＳＵＲＦ層４１におけるｐ型の導電性不純物の濃度は２．０×１０17ｃｍ-3とすることができる。
　その後、図１に示した横型ＪＦＥＴ１０の製造方法と同様に、上述した工程（Ｓ５０）～（Ｓ１１０）を実施することにより、図３に示した横型ＪＦＥＴ４０を得ることができる。なお、図３に示した横型ＪＦＥＴ４０の製造工程においては、上記工程（Ｓ５０）および工程（Ｓ６０）に対応する工程を実施するとき、ゲート領域１７、ソース領域１５およびドレイン領域１６がＲＥＳＵＲＦ層４１を貫通してチャネル層１２にまで到達するように、各領域を形成する。
　次に、図４を参照して、図３に示した横型ＪＦＥＴ４０の変形例を説明する。図２に示した横型ＪＦＥＴ４０は、基本的には図３に示した横型ＪＦＥＴ４０と同様の構造を備えるが、バリア領域１３の形成されている領域が異なっている。具体的には、図４に示した横型ＪＦＥＴ１０では、図２に示した横型ＪＦＥＴ１０と同様に、ゲート領域１７下の領域からソース領域１５下の領域にまで延在するようにバリア領域１３が形成されている。このような構成であっても、図３に示した横型ＪＦＥＴ１０と同様の効果を得ることができ、さらに図２に示した横型ＪＦＥＴ１０と同様の効果を得ることができる。
　図４に示した横型ＪＦＥＴ４０の製造方法は、基本的に図３に示した横型ＪＦＥＴ４０の製造方法と同様であるが、上述したバリア領域１３を形成する工程（Ｓ３０）において、イオン注入法を行なうためのレジスト膜のパターン形状が異なる。具体的には、図３に示した横型ＪＦＥＴ４０の製造方法における上記工程（Ｓ３０）でのレジスト膜では、図３に示したバリア領域１３が形成されるべき領域（ゲート領域１７の下に位置するべき領域のみ）に開口パターンが形成される。一方、図４に示した横型ＪＦＥＴ４０の製造方法における上記工程（Ｓ３０）では、レジスト膜のパターンとしてゲート領域１７の下からソース領域１５の下に位置する領域にまで延びるように開口パターンが形成される。この結果、当該レジスト膜をマスクとして用いて導電型がｐ型の不純物（たとえばＡｌ）を注入することにより、図４に示したバリア領域１３を形成することができる。なお、他の製造工程は図３に示した横型ＪＦＥＴ４０の製造方法における各工程と同様である。このようにすれば、図４に示した横型ＪＦＥＴ１０を容易に得ることができる。
　ここで、上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を列挙する。
　この発明に従った横型ＪＦＥＴ１０、４０は、半導体基板としてのＳｉＣ基板１と、バッファ層１１と、チャネル層１２と、ソース領域１５、ドレイン領域１６、ゲート領域１７およびバリア領域１３を備える。バッファ層１１は、ＳｉＣ基板１の主表面上に位置し、第１導電型（ｐ型）不純物を含む。チャネル層１２は、バッファ層１１上に位置し、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第２導電型（ｎ型）不純物を含む。ソース領域１５およびドレイン領域１６は、チャネル層１２の表面層において互いに間隔を隔てて形成され、第２導電型（ｎ型）不純物を含む。ゲート領域１７は、チャネル層１２の表面層においてソース領域１５およびドレイン領域１６の間に位置し、第１導電型（ｐ型）不純物を含む。バリア領域１３は、チャネル層１２とバッファ層１１との境界領域において、ゲート領域１７の下に位置する領域、および当該ゲート領域１７の下からソース領域１５の下まで延在する領域のいずれか一方に配置され、バッファ層１１におけるｐ型不純物の濃度より高い濃度のｐ型不純物を含む。
　このようにすれば、ｐ型不純物を含むバリア領域１３と周囲のｎ型不純物を含む領域（たとえばチャネル層１２のドレイン領域１６側の部分）との間で接合部（ｐｎ接合）が形成される。そして、このｐｎ接合におけるバリア領域１３側のｐ型不純物の濃度は、バッファ層１１におけるｐ型不純物の濃度より高くなっている。このため、当該接合部に高い逆バイアス電圧が印加された場合でも、バリア領域１３側への空乏層の張り出し長さ（空乏層幅）は、バッファ層１１とチャネル層１２とが直接ｐｎ接合を形成した場合（つまりバリア領域１３がない場合）より小さくなる。また、バリア領域１３はゲート領域１７下またはゲート領域１７下からソース領域１５下まで延在するように形成されているので、空乏層１９がチャネル領域１４の下側のバッファ層１１を横切り、ソース領域１５からキャリアを引き寄せることができるほど、当該ソース領域１５の近くにまで延びることを抑制できる。また、空乏層１９においてキャリアの引き寄せが生じることのないように空乏層１９の拡大範囲を規制するように、バリア領域１３の不純物濃度を（たとえば他の領域における不純物濃度との相関関係を考慮しながら）決定することができる。このように、バリア領域１３でのチャネル領域１４の底部に沿った空乏層１９の延びが抑制されるので、バリア領域１３はキャリアに対してポテンシャル障壁として作用する。したがって、ソース領域１５からバッファ層１１にキャリアが注入されることに起因する、ドレイン領域１６への漏れ電流の発生を防止することができる。
　また、上述したバリア領域１３はドレイン領域１６の下の領域には形成されていない。そのため、ドレイン領域１６の下の領域において、当該バリア領域１３が存在することに起因して空乏層１９の延びが制限されることはない。したがって、当該ドレイン領域１６の下の領域にバリア領域１３が存在する場合に起きる耐圧の低下という問題の発生を防止できる。なお、上述したバリア領域１３は、バッファ層１１の表面層中に形成されてもよいし、バッファ層１１上に積層する薄膜層として形成されてもよい。
　上記横型ＪＦＥＴ１０、４０において、バリア領域１３は、ゲート領域１７と平面的に重なるとともにゲート領域１７の外周端より外側に延在するように配置されてもよく、バリア領域１３のチャネル層１２側における表面に沿った方向での、バリア領域１３の外周端とゲート領域１７の外周端との間の距離Ｔ２は、ゲート領域１７の下に位置する領域におけるチャネル層１２の厚みＴ１以上であってもよい。ここで、チャネル層１２の厚みＴ１とは、バッファ層１１とチャネル層１２との積層方向に沿った方向におけるチャネル層１２の厚みであり、異なる観点から言えばゲート領域１７のバッファ層側底壁から、当該ゲート領域１７下に位置するバリア領域１３の表面までの距離に該当する。
　この場合、バリア領域１３がゲート領域１７下の領域に十分広がった状態で形成されているので、ゲート領域１７下側での空乏層１９の拡大を規制することにより、ドレイン領域１６への漏れ電流の発生をより確実に防止することができる。なお、バリア領域１３の外周端とゲート領域１７の外周端との間の距離Ｔ２の下限をゲート領域１７下のチャネル層１２の厚みＴ１としたのは、トランジスタをオフさせるためには、チャネル層１２での空乏層はチャネル層１２とゲート領域１７とのｐｎ接合から少なくともチャネル層１２の厚みＴ１以上広がる必要がある、という理由による。
　上記横型ＪＦＥＴ１０、４０において、バリア領域１３の厚みｄは、チャネル層１２との間でキャリアのトンネル効果が生じる厚みより厚くすることが好ましい。ここで、バリア領域１３の厚みとは、バッファ層１１とチャネル層１２との積層方向に沿った方向におけるバリア領域１３の厚みである。この場合、トンネル効果の発現を防止できるので、バリア領域１３においてトンネル効果により漏れ電流の抑制効果が発揮されないといった問題の発生を防止することができる。
　つまり、トンネル効果が生じるほどバリア領域１３の厚みが薄い場合、バッファ層１１内部の空乏層はほとんど影響されず、バリア領域１３による空乏層の拡大抑制という効果はほとんど期待できない。つまり、バリア領域１３の厚みが薄くトンネル効果が生じる場合には、空乏層１９の拡大はバリア領域１３の存在によりほとんど抑制されない。また、バリア領域１３の厚みが厚いと、耐圧が劣化してしまう。なお、上述した実施の形態におけるバリア領域１３の厚みｄは、たとえば０．１μｍとすることができる。そして、このバリア領域１３の厚みｄは、トンネル効果が無く、かつ耐圧が劣化しないようにするため、０．０１μｍ以上０．２μｍ未満、より好ましくは０．０１μｍ以上０．１μｍ以下とすることが好ましい。
　上記横型ＪＦＥＴ１０、４０において、バリア領域１３における第１導電型（ｐ型）不純物の濃度は、チャネル層１２における第２導電型（ｎ型）不純物の濃度以下であってもよい。この場合、チャネル層１２とバリア領域１３との境界部におけるｐｎ接合にて形成される空乏層の幅を狭くせず、バリア領域１３側に比較的大きく空乏層が延びるようにすることができる。この結果、空乏層１９が広がらないことに起因する電界集中が防止されるので、結果的に耐圧の低下を抑制できる。
　この発明に従った横型ＪＦＥＴ１０、４０の製造方法では、以下の工程を実施する。まず、半導体基板としてのＳｉＣ基板１を準備する（Ｓ１０）。次に、ＳｉＣ基板１の主表面上に位置する第１導電型（ｐ型）不純物を含むバッファ層１１を形成する（Ｓ２０）。バッファ層１１の表面層の一部またはバッファ層１１の表面上において、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第１導電型（ｐ型）不純物を含むバリア領域１３を形成する（Ｓ３０）。バッファ層１１上に位置し、バッファ層１１におけるｐ型不純物の濃度より高い濃度の第２導電型（ｎ型）不純物を含むチャネル層１２を形成する（Ｓ４０）。チャネル層１２の表面層において、ｐ型不純物を含むゲート領域１７を形成する（Ｓ５０）。チャネル層１２の表面層において、ゲート領域１７を挟んで対向するように、ｎ型不純物を含むソース領域１５およびドレイン領域１６を形成する（Ｓ６０）。バリア領域１３を形成する工程（Ｓ３０）では、ゲート領域１７の下に位置するべき領域、およびゲート領域の下からソース領域の下まで延在するべき領域のいずれか一方において、バリア領域１３が形成される。このようにすれば、プラスの高電圧をドレイン領域１６に印加しても、ソース領域１５からキャリアを引き寄せるほど空乏層１９がバッファ層１１中に延びることを抑制できるとともに、十分な耐圧を備える横型ＪＦＥＴ１０、４０を得ることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　本発明による横型ＪＦＥＴは、特にパワースイッチングデバイスなどパワーエレクトロニクス機器に有利に適用される。
　１　ＳｉＣ基板、１０，４０　横型ＪＦＥＴ、１１　バッファ層、１２　チャネル層、１３　バリア領域、１４　チャネル領域、１５　ソース領域、１６　ドレイン領域、１７　ゲート領域、１９　空乏層、２０　フィールド酸化膜、２１　開口部、２２　オーミック電極、２５　ソースパッド、２６　ドレインパッド、２７　ゲートパッド、３５　ソース電極、３６　ドレイン電極、３７　ゲート電極、４１　ＲＥＳＵＲＦ層。

Claims (4)

  1. 　半導体基板（１）と、
    　前記半導体基板（１）の主表面上に位置する第１導電型不純物を含むバッファ層（１１）と、
    　前記バッファ層（１１）上に位置し、前記バッファ層（１１）における前記第１導電型不純物の濃度より高い濃度の第２導電型不純物を含むチャネル層（１２）と、
    　前記チャネル層（１２）の表面層において互いに間隔を隔てて形成され、第２導電型不純物を含むソース領域（１５）およびドレイン領域（１６）と、
    　前記チャネル層（１２）の表面層において前記ソース領域（１５）および前記ドレイン領域（１６）の間に位置し、第１導電型不純物を含むゲート領域（１７）と、
    　前記チャネル層（１２）と前記バッファ層（１１）との境界領域において、前記ゲート領域（１７）の下に位置する領域、および前記ゲート領域（１７）の下から前記ソース領域（１５）の下まで延在する領域のいずれか一方に配置され、前記バッファ層（１１）における前記第１導電型不純物の濃度より高い濃度の第１導電型不純物を含むバリア領域（１３）とを備える、横型接合型電界効果トランジスタ。
  2. 　前記バリア領域（１３）は、前記ゲート領域（１７）と平面的に重なるとともに前記ゲート領域（１７）の外周端より外側に延在するように配置され、
    　前記バリア領域（１３）の前記チャネル層（１２）側における表面に沿った方向での、前記バリア領域（１３）の外周端と前記ゲート領域（１７）の外周端との間の距離は、前記ゲート領域（１７）の下に位置する領域における前記チャネル層（１２）の厚み以上である、請求の範囲第１項に記載の横型接合型電界効果トランジスタ。
  3. 　前記バリア領域（１３）の厚みは、前記チャネル層（１２）との間でキャリアのトンネル効果が生じる厚みより厚い、請求の範囲第１項に記載の横型接合型電界効果トランジスタ。
  4. 　前記バリア領域（１３）における前記第１導電型不純物の濃度は、前記チャネル層（１２）における前記第２導電型不純物の濃度以下である、請求の範囲第１項に記載の横型接合型電界効果トランジスタ。
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