CN109417098B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置，具备：第1半导体层，配设于半导体基板的第1主面之上；第1半导体区域，在半导体层的上层部选择性地设置有多个；第2半导体区域，选择性地设置于第1半导体区域的上层部；第2半导体层，配置于第1半导体层的与第1半导体区域之间对应的JFET区域之上，覆盖JFET区域中的至少一部分；第3半导体层，设置于所述第2半导体层之上；栅极绝缘膜，覆盖第1半导体区域之上、第3半导体层之上；栅极电极，设置于栅极绝缘膜之上；层间绝缘膜，覆盖栅极电极、栅极绝缘膜；接触孔，贯通栅极绝缘膜以及层间绝缘膜，至少第2半导体区域在该接触孔的底部露出；第1主电极，设置于层间绝缘膜之上，经由接触孔而与第2半导体区域电连接；及第2主电极，配设于半导体基板的第2主面之上。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，特别涉及抑制经时变化的半导体装置。
背景技术
碳化硅(SiC)半导体具有比硅(Si)半导体宽的宽带隙，使用了SiC半导体的SiC半导体装置与使用了Si半导体的Si半导体装置相比，耐压性优良，容许电流密度也高，另外耐热性也高，所以还能够进行高温动作。
例如，在使用了SiC的MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)中，将施加于在结构上容易被施加高电场的JFET(Junction Field Effect Transistor，结场效应晶体管)区域之上的栅极绝缘膜的电场强度抑制得低，从而抑制高电压被施加到器件的情况下的栅极绝缘膜的损坏。
例如，在专利文献1中公开的半导体装置中，在SiC－MOSFET的JFET区域内设置P型杂质浓度比较低的P－区域，从而与不设置P－区域的结构相比，抑制施加于JFET区域之上的栅极绝缘膜的电场强度，提高高电压被施加到器件的情况下的可靠性。
另外，开发了在半导体装置中将带隙不同的半导体彼此部分地进行欧姆连接，从而降低导通电阻的技术，在引用文献2中公开了如下技术：通过使在半导体异质结处欧姆连接的部位的杂质浓度成为高浓度，从而降低器件整体的导通电阻。
现有技术文献
专利文献
专利文献1：日本特开2011-060930号公报
专利文献2：日本特开2004-327891号公报
发明内容
根据专利文献1，在使用了碳化硅的绝缘栅极型半导体装置中，当高电场被施加到JFET区域之上的氧化膜时，使栅极氧化膜的可靠性劣化。因而，在使用了碳化硅的绝缘栅极型半导体装置中，存在由于高电场施加到JFET区域之上的氧化膜而栅极氧化膜发生经时的劣化这样的课题。
本发明是为了解决如上所述的问题而完成的，其目的在于提供与以往的碳化硅半导体相比，抑制JFET区域之上的栅极绝缘膜的经时的变动的绝缘栅极型半导体装置。
本发明提供一种半导体装置，具备：半导体基板；第1导电类型的第1半导体层，配设于所述半导体基板的第1主面之上；第2导电类型的第1半导体区域，在所述第1半导体层的上层部选择性地设置有多个；第1导电类型的第2半导体区域，选择性地设置于所述第1半导体区域的上层部；第2半导体层，配置于所述第1半导体层的与所述第1半导体区域之间对应的JFET区域之上，覆盖所述JFET区域中的至少一部分；第3半导体层，设置于所述第2半导体层之上；栅极绝缘膜，被设置成覆盖所述第1半导体区域之上以及所述第3半导体层之上；栅极电极，设置于所述栅极绝缘膜之上；层间绝缘膜，被设置成覆盖所述栅极绝缘膜以及所述栅极电极；接触孔，贯通所述栅极绝缘膜以及所述层间绝缘膜，至少所述第2半导体区域在该接触孔的底部露出；第1主电极，设置于所述层间绝缘膜之上，经由所述接触孔而与所述第2半导体区域电连接；以及第2主电极，配设于所述半导体基板的第2主面之上，所述第1半导体层包含具有第1带隙的碳化硅半导体，所述第2半导体层包含具有比所述第1带隙窄的第2带隙的半导体，所述第3半导体层包含具有比所述第2带隙窄的第3带隙的半导体。
根据本发明的半导体装置，在JFET区域，在与栅极绝缘膜之间，具备具有比第1带隙窄的第2带隙的第2半导体层，所以相比于以往的半导体装置，JFET区域中的栅极绝缘膜与半导体界面处的能带偏移变大，所以能够抑制流入到JFET区域之上的栅极绝缘膜的电流值。因此，能够抑制JFET区域之上的栅极绝缘膜的经时的变动。
附图说明
图1是示出本发明的实施方式1的半导体装置的结构的剖视图。
图2是以往的半导体装置的能带图。
图3是本发明的实施方式1的半导体装置的能带图。
图4是说明本发明的实施方式1的半导体装置的制造工序的剖视图。
图5是说明本发明的实施方式1的半导体装置的制造工序的剖视图。
图6是说明本发明的实施方式1的半导体装置的制造工序的剖视图。
图7是说明本发明的实施方式1的半导体装置的制造工序的剖视图。
图8是说明本发明的实施方式1的半导体装置的制造工序的剖视图。
图9是说明本发明的实施方式1的半导体装置的制造工序的剖视图。
图10是说明本发明的实施方式1的半导体装置的制造工序的剖视图。
图11是说明本发明的实施方式1的半导体装置的制造工序的变形例的剖视图。
图12是说明本发明的实施方式1的半导体装置的制造工序的变形例的剖视图。
图13是示出本发明的实施方式2的半导体装置的结构的剖视图。
图14是示出本发明的实施方式3的半导体装置的结构的剖视图。
图15是示出本发明的实施方式3的半导体装置的结构的剖视图。
图16是示出本发明的实施方式4的半导体装置的结构的剖视图。
图17是示出本发明的实施方式5的半导体装置的结构的剖视图。
图18是说明本发明的实施方式5的半导体装置的制造工序的剖视图。
图19是说明本发明的实施方式5的半导体装置的制造工序的剖视图。
图20是说明本发明的实施方式5的半导体装置的制造工序的剖视图。
具体实施方式
<首先>
发明者们认为栅极绝缘膜的经时的劣化是因电子或者空穴向氧化膜中注入而产生的。即，在对栅极电极施加高电场时，产生电子或者空穴的注入的机构被认为是FN(Fowler－Nordheim)隧穿现象。基于FN隧穿现象的电子或者空穴向氧化膜中的注入量由氧化膜与碳化硅的能带偏移、碳化硅中的电子或者空穴的有效质量以及施加到氧化膜的电场强度规定。
而且，在将施加到氧化膜的电场强度设为相同的情况下，为了抑制JFET区域之上的栅极氧化膜的劣化，需要抑制电子或者空穴向氧化膜中的注入。然而，在使用了带隙均匀的单一半导体的情况下，氧化膜与碳化硅的能带偏移以及碳化硅中的电子或者空穴的有效质量不会改变，所以发明者们得出无法抑制电子或者空穴向氧化膜中的注入这样的结论。而且，得出通过使用带隙不同的多个半导体来抑制电子或者空穴向氧化膜中的注入这样的技术思想。
<实施方式1>
<装置结构>
图1是示出本发明的实施方式1的半导体装置的结构的剖视图。更具体而言，是示意地示出形成在SiC基板之上的具有MOS构造的场效应晶体管(SiC－MOSFET)100的部分结构的剖视图。此外，在图1中示出了被称为“单元组件”(unit cell)的MOS的最小单位构造，实际的半导体装置包括多个单元组件。
在此，关于“MOS”这样的用语，以往用于金属/氧化物/半导体的接合构造，采用了Metal－Oxide－Semiconductor的首字母。然而，特别是在具有MOS构造的场效应晶体管(以下，简称为“MOS晶体管”)中，根据近年的集成化和制造工艺的改善等观点，栅极绝缘膜及栅极电极的材料得到改善。
例如在MOSFET中，根据主要自对准地形成源极及漏极的观点，作为栅极电极的材料，不采用金属而采用多晶硅。另外，根据改善电特性的观点，作为栅极绝缘膜的材料，采用介电常数高的材料，但该材料未必限定于氧化物。
因而，“MOS”这样的用语未必仅限定于金属/氧化物/半导体的层叠构造而采用，在本说明书中也不以这样的限定为前提。即，鉴于技术常识，在此“MOS”不仅作为起因于其语源的缩略语，还具有还广泛地包括导电体/绝缘体/半导体的层叠构造的意义。
另外，在以下的记载中，关于杂质的导电类型，将n型定义为“第1导电类型”、将p型定义为“第2导电类型”，但也可以是其相反的定义。
如图1所示，SiC－MOSFET100形成于SiC基板1之上，该SiC基板1在1×1018～1×1021cm-3的范围以较高浓度包含n型(第1导电类型)杂质。
在SiC基板1的主面之上形成有半导体层2(第1半导体层)，该半导体层2在1×1014～1×1017cm-3的范围以较低浓度包含n型杂质。半导体层2例如通过外延生长而形成，还存在被称为漂移层或者漏极区域的情况。
在半导体层2的上层部分选择性地形成有多个阱区域4(第1半导体区域)，该多个阱区域4在1×1015～1×1019cm-3的范围以较高浓度包含p型(第2导电类型)杂质，在各个阱区域4的上层部分选择性地形成有阱接触区域5，该阱接触区域5在1×1018～1×1021cm-3的范围以较高浓度包含p型杂质。而且，以与阱接触区域5的侧面相接的方式形成有源极区域6(第2半导体区域)，该源极区域6在1×1018～1×1021cm-3的范围以较高浓度包含n型杂质。
此外，与源极区域6以及阱接触区域5距离半导体层2的最表面的深度相比，阱区域4距离半导体层2的最表面的深度形成得更深。
而且，与相互相邻的阱区域4间对应的部分的半导体层2为JFET区域16，该JFET区域16也包含于单元组件。此外，JFET区域16不仅包括阱区域4间的半导体层2，还存在包括比其靠下的半导体层2的情况。
而且，在与JFET区域16之上对应的半导体层2的一个主面上，以覆盖JFET区域16整体的方式形成有半导体层3(第2半导体层)。
半导体层3整体性地覆盖JFET区域16，从而能够在JFET区域16可靠地保护电场强度变大的部分。
半导体层3的上表面以及侧面被绝缘膜19覆盖。另外，在半导体层3的两侧面外侧的半导体层2的一个主面上，以覆盖从阱区域4之上至源极区域6的一部分上部的区域的方式设置有栅极绝缘膜9。在此，覆盖半导体层3的上表面以及侧面的绝缘膜19不作为栅极绝缘膜发挥功能，但在与栅极绝缘膜9相同的工序中形成，所以还有时被称为栅极绝缘膜。此外，在上述中将SiC－MOSFET100作为n沟道型而进行了说明，但也可以是p沟道型。在该情况下，上述各半导体层以及各半导体区域的导电类型反转。另外，半导体层3的导电类型与SiC－MOSFET100的导电类型无关，既可以为p型，也可以为n型。
而且，以覆盖绝缘膜19之上以及栅极绝缘膜9之上的方式形成有栅极电极8。另外，以覆盖栅极电极8的方式形成有层间绝缘膜7，但以贯通层间绝缘膜7而到达阱接触区域5之上以及源极区域6的一部分上部的方式设置有接触孔CH，源极电极10(第1主电极)埋入于接触孔CH。
另外，在SiC基板1的背面(与设置有半导体层2的一侧相反的主面)之上形成有漏极电极11(第2主电极)，将高电压施加到源极电极10与漏极电极11之间，进而将正电压施加到栅极电极8，从而在栅极绝缘膜9的正下方的阱区域4形成沟道，在从源极区域6通过沟道区域、JFET区域16、半导体层2、SiC基板1、漏极电极11的路径流过电子。
在此，半导体层2包含绝缘损坏电场高的4H的多型(polytype)的SiC，从而耐压提高。
另外，通过使用与半导体层2不同的多型的碳化硅作为半导体层3，能够实现连贯的成膜工艺下的制造。
即，在半导体层2包含4H－SiC、半导体层3包含3C－SiC或者6H－SiC的情况下，耐压由于绝缘损坏电场高的4H－SiC而提高，并且栅极绝缘膜19与半导体层3的能带偏移比栅极绝缘膜19与半导体层2的能带偏移扩大。
图2示出了不具有半导体层3的以往的绝缘栅极型半导体装置的能带图，半导体层2与栅极绝缘膜9直接接触。在图2中，将半导体层2的导带端设为Ec、将价带端设为Ev而示出，用ΔEc表示半导体层2的导带端Ec与栅极绝缘膜9的能带端的能量差(能带偏移)。相对于此，在图3中，示出了具有半导体层3的情况下的绝缘栅极型半导体装置的能带图，半导体层3介于栅极绝缘膜19与半导体层2之间。另外，将半导体层2的导带端Ec与半导体层3的导带端Ec的能带偏移表示为ΔE。
如图3所示，半导体层3的导带端Ec比半导体层2的导带端Ec低，半导体层3的导带端Ec与栅极绝缘膜19的能带端的能带偏移ΔEc比图2的情况大。
这样用包含与半导体层2不同的多型的碳化硅的半导体层3覆盖JFET区域16，从而栅极绝缘膜19与半导体界面的能带偏移增加，另外利用半导体层3来控制电子或者空穴的有效质量，从而能够抑制注入到JFET区域16之上的栅极绝缘膜19的电子或者空穴，能够抑制在JFET区域16之上的栅极绝缘膜19中流过的电流值。
即，注入到栅极绝缘膜19的电子或者空穴的量由能带偏移以及有效质量确定，能带偏移越大或者有效质量越大，从半导体层2注入到栅极绝缘膜19的电子或者空穴越减少。
而且，栅极绝缘膜19与半导体界面的能带偏移由物性值确定，如果栅极绝缘膜19相同，则通过使用导带端或者价带端比半导体层2低的半导体层3，栅极绝缘膜19与半导体界面的能带偏移增加。进而，有效质量为半导体材料固有的物性值，所以通过设置与半导体层2不同的半导体层3，能够选择能带偏移以及有效质量，能够抑制注入到JFET区域16之上的栅极绝缘膜19的电子或者空穴。其结果，能够抑制JFET区域16之上的栅极绝缘膜19的经时的变动。
此外，为了得到这样的效果，半导体层2的导带端Ec与半导体层3的导带端Ec的能带偏移ΔE最好为0.3eV以上。即，最好以使半导体层3的导带比半导体层2的导带低0.3eV以上的方式选择半导体层3以及半导体层2。能带偏移越大，越能够抑制载流子向栅极绝缘膜19中的流入。
此外，在半导体层2包含4H的多型的SiC、半导体层3包含3C－SiC的情况下，半导体层2的导带端Ec与半导体层3的导带端Ec的能带偏移ΔE为0.9eV左右，在半导体层3包含6H－SiC的情况下，半导体层2的导带端Ec与半导体层3的导带端Ec的能带偏移ΔE为0.15eV左右。
<制造方法>
接下来，使用作为依次示出制造工序的剖视图的图4～图10说明SiC－MOSFET100的制造方法。
首先，如图4所示，在SiC基板1的一个主面(前表面侧主面)上，例如使用CVD(chemical vapor deposition，化学气相沉积)法使n型的半导体层2外延生长，成为与SiC基板1相同的多型、在此为4H的碳化硅半导体层。
此外，SiC基板1的厚度为10～500μm，在1×1018～1×1021cm-3的范围包含n型杂质。另外，半导体层2的厚度为3～250μm，在1×1014～1×1017cm-3的范围包含n型杂质。此外，半导体层2的厚度由SiC－MOSFET100所需的耐压(使用电压)确定。之后，在半导体层2之上，使用CVD法使包含与半导体层2不同的多型的碳化硅的外延层31生长。外延层31的厚度为3nm～3μm，在1×1014～1×1019cm-3的范围包含n型杂质或者p型杂质。
利用外延生长来形成半导体层3，从而半导体层3的杂质浓度控制变容易。
此外，通过使半导体层3的厚度成为200nm以下，能够不使JFET区域16的电阻增加而缓和施加于栅极绝缘膜19的电场。
即，伴随半导体层3的膜厚的增加，反转层不易形成于JFET区域16的上层部，JFET区域16之上的栅极绝缘膜19的厚度有效地变厚，JFET区域的电阻增加，导通电阻增加。因而，最好使半导体层3的膜厚尽可能薄。
在此，在将半导体层2的多型设为4H的情况下，考虑外延层31的多型是3C或者6H，但并不限定于这些，另外，外延层31并不限定于碳化硅。只要是价带比半导体层2低的半导体(或者导带高的半导体)且是能够形成在半导体层2之上的半导体即可。
接下来，在图5所示的工序中，在外延层31之上，使用照相制版(光刻)技术来形成具有仅覆盖之后成为半导体层3的区域的图案的掩模(未图示)，使用该掩模利用蚀刻选择性地去除外延层31，从而在半导体层2之上对半导体层3进行构图。掩模例如使用抗蚀剂掩模。
接下来，在图6所示的工序中，使用照相制版(光刻)技术来形成覆盖半导体层3之上且以使之后成为阱区域4的区域露出的方式具有开口部的掩模RM1。此外，掩模RM1也可以沿用用于半导体层3的构图的掩模。在形成掩模RM1之后，从该掩模RM1的上方将p型杂质进行离子注入，在半导体层2的上层部选择性地形成阱区域4。在此，阱区域4的厚度为0.1～3μm，其杂质浓度被设定为1×1015～1×1019cm-3的范围。掩模例如使用抗蚀剂掩模。
接下来，在图7所示的工序中，使用照相制版技术来形成覆盖半导体层3之上且以使之后成为源极区域6以及阱接触区域5的区域露出的方式具有开口部的掩模RM2。在形成掩模RM2之后，从该掩模RM2的上方将n型杂质进行离子注入，在阱区域4的上层部选择性地形成源极区域6。在此，源极区域6的厚度为0.03～2.5μm，其杂质浓度被设定为1×1018～1×1021cm-3的范围。掩模例如使用抗蚀剂掩模。
接下来，在图8所示的工序中，使用照相制版技术来形成覆盖半导体层3之上且以使之后成为阱接触区域5的区域露出的方式具有开口部的掩模RM3。在形成掩模RM3之后，从该掩模RM3的上方将p型杂质进行离子注入，在阱区域4的上层部选择性地形成阱接触区域5。在此，阱接触区域5的厚度为0.03～2.5μm，其杂质浓度被设定为1×1018～1×1021cm-3的范围。掩模例如使用抗蚀剂掩模。在去除掩模RM3之后，进行用于杂质的活化的退火。作为退火的条件，例如在氮或者氩气氛中，进行1500℃以上且30分钟以上的加热，但这仅仅是一个例子。此外，阱区域4、阱接触区域5以及源极区域6的离子注入以及活化按照任意的顺序进行都可以。
接下来，在图9所示的工序中，使氧化硅膜91形成于SiC基板1的一个主面的整个面。氧化硅膜91的形成既可以使用CVD法，也可以使用热氧化法。此外，氧化硅膜91在形成为半导体层3的上表面以及侧面的膜厚比栅极绝缘膜9(图1)厚的绝缘膜19(图1)之后，以使栅极绝缘膜9成为预定的厚度的方式选择性地去除即可。当然，也可以形成为使氧化硅膜91整体成为与栅极绝缘膜9相同的厚度。此外，栅极绝缘膜9的厚度例如设为50nm左右。另外，栅极绝缘膜9不限于氧化硅膜(SiO2)，也可以使用SiON、SiN、Al2O3、HfO2、La2O3等。
接下来，在图10所示的工序中，例如利用CVD法，以覆盖氧化硅膜91之上的方式形成多晶硅膜81，该多晶硅膜81在1×1017～1×1021cm-3的范围包含n型杂质或者p型杂质。
之后，以使多晶硅膜81残留于半导体层3的上方、半导体层3的侧面外侧、阱区域4的上方以及源极区域6中的至少一部分的方式选择性地去除多晶硅膜81而对栅极电极8进行构图。
之后，使氧化硅膜形成在包括栅极电极8之上的SiC基板1的一个主面的整个面而作为层间绝缘膜7，形成贯通层间绝缘膜7而到达阱接触区域5之上以及源极区域6的一部分上部的接触孔CH。
然后，以埋入接触孔CH的方式形成源极电极10，漏极电极11形成在SiC基板1的背面上，从而能够得到图1所示的SiC－MOSFET100。此外，源极电极10以及漏极电极11只要由镍、金、铜等金属膜形成即可。
此外，在以上的说明中，说明了在将半导体层3形成在半导体层2上之后形成阱区域4等杂质区域的例子，但也可以当在半导体层2内形成阱区域4等杂质区域之后形成半导体层3。在该情况下，在形成杂质区域之后，在形成半导体层3之前进行第1次活化退火，在形成半导体层3之后进行第2次活化退火。在任意的情况下，活化退火都最好在形成栅极绝缘膜9之前进行。另外，活化退火的次数也可以进行两次以上。
<变形例>
半导体层3也可以不使用外延生长，而通过将IV族元素离子注入到半导体层2的上层部而形成。在使用离子注入的情况下，半导体层3的深度的控制变容易。
IV族元素被注入到半导体层2中，从而能够半导体层2的注入区域中的晶格间隔变宽，形成带隙比半导体层2小的半导体，使栅极绝缘膜19与半导体层3之间的能带偏移变大。作为IV族元素，能够使用锗、硅、锡或者碳。例如通过控制锗的添加量，相对于4H－SiC的带隙而带隙变小0.05eV至0.5eV左右。
另外，也可以在IV族元素的离子注入之前或者之后通过离子注入或者热扩散将n型杂质或者p型杂质导入到半导体层3。
以下，使用图11以及图12说明利用离子注入来形成半导体层3的方法。
如图11所示，当例如使用CVD法在SiC基板1的一个主面上使n型的半导体层2外延生长之后，在半导体层2的上层部，例如将锗(Ge)以注入能量100keV左右进行离子注入而形成离子注入层32。
接下来，在图12所示的工序中，在离子注入层32之上，使用照相制版技术来形成具有仅覆盖之后成为半导体层3的区域的图案的掩模(未图示)，使用该掩模利用蚀刻选择性地去除离子注入层32，从而在半导体层2之上对半导体层3进行构图。后面的工序与使用图6～图10说明的工序相同。掩模例如使用抗蚀剂掩模。
<实施方式2>
<装置结构>
图13是示出本发明的实施方式2的半导体装置的结构的剖视图。此外，在图13中，关于与使用图1说明的SiC－MOSFET100相同的结构，附加相同的附图标记，省略重复的说明。
如图13所示，在SiC－MOSFET200中，在与JFET区域16之上对应的半导体层2的一个主面上，以部分地覆盖JFET区域16的方式形成有半导体层3A(第2半导体层)。
半导体层3A部分地覆盖JFET区域16，从而能够在JFET区域16选择性地保护电场强度变得特别大的部分。另外，通过使半导体层3A的宽度比JFET区域16的宽度小，从而栅极绝缘膜9设置于JFET区域16之上，能够使阱区域4与半导体层2的连接电阻下降。
在此，半导体层2包含绝缘损坏电场高的4H的多型的SiC，从而耐压提高。另外，通过使用与半导体层2不同的多型的碳化硅作为半导体层3A，能够实现连贯的成膜工艺下的制造。
即，在半导体层2包含4H－SiC、半导体层3A包含3C－SiC或者6H－SiC的情况下，耐压由于绝缘损坏电场高的4H－SiC而提高，并且栅极绝缘膜19与半导体层3A的能带偏移比栅极绝缘膜19与半导体层2的能带偏移扩大。
这样用包含与半导体层2不同的多型的碳化硅的半导体层3A部分地覆盖JFET区域16，从而栅极绝缘膜19与半导体界面的能带偏移增加，另外利用半导体层3A来控制电子或者空穴的有效质量，从而能够抑制注入到JFET区域16之上的栅极绝缘膜19的电子或者空穴，能够抑制在JFET区域16之上的栅极绝缘膜19中流过的电流值。
<变形例>
在SiC－MOSFET200中，半导体层3A也可以通过不使用外延生长而将IV族元素离子注入到半导体层2的上层部来形成。在实施方式1中说明了该形成方法，所以省略说明。
<实施方式3>
<装置结构>
图14是示出本发明的实施方式3的半导体装置的结构的剖视图。此外，在图14中，关于与使用图1说明的SiC－MOSFET100相同的结构，附加相同的附图标记，省略重复的说明。
如图14所示，在SiC－MOSFET300中，在与JFET区域16之上对应的半导体层2的一个主面上，以覆盖JFET区域16的方式形成有半导体层3(第2半导体层)，以覆盖半导体层3之上的方式形成有半导体层13(第3半导体层)。此外，半导体层13也能够利用外延生长而形成。而且，半导体层3以及13的层叠膜的上表面以及侧面被绝缘膜19覆盖。
在此，半导体层2包含绝缘损坏电场高的4H的多型的SiC，从而耐压提高。另外，通过使用与半导体层2不同的多型的碳化硅作为半导体层3，能够实现连贯的成膜工艺下的制造。
即，在半导体层2包含4H－SiC、半导体层3包含3C－SiC或者6H－SiC的情况下，耐压由于绝缘损坏电场高的4H－SiC而提高，并且栅极绝缘膜19与半导体层3的能带偏移比栅极绝缘膜19与半导体层2的能带偏移扩大。
这样用包含与半导体层2不同的多型的碳化硅的半导体层3部分地覆盖JFET区域16，从而栅极绝缘膜19与半导体界面的能带偏移增加，另外利用半导体层3来控制电子或者空穴的有效质量，从而能够抑制注入到JFET区域16之上的栅极绝缘膜19的电子或者空穴，能够抑制在JFET区域16之上的栅极绝缘膜19中流过的电流值。
另外，通过采用半导体层13覆盖半导体层3之上的结构，能够使用难以在半导体层2之上直接生长的半导体层13、例如氮化物半导体的AlN。此外，半导体层3的导电类型既可以为n型，也可以为p型，但半导体层13的导电类型与半导体层3的导电类型相同。
在使用AlN作为半导体层13的情况下，栅极绝缘膜19与半导体层13的能带偏移比栅极绝缘膜19与半导体层3的能带偏移扩大，另外，通过设置半导体层13，能够使有效质量的选择的范围进一步变宽。
在此，在图15中，示出了具有半导体层13的情况下的绝缘栅极型半导体装置的能带图，半导体层13以及3介于栅极绝缘膜19与半导体层2之间。如图15所示，半导体层13的导带端Ec比半导体层3的导带端Ec低，半导体层13的导带端Ec与栅极绝缘膜19的能带端的能带偏移ΔEc比图3的情况大。
这样用包含与半导体层2不同的多型的碳化硅的半导体层3以及13的层叠膜覆盖JFET区域16，从而栅极绝缘膜19与半导体界面的能带偏移进一步增加，另外利用半导体层3以及13来控制电子或者空穴的有效质量，从而能够抑制注入到JFET区域16之上的栅极绝缘膜19的电子或者空穴，能够抑制在JFET区域16之上的栅极绝缘膜19中流过的电流值。
<变形例>
在SiC－MOSFET300中，半导体层3以及13也可以通过不使用外延生长而将IV族元素离子注入到半导体层2的上层部来形成。在该情况下，在半导体层3和半导体层13，改变注入的IV族元素的离子种类，另外，以使半导体层3形成为比半导体层13深的方式改变注入能量。
<实施方式4>
<装置结构>
图16是示出本发明的实施方式4的半导体装置的结构的剖视图。此外，在图16中，关于与使用图14说明的SiC－MOSFET300相同的结构，附加相同的附图标记，省略重复的说明。
如图16所示，在SiC－MOSFET400中，在与JFET区域16之上对应的半导体层2的一个主面上，以部分地覆盖JFET区域16的方式形成有半导体层3A(第2半导体层)，以覆盖半导体层3A之上的方式形成有半导体层13A(第3半导体层)。而且，半导体层3A以及13A的层叠膜的上表面以及侧面被绝缘膜19覆盖。
半导体层3A以及13A部分地覆盖JFET区域16，从而能够在JFET区域16选择性地保护电场强度变得特别大的部分。另外，通过使半导体层3A以及13A的宽度比JFET区域16的宽度小，栅极绝缘膜9设置于JFET区域16之上，能够使阱区域4与半导体层2的连接电阻下降。
在此，半导体层2包含绝缘损坏电场高的4H的多型的SiC，从而耐压提高。另外，通过使用与半导体层2不同的多型的碳化硅作为半导体层3A，能够实现连贯的成膜工艺下的制造。
即，在半导体层2包含4H－SiC、半导体层3A包含3C－SiC或者6H－SiC的情况下，耐压由于绝缘损坏电场高的4H－SiC而提高，并且栅极绝缘膜19与半导体层3A的能带偏移比栅极绝缘膜19与半导体层2的能带偏移扩大。
这样用包含与半导体层2不同的多型的碳化硅的半导体层3A部分地覆盖JFET区域16，从而栅极绝缘膜19与半导体界面的能带偏移增加，另外利用半导体层3A来控制电子或者空穴的有效质量，从而能够抑制注入到JFET区域16之上的栅极绝缘膜19的电子或者空穴，能够抑制在JFET区域16之上的栅极绝缘膜19中流过的电流值。
另外，通过采用半导体层13A覆盖半导体层3A之上的结构，能够使用难以在半导体层2之上直接生长的半导体层13A、例如氮化物半导体的AlN。此外，半导体层3A的导电类型既可以为n型，也可以为p型，但半导体层13A的导电类型与半导体层3A的导电类型相同。
在使用AlN作为半导体层13的情况下，栅极绝缘膜19与半导体层13的能带偏移比栅极绝缘膜19与半导体层3的能带偏移扩大，另外，通过设置半导体层13，能够使有效质量的选择的范围进一步变宽。
另外，也可以在半导体层3之上不仅形成半导体层13，进而还形成不同的半导体层。
<变形例>
在SiC－MOSFET400中，半导体层3A以及13A也可以通过不使用外延生长而将IV族元素离子注入到半导体层2的上层部而形成。
<实施方式5>
<装置结构>
图17是示出本发明的实施方式5的半导体装置的结构的剖视图。此外，在图17中，关于与使用图1说明的SiC－MOSFET100相同的结构，附加相同的附图标记，省略重复的说明。
如图17所示，在SiC－MOSFET500中，从JFET区域16的上层部至阱区域4的上层部为止设置有沟道区域14(杂质区域)，以覆盖JFET区域16内的沟道区域14的方式形成有半导体层3(第2半导体层)。
沟道区域14的导电类型与SiC－MOSFET的导电类型独立地设定。
通过设置沟道区域14，能够与阱区域4独立地设计器件的阈值。
此外，沟道区域14还在半导体层3之下形成，但在该部分不形成沟道，而实际的沟道形成于阱区域4以及阱区域4上方的沟道区域14。
以下，使用图18～图20说明利用离子注入来形成沟道区域14的方法。
如图18所示，当例如使用CVD法在SiC基板1的一个主面上使n型的半导体层2外延生长之后，在半导体层2之上例如使用CVD法利用外延生长来形成包含n型杂质的半导体层141。半导体层141的厚度为3nm～5μm，其杂质浓度为1×1013～5×1018cm-3。
之后，例如使用CVD法在半导体层141之上使包含与半导体层2不同的多型的碳化硅的外延层31生长。
接下来，在外延层31之上，使用照相制版技术来形成具有仅覆盖之后成为半导体层3的区域的图案的掩模(未图示)，使用该掩模利用蚀刻选择性地去除外延层31，从而如图19所示在半导体层2之上对半导体层3进行构图。掩模例如使用抗蚀剂掩模。
接下来，在图20所示的工序中，使用照相制版技术来形成覆盖半导体层3之上且以使之后成为阱区域4的区域露出的方式具有开口部的掩模RM11。在形成掩模RM11之后，从该掩模RM11的上方将p型杂质进行离子注入，使阱区域4选择性地形成在半导体层2的上层部。在此，半导体层141为n型杂质区域，所以能够通过阱区域4的形成来减少杂质浓度。另外，还存在由于阱区域4的形成而半导体层141成为p型杂质区域的情况。掩模例如使用抗蚀剂掩模。
之后，如使用图7说明那样，使用照相制版技术来形成覆盖半导体层3之上且以使之后成为源极区域6以及阱接触区域5的区域露出的方式具有开口部的抗蚀剂掩模，从该抗蚀剂掩模的上方将n型杂质进行离子注入，使源极区域6选择性地形成于阱区域4的上层部。从JFET区域16的上层部至阱区域4的上层部形成沟道区域14。后面的工序与使用图8～图10说明的工序相同。
<向IGBT的应用>
在以上说明的实施方式1～5中，示出了将本发明应用于SiC－MOSFET的结构，但本发明的应用不限定于MOSFET，还能够应用于绝缘栅极型半导体装置、例如IGBT(InsulatedGate Bipolar Transistor，绝缘栅双极型晶体管)。
即，在将本发明应用于具有将图1、图13、图14、图16以及图17所示的SiC基板1的导电类型设为p型(第2导电类型)的IGBT的单元组件的IGBT的情况下也起到同样的效果。
另外，本发明还能够应用于机械性地或者化学性地或者通过其它方法去除SiC基板1而仅包括半导体层2的独立(freestanding)基板(自立基板)。在该情况下，在IGBT中成为不具备p型的SiC基板而具备p型层的结构。
详细地说明了本发明，但上述说明在所有方式中是例示，本发明并不限定于此。理解为未被例示的无数的变形例不脱离本发明的范围而能够设想。
此外，本发明能够在其发明的范围内对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。

Claims (13)

1.一种半导体装置，具备：
半导体基板；
第1导电类型的第1半导体层，配设于所述半导体基板的第1主面之上；
第2导电类型的第1半导体区域，在所述第1半导体层的上层部选择性地设置有多个；
第1导电类型的第2半导体区域，选择性地设置于所述第1半导体区域的上层部；
第2半导体层，配置于所述第1半导体层的与所述第1半导体区域之间对应的JFET区域之上，覆盖所述JFET区域中的至少一部分；
第3半导体层，设置于所述第2半导体层之上；
栅极绝缘膜，被设置成覆盖所述第1半导体区域之上以及所述第3半导体层之上；
栅极电极，设置于所述栅极绝缘膜之上；
层间绝缘膜，被设置成覆盖所述栅极绝缘膜以及所述栅极电极；
接触孔，贯通所述栅极绝缘膜以及所述层间绝缘膜，至少所述第2半导体区域在所述接触孔的底部露出；
第1主电极，设置于所述层间绝缘膜之上，经由所述接触孔而与所述第2半导体区域电连接；以及
第2主电极，配设于所述半导体基板的第2主面之上，
所述第1半导体层包含具有第1带隙的碳化硅半导体，
所述第2半导体层包含具有比所述第1带隙窄的第2带隙的半导体，
所述第3半导体层包含具有比所述第2带隙窄的第3带隙的半导体。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具有杂质区域，该杂质区域设置于所述第1半导体区域的上层部。
3.根据权利要求1或2所述的半导体装置，其中，
所述第2半导体层被设置成覆盖所述JFET区域的整体。
4.根据权利要求1或2所述的半导体装置，其中，
所述第2半导体层被设置成覆盖所述JFET区域的一部分。
5.根据权利要求1所述的半导体装置，其中，
所述第1半导体层以及所述第2半导体层包含多型不同的碳化硅半导体。
6.根据权利要求5所述的半导体装置，其中，
所述第1半导体层包含4H－SiC。
7.根据权利要求6所述的半导体装置，其中，
所述第2半导体层包含3C－SiC或者6H－SiC。
8.根据权利要求6所述的半导体装置，其中，
所述第2半导体层包含所添加的锗、硅、锡以及碳中的任意元素。
9.根据权利要求1所述的半导体装置，其中，
所述第2半导体层的厚度为200nm以下。
10.根据权利要求1所述的半导体装置，其中，
所述半导体基板包含具有所述第1带隙的第1导电类型的碳化硅半导体。
11.根据权利要求1所述的半导体装置，其中，
所述半导体基板包含具有所述第1带隙的第2导电类型的碳化硅半导体。
12.一种半导体装置的制造方法，所述半导体装置具备：
半导体基板；
第1导电类型的第1半导体层，配设于所述半导体基板的第1主面之上；
第2导电类型的第1半导体区域，在所述第1半导体层的上层部选择性地设置有多个；
第1导电类型的第2半导体区域，选择性地设置于所述第1半导体区域的上层部；
第2半导体层，配置于所述第1半导体层的与所述第1半导体区域之间对应的JFET区域之上，覆盖所述JFET区域中的至少一部分；
栅极绝缘膜，被设置成覆盖所述第1半导体区域之上以及所述第2半导体层之上；
栅极电极，设置于所述栅极绝缘膜之上；
层间绝缘膜，被设置成覆盖所述栅极绝缘膜以及所述栅极电极；
接触孔，贯通所述栅极绝缘膜以及所述层间绝缘膜，至少所述第2半导体区域在所述接触孔的底部露出；
第1主电极，设置于所述层间绝缘膜之上，经由所述接触孔而与所述第2半导体区域电连接；以及
第2主电极，配设于所述半导体基板的第2主面之上，
所述第1半导体层包含具有第1带隙的碳化硅半导体，
所述第2半导体层包含具有比所述第1带隙窄的第2带隙的半导体，
所述半导体装置的制造方法具备：
(a)在所述半导体基板的所述第1主面之上利用外延生长来形成第1导电类型的所述第1半导体层的工序；
(b)在所述第1半导体层之上利用外延生长来形成外延层之后，以覆盖所述JFET区域中的至少一部分的方式进行构图，形成所述第2半导体层的工序；
(c)在所述第1半导体层的上层部选择性地形成第2导电类型的所述第1半导体区域以及第1导电类型的所述第2半导体区域的工序；
(d)以覆盖所述第1半导体区域之上以及所述第2半导体层之上的方式形成所述栅极绝缘膜的工序；
(e)在所述栅极绝缘膜之上形成所述栅极电极的工序；
(f)以覆盖所述栅极绝缘膜以及所述栅极电极的方式形成所述层间绝缘膜的工序；
(g)形成所述接触孔的工序，该接触孔贯通所述栅极绝缘膜以及所述层间绝缘膜，至少所述第2半导体区域在该接触孔的底部露出；
(h)在所述层间绝缘膜之上形成经由所述接触孔而与所述第2半导体区域电连接的所述第1主电极的工序；以及
(i)在所述半导体基板的第2主面之上形成所述第2主电极的工序，
所述工序(a)包括用具有所述第1带隙的碳化硅半导体形成所述第1半导体层的工序，
所述工序(b)包括用具有比所述第1带隙窄的所述第2带隙的半导体形成所述第2半导体层的工序。
13.一种半导体装置的制造方法，所述半导体装置具备：
半导体基板；
第1导电类型的第1半导体层，配设于所述半导体基板的第1主面之上；
第2导电类型的第1半导体区域，在所述第1半导体层的上层部选择性地设置有多个；
第1导电类型的第2半导体区域，选择性地设置于所述第1半导体区域的上层部；
第2半导体层，配置于所述第1半导体层的与所述第1半导体区域之间对应的JFET区域之上，覆盖所述JFET区域中的至少一部分；
栅极绝缘膜，被设置成覆盖所述第1半导体区域之上以及所述第2半导体层之上；
栅极电极，设置于所述栅极绝缘膜之上；
层间绝缘膜，被设置成覆盖所述栅极绝缘膜以及所述栅极电极；
接触孔，贯通所述栅极绝缘膜以及所述层间绝缘膜，至少所述第2半导体区域在所述接触孔的底部露出；
第1主电极，设置于所述层间绝缘膜之上，经由所述接触孔而与所述第2半导体区域电连接；以及
第2主电极，配设于所述半导体基板的第2主面之上，
所述第1半导体层包含具有第1带隙的碳化硅半导体，
所述第2半导体层包含具有比所述第1带隙窄的第2带隙的半导体，
所述半导体装置的制造方法具备：
(a)在所述半导体基板的所述第1主面之上利用外延生长来形成第1导电类型的所述第1半导体层的工序；
(b)在将锗、硅、锡以及碳中的任意元素离子注入到所述第1半导体层的上层部而形成离子注入层之后，以覆盖所述JFET区域中的至少一部分的方式进行构图，形成所述第2半导体层的工序；
(c)在所述第1半导体层的上层部选择性地形成第2导电类型的所述第1半导体区域以及第1导电类型的所述第2半导体区域的工序；
(d)以覆盖所述第1半导体区域之上以及所述第2半导体层之上的方式形成所述栅极绝缘膜的工序；
(e)在所述栅极绝缘膜之上形成所述栅极电极的工序；
(f)以覆盖所述栅极绝缘膜以及所述栅极电极的方式形成所述层间绝缘膜的工序；
(g)形成所述接触孔的工序，该接触孔贯通所述栅极绝缘膜以及所述层间绝缘膜，至少所述第2半导体区域在该接触孔的底部露出；
(h)在所述层间绝缘膜之上形成经由所述接触孔而与所述第2半导体区域电连接的所述第1主电极的工序；以及
(i)在所述半导体基板的第2主面之上形成所述第2主电极的工序，
所述工序(a)包括用具有所述第1带隙的碳化硅半导体形成所述第1半导体层的工序，
所述工序(b)包括利用所述离子注入缩窄注入区域的带隙，形成具有比所述第1带隙窄的所述第2带隙的碳化硅半导体的工序。
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