DE112017003513T5 - Halbleitereinheit und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Es wird eine Halbleitereinheit angegeben, die Folgendes aufweist: eine erste Halbleiterschicht, die auf einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist, eine Mehrzahl von ersten Halbleiterbereichen, die selektiv an oberen Schichtbereichen der Halbleiterschicht angeordnet sind, einen zweiten Halbleiterbereich, der selektiv an einem oberen Schichtbereich von jedem der ersten Halbleiterbereiche angeordnet ist, eine zweite Halbleiterschicht, die auf einem JFET-Bereich angeordnet ist, welcher der ersten Halbleiterschicht zwischen den ersten Halbleiterbereichen entspricht, und die so konfiguriert ist, dass sie zumindest einen Teil des JFET-Bereichs bedeckt, eine Gate-Isolierschicht, welche die ersten Halbleiterbereiche und die zweite Halbleiterschicht bedeckt, eine Gate-Elektrode, die auf der Gate-Isolierschicht angeordnet ist, eine isolierende Zwischenschicht, welche die Gate-Elektrode und die Gate-Isolierschicht bedeckt, ein Kontaktloch, das die Gate-Isolierschicht und die isolierende Zwischenschicht durchdringt, wobei zumindest der zweite Halbleiterbereich bis zu einem unteren Bereich desselben freiliegt, eine erste Hauptelektrode, die auf der isolierenden Zwischenschicht angeordnet ist und die so konfiguriert ist, dass sie über das Kontaktloch mit dem zweiten Halbleiterbereich elektrisch verbunden ist, sowie eine zweite Hauptelektrode, die auf einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und insbesondere auf eine Halbleitereinheit, bei der eine zeitliche Veränderung unterbunden wird.
  • STAND DER TECHNIK
  • Ein Siliciumcarbid(SiC)-Halbleiter weist eine breite Bandlücke auf, die breiter als jene eines Silicium(Si)-Halbleiters ist, und im Vergleich mit einer Si-Halbleitereinheit, die einen Si-Halbleiter verwendet, weist eine SiC-Halbleitereinheit, die einen SiC-Halbleiter verwendet, eine sehr gute Durchschlagspannungs-Eigenschaft auf, weist eine hohe zulässige Stromdichte auf und weist eine hohe Wärmebeständigkeit auf, und daher kann ein Betrieb bei einer hohen Temperatur durchgeführt werden.
  • Bei einem Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) zum Beispiel, der SiC verwendet, die Gate-Isolierschicht, bei der es sich um einen oberen Sperrschicht-Feldeffekttransistor(JFET)-Bereich handelt und an die strukturbedingt problemlos ein hohes elektrisches Feld angelegt werden kann, wird eine elektrische Feldstärke, die an die Gate-Isolierschicht anzulegen ist, niedrig gehalten, so dass beim Anlegen einer hohen Spannung eine Zerstörung der Gate-Isolierschicht unterbunden wird.
  • Bei einer in dem Patentdokument 1 offenbarten Halbleitereinheit ist in einem JFET-Bereich des SiC-MOSFET zum Beispiel ein p--Bereich angeordnet, in dem eine Konzentration von Störstellen vom p-Typ relativ gering ist, so dass im Vergleich zu der Struktur ohne den p--Bereich die elektrische Feldstärke niedrig gehalten wird, die an der Gate-Isolierschicht anliegt, bei der es sich um den oberen JFET-Bereich handelt, so dass die Zuverlässigkeit derselben verbessert wird, wenn eine hohe Spannung an die Einheit angelegt wird.
  • Außerdem hat man eine Technik entwickelt, bei der in einer Halbleitereinheit Halbleiter, die jeweils eine sich voneinander unterscheidende Bandlücke aufweisen, teilweise in einen ohmschen Kontakt zueinander gebracht werden, so dass ein Ein-Widerstand reduziert wird. Das Patentdokument 2 zeigt eine Technik, bei der in einem Bereich, der bei einem Heteroübergang von Halbleitern auf ohmsche Weise zu verbinden ist, eine hohe Störstellenkonzentration vorgegeben wird, so dass der Ein-Widerstand der gesamten Einheit reduziert wird.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2011-060 930 A
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2004-327 891 A
  • KURZBESCHREIBUNG
  • Durch die Erfindung zu lösendes Problem
  • Gemäß dem Patentdokument 1 wird die Zuverlässigkeit der Gate-Oxid-Schicht in einer Halbleitereinheit mit isoliertem Gate, die Siliciumcarbid verwendet, beschädigt, wenn ein hohes elektrische Feld an die Oxidschicht über dem JFET-Bereich angelegt wird. Dementsprechend besteht bisher bei einer Halbleitereinheit mit isoliertem Gate, die Siliciumcarbid verwendet, ein Problem dahingehend, dass die Gate-Oxid-Schicht im Laufe der Zeit verschlechtert wird, wenn ein hohes elektrisches Feld an die Oxidschicht über dem JFET-Bereich angelegt wird.
  • Die vorliegende Erfindung wurde konzipiert, um das vorstehend erwähnte Problem zu lösen, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinheit mit isoliertem Gate anzugeben, die Veränderungen der Gate-Isolierschicht über dem JFET-Bereich im Laufe der Zeit unterbindet.
  • Mittel zum Lösen des Problems
  • Gemäß der vorliegenden Erfindung weist eine Halbleitereinheit Folgendes auf: ein Halbleitersubstrat,
    eine erste Halbleiterschicht mit einem ersten Leitfähigkeitstyp, die auf einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist,
    eine Mehrzahl von ersten Halbleiterbereichen, die selektiv an oberen Schichtbereichen der ersten Halbleiterschicht angeordnet sind, wobei die Mehrzahl von ersten Halbleiterbereichen einen zweiten Leitfähigkeitstyp aufweist,
    einen zweiten Halbleiterbereich, der selektiv an einem oberen Schichtbereich von jedem der ersten Halbleiterbereiche angeordnet ist, wobei der zweite Halbleiterbereich einen ersten Leitfähigkeitstyp aufweist,
    eine zweite Halbleiterschicht, die auf einem JFET-Bereich angeordnet ist, welcher der ersten Halbleiterschicht zwischen den ersten Halbleiterbereichen entspricht, und die so konfiguriert ist, dass sie zumindest einen Teil des JFET-Bereichs bedeckt,
    eine dritte Halbleiterschicht, die auf der zweiten Halbleiterschicht angeordnet ist, eine Gate-Isolierschicht, die derart angeordnet ist, dass die ersten Halbleiterbereiche und die dritte Halbleiterschicht mit dieser bedeckt sind,
    eine Gate-Elektrode, die auf der Gate-Isolierschicht angeordnet ist,
    eine isolierende Zwischenschicht, die derart angeordnet ist, dass die Gate-Isolierschicht und die Gate-Elektrode mit dieser bedeckt sind,
    ein Kontaktloch, das die Gate-Isolierschicht und die isolierende Zwischenschicht durchdringt, wobei zumindest der zweite Halbleiterbereich bis zu einem unteren Bereich desselben freigelegt ist,
    eine erste Hauptelektrode, die auf der isolierenden Zwischenschicht angeordnet ist und so konfiguriert ist, dass sie über das Kontaktloch mit dem zweiten Halbleiterbereich elektrisch verbunden ist, sowie eine zweite Hauptelektrode, die auf einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist.
  • Die erste Halbleiterschicht ist aus einem Siliciumcarbid-Halbleiter konfiguriert, der eine erste Bandlücke aufweist. Die zweite Halbleiterschicht ist aus einem Halbleiter konfiguriert, der eine zweite Bandlücke aufweist, die schmaler als die erste Bandlücke ist. Die dritte Halbleiterschicht ist aus einem Halbleiter konfiguriert, der eine dritte Bandlücke aufweist, die schmaler als die zweite Bandlücke ist.
  • Effekte der Erfindung
  • Zwischen dem JFET-Bereich und der Gate-Isolierschicht ist eine zweite Halbleiterschicht mit einer zweiten Bandlücke angeordnet, die schmaler als eine erste Bandlücke ist, daher wird der Bandversatz zwischen der Gate-Isolierschicht und einer Halbleitergrenzfläche in dem JFET-Bereich im Vergleich zu einer Halbleitereinheit gemäß dem Stand der Technik groß, so dass die Steuerung des Werts eines Stroms sichergestellt wird, der in die Gate-Isolierschicht über dem JFET-Bereich hineinfließt. Somit werden die zeitlichen Veränderungen der Gate-Isolierschicht über dem JFET-Bereich unterbunden.
  • Diese und weitere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 2 ein Energiebänderschema einer Halbleitereinheit gemäß dem Stand der Technik;
    • 3 ein Energiebänderschema der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung;
    • 4 eine Querschnittsansicht, die einen Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 5 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 6 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 7 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 8 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 9 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 10 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 11 eine Querschnittsansicht, die eine Modifikation des Herstellungsprozesses der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 12 eine Querschnittsansicht, die eine Modifikation des Herstellungsprozesses der Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt;
    • 13 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt;
    • 14 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung darstellt;
    • 15 eine Querschnittsansicht, welche die Konfiguration der Halbleitereinheit gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung darstellt;
    • 16 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung darstellt;
    • 17 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung darstellt;
    • 18 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung darstellt;
    • 19 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung darstellt;
    • 20 eine Querschnittsansicht, die den Herstellungsprozess der Halbleitereinheit gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung darstellt.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Einleitung
  • Die Erfinder haben in Betracht gezogen, dass eine Verschlechterung einer Gate-Isolierschicht im Laufe der Zeit durch eine Injektion von Elektronen oder eine Injektion von Löchern in eine Oxidschicht hinein verursacht wird. Im Einzelnen wird in Betracht gezogen, dass es sich bei dem Mechanismus, der durch die Injektion von Elektronen oder die Injektion von Löchern verursacht wird, wenn ein hohes elektrisches Feld an eine Gate-Elektrode angelegt wird, um das Fowler-Nordheim (FN)-Tunnelphänomen handelt.
  • Auf der Basis des FN-Tunnelphänomens ist das Ausmaß der Injektion von Elektronen oder Löchern in die Oxid-schicht hinein durch einen Bandversatz zwischen der Oxidschicht und dem Siliciumcarbid, die effektive Masse von Elektronen oder Löchern in dem Siliciumcarbid und die an der Oxidschicht anliegende elektrische Feldstärke definiert.
  • Unter der Annahme, dass die an der Oxidschicht anliegende elektrische Feldstärke konstant ist, wird ein Unterbinden der Injektion von Elektronen oder Löchern in die Oxidschicht hinein erforderlich, um eine Verschlechterung der Gate-Oxidschicht über einem JFET-Bereich zu unterbinden. Wenn jedoch ein einzelner Halbleiter eine Bandlücken-Homogenität aufweist, bleiben der Bandversatz zwischen der Oxidschicht und dem Siliciumcarbid sowie die effektive Masse von Elektronen oder Löchern in dem Siliciumcarbid unverändert, daher haben die Erfinder die Schlussfolgerung gezogen, dass das Unterbinden der Injektion von Elektronen oder Löchern in die Oxidschicht hinein nicht sichergestellt ist.
  • Die Erfinder haben daher ein technisches Konzept dahingehend realisiert, dass die Injektion von Elektronen oder Löchern in die Oxidschicht hinein unterbunden wird, indem eine Mehrzahl von Halbleitern verwendet wird, die jeweils Bandlücken aufweisen, die sich voneinander unterscheiden.
  • Ausführungsform 1
  • Konfiguration der Einheit
  • 1 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 1 gemäß der vorliegenden Erfindung darstellt. Spezifischer handelt es sich um eine Querschnittsansicht, die eine Teilkonfiguration eines Feldeffekttransistors mit einer auf einem SiC-Substrat ausgebildeten MOS-Struktur (SiC-MOSFET) 100 schematisch darstellt. Es ist anzumerken, dass in 1 eine minimale Einheitsstruktur eines MOS dargestellt ist, die als „Einheitszelle“ bezeichnet wird, und eine tatsächliche Halbleitereinheit weist eine Mehrzahl von Einheitszellen auf.
  • Hierbei gibt der Ausdruck „MOS“ seit langem eine Junction-Struktur aus einem Metall, einem Oxid und einem Halbleiter an, und er ist eine Abkürzung für Metall-Oxid-Halbleiter (Metal-Oxide-Semiconductor). Bei einem Feldeffekttransistor mit einer MOS-Struktur (auf den im Folgenden einfach als ein „MOS-Transistor“ Bezug genommen wird) hat man in den letzten Jahren insbesondere die Materialien der Gate-Isolierschichten und der Gate-Elektroden im Hinblick auf eine Integration derselben verbessert, und man hat Verbesserungen in Bezug auf den Herstellungsprozess durchgeführt.
  • Bei einem MOSFET wird hauptsächlich im Hinblick auf die Bildung von Source-Drain in einer selbstausrichtenden Weise polykristallines Silicium anstelle eines Metalls als ein Material für die Gate-Elektrode eingesetzt. Außerdem wird im Hinblick auf eine Verbesserung der elektrischen Eigenschaften ein Material mit einer hohen Dielektrizitätskonstante als ein Material für die Gate-Isolierschicht eingesetzt, das Material ist jedoch nicht zwangsläufig auf ein Oxid beschränkt.
  • Dementsprechend wird der Ausdruck „MOS“ eingesetzt, ist jedoch nicht zwangsläufig nur auf die Laminat-Struktur Metall-Oxid-Halbleiter beschränkt, und daher wird eine derartige Beschränkung bei der vorliegenden Beschreibung nicht vorausgesetzt. Das heißt, im Hinblick auf das übliche allgemeine technische Wissen umfasst der Ausdruck „MOS“ hier nicht nur die Bedeutung der Abkürzung, die von dem Ursprung des Ausdrucks herrührt, sondern weist außerdem umfassend die Bedeutung einer Laminatstruktur Leiter-Isolator-Halbleiter auf.
  • Des Weiteren ist bei der folgenden Beschreibung in Bezug auf einen Leitfähigkeitstyp für Störstellen der n-Typ als ein erster Leitfähigkeitstyp definiert, und der p-Typ ist als ein zweiter Leitfähigkeitstyp definiert, die Definitionen können aber auch umgekehrt sein.
  • Wie in 1 dargestellt, ist der SiC-MOSFET 100 auf einem SiC-Substrat ausgebildet, das Störstellen vom n-Typ (dem ersten Leitfähigkeitstyp) in einer relativ hohen Konzentration in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 enthält.
  • Auf der Hauptoberfläche des SiC-Substrats 1 ist eine Halbleiterschicht 2 (eine erste Halbleiterschicht) ausgebildet, die Störstellen vom n-Typ in einer relativ geringen Konzentration in einem Bereich von 1 × 1014 cm-3 bis 1 × 1017 cm-3 enthält. Die Halbleiterschicht 2 wird zum Beispiel durch epitaxiales Aufwachsen gebildet, und sie wird auch als Drift-Schicht oder als Drain-Bereich bezeichnet.
  • In oberen Schichtbereichen der Halbleiterschicht 2 ist selektiv eine Mehrzahl von Muldenbereichen 4 (von ersten Halbleiterbereichen) ausgebildet, die Störstellen vom p-Typ (vom zweiten Leitfähigkeitstyp) in einer relativ hohen Konzentration in einem Bereich von 1 × 1015 cm-3 bis 1 × 1019 cm-3 enthält, und an jedem der oberen Schichtbereiche der jeweiligen Muldenbereiche 4 ist selektiv ein Mulden-Kontaktbereich 5 ausgebildet, der Störstellen vom p-Typ in einer relativ hohen Konzentration in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 enthält.
  • Source-Bereiche 6 (zweite Halbleiterbereiche), die jeweils Störstellen vom n-Typ in einer relativ hohen Konzentration in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 enthalten, sind derart ausgebildet, dass eine seitliche Oberfläche von jedem der Mulden-Kontaktbereiche 5 in Kontakt mit diesen gebracht wird.
  • Es ist anzumerken, dass die Tiefe des Muldenbereichs 4 in Bezug auf die oberste Oberfläche der Halbleiterschicht 2 tief ausgebildet ist, und zwar tiefer als die Tiefe des Source-Bereichs 6 und des Mulden-Kontaktbereichs 5 in Bezug auf die oberste Oberfläche der Halbleiterschicht 2.
  • Bei einem Bereich der Halbleiterschicht 2, der einem Bereich zwischen den zueinander benachbarten Muldenbereichen 4 entspricht, handelt es sich um einen JFET-Bereich 16, und der JFET-Bereich 16 ist ebenfalls in der Einheitszelle enthalten. Es ist anzumerken, dass der JFET-Bereich 16 nicht nur den Bereich der Halbleiterschicht 2 zwischen den Muldenbereichen 4 aufweist, sondern auch einen Bereich der Halbleiterschicht 2 unter diesen aufweisen kann.
  • Auf der einen Seite der Hauptoberfläche der Halbleiterschicht 2, die dem oberen JFET-Bereich 16 entspricht, ist eine Halbleiterschicht 3 (eine zweite Halbleiterschicht) derart ausgebildet, dass der gesamte JFET-Bereich 16 mit dieser bedeckt ist.
  • Die Halbleiterschicht 3 bedeckt den gesamten JFET-Bereich 16, daher ist ein Bereich, in dem die elektrische Feldstärke groß wird, in dem JFET-Bereich 16 sicher geschützt.
  • Die obere Oberfläche und die seitlichen Oberflächen der Halbleiterschicht 3 sind mit einer isolierenden Schicht 19 bedeckt. Außerdem ist eine Gate-Isolierschicht 9 auf der einen Oberfläche der Hauptoberfläche der Halbleiterschicht 2 außerhalb der beiden seitlichen Oberflächen der Halbleiterschicht 3 derart angeordnet, dass ein Bereich oberhalb des Muldenbereichs 4 über einem Bereich des oberen Bereichs des Source-Bereichs 6 mit dieser bedeckt ist.
  • Hierbei fungiert die isolierende Schicht 19, welche die obere Oberfläche und die seitlichen Oberflächen der Halbleiterschicht 3 bedeckt, nicht als Gate-Isolierschicht, die isolierende Schicht 19 wird jedoch in dem gleichen Schritt wie die Gate-Isolierschicht 9 gebildet, daher kann auf diese ebenfalls als eine Gate-Isolierschicht Bezug genommen werden. Es ist anzumerken, dass im Vorstehenden der SiC-MOSFET 100 als ein n-Kanal-Typ beschrieben ist, der SiC-MOSFET 100 kann jedoch auch ein p-Kanal-Typ sein. In diesem Fall sind die Leitfähigkeitstypen der jeweiligen Halbleiterschichten und der jeweiligen Halbleiterbereiche, die vorstehend beschrieben sind, umgekehrt.
  • Außerdem kann es sich bei dem Leitfähigkeitstyp der Halbleiterschicht 3 ungeachtet des Leitfähigkeitstyps des SiC-MOSFET 100 entweder um einen p-Typ oder einen n-Typ handeln.
  • Eine Gate-Elektrode 8 ist derart ausgebildet, dass die isolierende Schicht 19 und die Gate-Isolierschicht 9 mit dieser bedeckt sind. Außerdem ist eine isolierende Zwischenschicht 7 derart ausgebildet, dass die Gate-Elektrode 8 mit dieser bedeckt ist, Kontaktlöcher CH sind derart angeordnet, dass die Kontaktlöcher CH jeweils die isolierende Zwischenschicht 7 durchdringen und sich bis zu den Mulden-Kontaktbereichen 5 und einen Bereich der jeweiligen oberen Bereiche der Source-Bereiche 6 erstrecken und Source-Elektroden 10 (die erste Hauptelektrode) in den Kontaktlöchern CH eingebettet sind.
  • Außerdem ist auf der rückwärtigen Oberfläche des SiC-Substrats 1 (der Hauptoberfläche, die der Seite gegenüberliegt, auf der die Halbleiterschicht 2 angeordnet ist) eine Drain-Elektrode 11 (eine zweite Hauptelektrode) ausgebildet, in dem Muldenbereich 4 untermittelbar unterhalb der Gate-Isolierschicht 9 wird ein Kanal gebildet, indem zwischen der Source-Elektrode 10 und der Drain-Elektrode 11 eine hohe Spannung angelegt wird und ferner eine positive Spannung an die Gate-Elektrode 8 angelegt wird, und ein Strom fließt auf einem Pfad von dem Source-Bereich 6 durch den Kanalbereich, den JFET-Bereich 16, die Halbleiterschicht 2, das SiC-Substrat 1 und die Drain-Elektrode 11 hindurch.
  • Hierbei besteht die Halbleiterschicht 2 aus SiC vom 4H-Polytyp, das ein hohes elektrisches Feld für einen Durchschlag aufweist, so dass ihre Durchschlagspannung verbessert wird.
  • Außerdem wird für die Halbleiterschicht 3 ein Siliciumcarbid vom Polytyp verwendet, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet, so dass die Herstellung in einem Herstellungsprozess für integrierte Schichten sichergestellt wird.
  • Das heißt, wenn die Halbleiterschicht 2 aus 4H-SiC besteht und die Halbleiterschicht 3 aus 3C-SiC oder 6H-SiC besteht, wird der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 3 einhergehend mit der Verbesserung der Durchschlagspannung durch das 4H-SiC mit einem hohen elektrischen Feld für einen Durchschlag größer als der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 2.
  • 2 stellt ein Energiebänderschema einer Halbleitereinheit mit isoliertem Gate des Stands der Technik ohne die Halbleiterschicht 3 dar, und die Gate-Isolierschicht 9 ist direkt mit der Halbleiterschicht 2 in Kontakt gebracht. In 2 repräsentiert Ec eine Leitungsbandkante der Halbleiterschicht 2, Ev repräsentiert eine Valenzbandkante, und ΔEc repräsentiert eine Energiedifferenz (einen Bandversatz) zwischen der Leitungsbandkante Ec der Halbleiterschicht 2 und einer Energiebandkante der Gate-Isolierschicht 9.
  • 3 stellt indessen ein Energiebänderschema einer Halbleitereinheit mit isoliertem Gate dar, welche die Halbleiterschicht 3 aufweist, und die Halbleiterschicht 3 ist zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 2 eingefügt. Außerdem repräsentiert ΔE einen Bandversatz zwischen der Leitungsbandkante Ec der Halbleiterschicht 2 und einer Leitungsbandkante Ec der Halbleiterschicht 3.
  • Wie in 3 dargestellt, liegt die Leitungsbandkante Ec der Halbleiterschicht 3 tiefer als die Leitungsbandkante Ec der Halbleiterschicht 2, der Bandversatz ΔEc zwischen der Leitungsbandkante Ec der Halbleiterschicht 3 und der Energiebandkante der Gate-Isolierschicht 19 wird größer als jener in 2.
  • Dementsprechend wird der Bandversatz zwischen der Gate-Isolierschicht 19 und einer Halbleitergrenzfläche durch das Abdecken des JFET-Bereichs 16 mit der Halbleiterschicht 3 vergrößert, die aus einem Siliciumcarbid vom Polytyp besteht, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet, außerdem wird das Unterbinden einer Injektion von Elektronen oder Löchern in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 durch Steuern der effektiven Masse von Elektronen oder Löchern mit der Halbleiterschicht 3 sichergestellt, und eine Steuerung des Werts eines Stroms wird sichergestellt, der in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 hineinfließt.
  • Das heißt, die Menge an Elektronen oder Löchern, die in die Gate-Isolierschicht 19 injiziert werden, ist durch den Bandversatz und die effektive Masse bestimmt, und wenn der Bandversatz größer wird oder die effektive Masse größer wird, nimmt die Anzahl der Elektronen oder Löcher ab, die von der Halbleiterschicht 2 in die Gate-Isolierschicht 19 injiziert werden.
  • Der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleitergrenzfläche ist durch den Wert einer physikalischen Eigenschaft bestimmt, der Bandversatz zwischen der Gate-Isolierschicht 19 und einer Halbleitergrenzfläche wird vergrößert, wenn die gleiche Gate-Isolierschicht 19 durch Verwenden der Halbleiterschicht 3 die tiefere Leitungsbandkante oder Valenzbandkante im Vergleich zu jenen der Halbleiterschicht 2 aufweist.
  • Des Weiteren handelt es sich bei der effektiven Masse um den Wert einer physikalischen Eigenschaft, der spezifisch bei Halbleitermaterialien verwendet wird; daher wird die Wahl des Bandversatzes und der effektiven Masse durch Anordnen der Halbleiterschicht 3 sichergestellt, die sich von der Halbleiterschicht 2 unterscheidet, und das Unterbinden einer Injektion von Elektronen und Löchern in die isolierende Schicht 19 oberhalb des JFET-Bereichs 16 wird sichergestellt. Im Ergebnis wird das Unterbinden von zeitlichen Veränderungen der Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 sichergestellt.
  • Es ist anzumerken, dass der Bandversatz ΔE zwischen der Leitungsbandkante Ec der Halbleiterschicht 2 und der Leitungsbandkante Ec der Halbleiterschicht 3 zur Erzielung eines derartigen Effekts bevorzugt gleich 0,3 eV oder größer ist. Im Einzelnen ist es bevorzugt, dass die Halbleiterschicht 3 und die Halbleiterschicht 2 derart gewählt werden, dass das Leitungsband der Halbleiterschicht 3 um 0,3 eV oder mehr tiefer als das Leitungsband des Halbleiters 2 liegt. Wenn der Bandversatz größer wird, wird ein Hereinströmen von Ladungsträgern in die Gate-Isolierschicht 19 stärker unterbunden.
  • Es ist anzumerken, dass der Bandversatz ΔE zwischen der Leitungsbandkante Ec der Halbleiterschicht 2 und der Leitungsbandkante Ec der Halbleiterschicht 3 etwa gleich 0,9 eV ist, wenn die Halbleiterschicht 2 aus SiC vom 4H-Polytyp besteht und die Halbleiterschicht 3 aus 3C-SiC besteht, und der Bandversatz ΔE zwischen der Leitungsbandkante Ec der Halbleiterschicht 2 und der Leitungsbandkante Ec der Halbleiterschicht 3 etwa gleich 0,15 eV ist, wenn die Halbleiterschicht 3 aus 6H-SiC besteht.
  • Herstellungsverfahren
  • Als Nächstes ist unter Bezugnahme auf die 4 bis 10, bei denen es sich um Querschnittsansichten handelt, die den Herstellungsprozess sequentiell darstellen, ein Verfahren zur Herstellung des SiC-MOSFET 100 beschrieben.
  • Zunächst wird, wie in 4 dargestellt, auf der einen Seite einer Hauptoberfläche (der Hauptoberfläche auf der vorderen Seite) eines SiC-Substrats 1 eine Halbleiterschicht 2 vom n-Typ mittels chemischer Gasphasenabscheidung (CVD) epitaxial aufgewachsen, hierbei handelt es sich bei der Halbleiterschicht 2 um eine Siliciumcarbid-Halbleiterschicht, die aus dem gleichen 4H-Polytyp wie jenem des SiC-Substrats 1 besteht.
  • Es ist anzumerken, dass das SiC-Substrat 1 eine Dicke von 10 bis 500 µm aufweist und Störstellen vom n-Typ in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 enthält. Es ist anzumerken, dass die Halbleiterschicht 2 eine Dicke von 3 µm bis 250 µm aufweist und Störstellen vom n-Typ in einem Bereich von 1 × 1014 cm-3 bis 1 × 1017 cm-3 enthält. Es ist anzumerken, dass die Dicke der Halbleiterschicht 2 in Abhängigkeit von einer Durchschlagspannung (Arbeitsspannung) bestimmt wird, die der SiC-MOSFET 100 erfordert.
  • Danach wird mittels CVD eine epitaxiale Schicht 31, die aus einem Siliciumcarbid vom Polytyp besteht, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet, auf der Halbleiterschicht 2 aufgewachsen. Die epitaxiale Schicht 31 weist eine Dicke von 3 nm bis 3 µm auf und enthält Störstellen vom n-Typ oder Störstellen vom p-Typ in einem Bereich von 1 × 1014 cm-3 bis 1 × 1019 cm-3.
  • Das Bilden der Halbleiterschicht 3 durch epitaxiales Aufwachsen erleichtert eine Steuerung der Konzentration von Störstellen in der Halbleiterschicht 3.
  • Es ist anzumerken, dass ein an der Gate-Isolierschicht 19 anliegendes elektrisches Feld relaxiert wird, ohne den Widerstand des JFET-Bereichs 16 zu erhöhen, indem die Dicke der Halbleiterschicht 3 mit 200 nm oder weniger vorgegeben wird.
  • Im Einzelnen nimmt die Schwierigkeit, an einem oberen Schichtbereich des JFET-Bereichs 16 eine Inversionsschicht zu bilden, einhergehend mit einer Vergrößerung der Schichtdicke der Halbleiterschicht 3 zu, die Dicke der Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 wird in der Praxis größer, daher nimmt der Widerstand des JFET-Bereichs zu, und der Ein-Widerstand nimmt zu. Daher weist die Halbleiterschicht 3 bevorzugt eine Schichtdicke auf, die so gering wie möglich ist.
  • Wenn es sich hierbei bei dem Polytyp der Halbleiterschicht 2 um den 4H-Typ handelt, wird in Betracht gezogen, dass der Polytyp der epitaxialen Schicht 31 der 3C- oder der 6H-Polytyp ist, er ist jedoch nicht auf diese beschränkt, außerdem ist die epitaxiale Schicht 31 nicht auf Siliciumcarbid beschränkt. Es kann ein Halbleiter angewendet werden, der eine tiefere Valenzbandkante als jene der Halbleiterschicht 2 aufweist (oder ein Halbleiter, der eine hohe Leitungsbandkante aufweist), der auf der Halbleiterschicht 2 gebildet werden kann.
  • Als Nächstes wird in dem Schritt gemäß 5 mittels einer Photolithographie-Technik eine (nicht gezeigte) Maske mit einer Struktur, die nur einen Bereich bedeckt, der zu der Halbleiterschicht 3 werden soll, auf der epitaxialen Schicht 31 gebildet; die epitaxiale Schicht 31 wird durch Verwenden der Maske mittels eines Ätzvorgangs selektiv entfernt, so dass die Halbleiterschicht 3 auf der Halbleiterschicht 2 strukturiert wird. Als Maske wird zum Beispiel eine Resist-Maske verwendet.
  • Als Nächstes wird in dem Schritt gemäß 6 mittels einer Photolithographie-Technik eine Maske RM1 gebildet, welche die Halbleiterschicht 3 bedeckt und die Öffnungen derart aufweist, dass Bereiche, die zu den Muldenbereichen 4 werden sollen, freigelegt werden. Es ist anzumerken, dass die Maske, die zur Strukturierung der Halbleiterschicht 3 verwendet wird, als die Maske RM1 erneut verwendet werden kann.
  • Nach der Bildung der Maske RM1 werden Störstellen vom p-Typ durch Ionenimplantation von einem Ort oberhalb der Maske RM1 eingebracht, so dass die Muldenbereiche 4 selektiv an oberen Schichtbereichen der Halbleiterschicht 2 gebildet werden. Hierbei weisen die Muldenbereiche 4 jeweils eine Dicke von 0,1 bis 3 µm auf, und die Störstellenkonzentration ist in einem Bereich von 1 × 1015 cm-3 bis 1 × 1019 cm-3 vorgegeben. Als Maske wird zum Beispiel eine Resist-Maske verwendet.
  • Als Nächstes wird in dem Schritt gemäß 7 mittels einer Photolithographie-Technik eine Maske RM2 gebildet, welche die Halbleiterschicht 3 bedeckt und die Öffnungen derart aufweist, dass Bereiche, die zu den Source-Bereichen 6 und den Mulden-Kontaktbereichen 5 werden sollen, freigelegt werden. Nach der Bildung der Maske RM2 werden mittels Ionenimplantation Störstellen vom p-Typ von einem Ort oberhalb der Maske RM2 eingebracht, so dass die Source-Bereiche 6 selektiv an oberen Schichtbereichen der Muldenbereiche 4 gebildet werden. Hierbei weisen die Source-Bereiche 6 jeweils eine Dicke von 0,03 bis 2,5 µm auf, und die Störstellenkonzentration derselben ist in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 vorgegeben. Als Maske wird zum Beispiel eine Resist-Maske verwendet.
  • Als Nächstes wird in dem Schritt gemäß 8 mittels einer Photolithographie-Technik eine Maske RM3 gebildet, welche die Halbleiterschicht 3 bedeckt und die Öffnungen derart aufweist, dass Bereiche freigelegt werden, die zu den Mulden-Kontaktbereichen 5 werden sollen. Nach der Bildung der Maske RM3 werden Störstellen vom p-Typ von einem Ort oberhalb der Maske RM3 durch Ionenimplantation eingebracht, so dass an oberen Schichtbereichen der Muldenbereiche 4 selektiv die Mulden-Kontaktbereiche 5 gebildet werden.
  • Hierbei weisen die Mulden-Kontaktbereiche 5 jeweils eine Dicke von 0,03 bis 2,5 µm auf, und die Störstellenkonzentration derselben ist in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 vorgegeben. Als Maske wird zum Beispiel eine Resist-Maske verwendet.
  • Nach dem Entfernen der Maske RM3 wird ein Tempervorgang durchgeführt, um die Störstellen zu aktivieren. Eine Bedingung für den Tempervorgang besteht darin, über 30 Minuten hinweg oder länger eine Erwärmung in einer Stickstoff- oder Argon-Atmosphäre bei 1500 °C oder einer höheren Temperatur durchzuführen, dabei handelt es sich jedoch lediglich um ein Beispiel. Es ist anzumerken, dass die Reihenfolge der Durchführung einer Ionenimplantation und einer Aktivierung für die Muldenbereiche 4, die Mulden-Kontaktbereiche 5 und die Source-Bereiche 6 beliebig sein kann.
  • Als Nächstes wird in dem Schritt gemäß 9 auf der gesamten Oberfläche der einen Seite der Hauptoberfläche des SiC-Substrats 1 eine Siliciumoxid-Schicht 91gebildet. Das Bilden der Siliciumoxid-Schicht 91 kann mittels CVD oder mittels eines thermischen Oxidationsverfahrens durchgeführt werden. Es ist anzumerken, dass die Siliciumoxid-Schicht 91 derart gebildet wird, dass die Schichtdicke der oberen Oberfläche und der seitlichen Oberflächen auf der Halbleiterschicht 3 so gebildet wird, dass die Schichtdicke der isolierenden Schicht 19 (1) größer als jene der Gate-Isolierschicht 9 (1) ist, wobei diese danach selektiv entfernt wird, damit die Gate-Isolierschicht 9 die vorgegebene Dicke aufweist.
  • Selbstverständlich kann die gesamte Siliciumoxid-Schicht 91 so gebildet werden, dass sie die gleiche Dicke wie die Gate-Isolierschicht 9 aufweist. Es ist anzumerken, dass die Gate-Isolierschicht 9 zum Beispiel eine Dicke von etwa 50 nm aufweist. Außerdem ist die Gate-Isolierschicht 9 nicht auf eine Siliciumoxid-Schicht (SiO2) beschränkt, es können beispielsweise auch SiON, SiN, Al2O3, HfO2, La2O3 verwendet werden.
  • Als Nächstes wird in dem Schritt gemäß 10 zum Beispiel mittels CVD eine polykristalline Silicium-Schicht 81, die Störstellen vom n-Typ oder Störstellen vom p-Typ in einem Bereich von 1 × 1017 cm-3 bis 1 × 1021 cm-3 enthält, derart gebildet, dass die Siliciumoxid-Schicht 91 mit dieser bedeckt ist.
  • Danach wird die Gate-Elektrode 8 durch selektives Entfernen der polykristallinen Silicium-Schicht 81 derart strukturiert, dass die polykristalline Silicium-Schicht 81 über der Halbleiterschicht 3, außerhalb der seitlichen Oberflächen der Halbleiterschicht 3, über den Muldenbereichen 4 und zumindest auf einem Bereich von jedem der Source-Bereiche 6 verbleibt.
  • Danach wird die Siliciumoxid-Schicht, die zu der isolierenden Zwischenschicht 7 werden soll, auf der gesamten Oberfläche der einen Seite der Hauptoberfläche des SiC-Substrats 1 gebildet, welche die Gate-Elektrode 8 aufweist, und es werden die Kontaktlöcher CH, welche die isolierende Zwischenschicht 7 durchdringen und sich bis zu den Mulden-Kontaktbereichen 5 erstrecken, und der Bereich des oberen Bereichs von jedem der Source-Bereiche 6 gebildet.
  • Es wird eine Source-Elektrode 10 derart gebildet, dass das Kontaktloch CH in dieser eingebettet ist; auf einer rückwärtigen Oberfläche des SiC-Substrats 1 wird eine Drain-Elektrode 11 gebildet, so dass der in 1 dargestellte SiC-MOSFET 100 erhalten wird. Es ist anzumerken, dass die Source-Elektrode 10 und die Drain-Elektrode 11 aus einer Metallschicht gebildet werden können, die aus Nickel, Gold, Kupfer o. dgl. besteht.
  • Es ist anzumerken, dass bei der vorstehenden Beschreibung, wenngleich ein Beispiel beschrieben ist, bei dem die Halbleiterschicht 3 auf der Halbleiterschicht 2 gebildet wird und dann die Störstellenbereiche gebildet werden, wie beispielsweise die Muldenbereiche 4 und so weiter, die Halbleiterschicht 3 jedoch auch gebildet werden kann, nachdem die Störstellenbereiche, wie beispielsweise die Muldenbereiche 4 und so weiter, in der Halbleiterschicht 2 gebildet worden sind.
  • In diesem Fall wird der erste Aktivierungs-Tempervorgang nach der Bildung der Störstellenbereiche durchgeführt, bevor die Halbleiterschicht 3 gebildet wird, und der zweite Aktivierungs-Tempervorgang wird durchgeführt, nachdem die Halbleiterschicht 3 gebildet worden ist. In jedem Fall wird der Aktivierungs-Tempervorgang bevorzugt vor einer Bildung der Gate-Isolierschicht 9 durchgeführt. Außerdem kann die Anzahl von Aktivierungs-Tempervorgängen gleich zwei oder größer sein.
  • Modifikation
  • Die Halbleiterschicht 3 kann durch Implantieren von Ionen eines Elements der Gruppe IV in einen oberen Schichtbereich der Halbleiterschicht 2 gebildet werden, ohne ein epitaxiales Aufwachsen zu verwenden. In dem Fall, in dem eine Ionenimplantation verwendet wird, wird eine Steuerung der Tiefe der Halbleiterschicht 3 erleichtert.
  • Das Implantieren eines Elements der Gruppe IV in die Halbleiterschicht 2 verbreitert den Gitterabstand in einem Implantationsbereich der Halbleiterschicht 2, wobei ein Halbleiter mit einer kleineren Bandlücke als jener der Halbleiterschicht 2 gebildet wird, und der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 3 wird groß. Ein einsetzbares Element der Gruppe IV umfasst Germanium, Silicium, Zinn und Kohlenstoff. Durch Steuern einer zusätzlichen Menge an Germanium wird die Bandlücke in Bezug auf die Bandlücke von 4H-SiC zum Beispiel um 0,05 eV bis 0,5 eV schmaler.
  • Außerdem können vor oder nach einer Implantation von Ionen eines Elements der Gruppe IV mittels einer Ionenimplantation oder einer thermischen Diffusion Störstellen vom n-Typ oder Störstellen vom p-Typ in die Halbleiterschicht 3 eingebracht werden.
  • Im Folgenden wird unter Bezugnahme auf die 11 und 12 ein Verfahren zur Herstellung der Halbleiterschicht 3 mittels einer Ionenimplantation beschrieben. Wie in 11 dargestellt, wird eine Halbleiterschicht 2 vom n-Typ auf der einen Seite der Hauptoberfläche des SiC-Substrats 1 zum Beispiel mittels CVD epitaxial aufgewachsen, danach wird zum Beispiel Germanium (Ge) durch Ionenimplantation mit einer Implantationsenergie von etwa 100 keV in einen oberen Schichtbereich der Halbleiterschicht 2 eingebracht, um eine Ionenimplantationsschicht 32 zu bilden.
  • Als Nächstes wird in dem Schritt gemäß 12 mittels einer Photolithographie-Technik eine (nicht gezeigte) Maske mit einer Struktur, die nur einen Bereich bedeckt, der zu der Halbleiterschicht 3 werden soll, auf der Ionenimplantationsschicht 32 gebildet, die Ionenimplantationsschicht 32 wird durch Verwenden der Maske mittels eines Ätzvorgangs selektiv entfernt, so dass die Halbleiterschicht 3 auf der Halbleiterschicht 2 strukturiert wird. Die folgenden Schritte sind die gleichen wie die Schritte, die unter Bezugnahme auf die 6 bis 10 beschrieben worden sind. Als Maske wird zum Beispiel eine Resist-Maske verwendet.
  • Ausführungsform 2
  • Konfiguration einer Einheit
  • 13 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 2 gemäß der vorliegenden Erfindung darstellt. Es ist anzumerken, dass die Komponenten in 13, welche die gleichen wie bei dem unter Bezugnahme auf 1 beschriebenen SiC-MOSFET 100 sind, mit den gleichen Bezugszeichen bezeichnet sind und sich überschneidende Beschreibungen weggelassen sind.
  • Wie in 13 dargestellt, ist bei einem SiC-MOSFET 200 eine Halbleiterschicht 3A (eine zweite Halbleiterschicht) auf der einen Seite einer Hauptoberfläche der Halbleiterschicht 2, die dem oberen JFET-Bereich 16 entspricht, derart ausgebildet, dass der JFET-Bereich 16 teilweise mit dieser bedeckt ist.
  • Die Halbleiterschicht 3A bedeckt den JFET-Bereich 16 teilweise, daher wird ein Bereich in dem JFET-Bereich 16, in dem die elektrische Feldstärke hoch wird, sicher geschützt. Wenn die Breite der Halbleiterschicht 3A außerdem kleiner als die Breite des JFET-Bereichs 16 ist, dann ist die Gate-Isolierschicht 9 oberhalb des JFET-Bereich 16 angeordnet, so dass der Verbindungwiderstand zwischen dem Muldenbereich 4 und der Halbleiterschicht 2 verringert wird.
  • Hierbei besteht die Halbleiterschicht 2 aus SiC vom 4H-Polytyp, das ein hohes elektrisches Feld für einen Durchschlag aufweist, so dass eine Durchschlagspannung derselben verbessert wird. Außerdem wird für die Halbleiterschicht 3A ein Siliciumcarbid vom Polytyp verwendet, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet, so dass die Herstellung in einem Herstellungsprozess für integrierte Schichten sichergestellt ist.
  • Das heißt, wenn die Halbleiterschicht 2 aus 4H-SiC besteht und die Halbleiterschicht 3A aus 3C-SiC oder 6H-SiC besteht, dann wird der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 3A einhergehend mit der Verbesserung der Durchschlagspannung durch das 4H-SiC, das ein hohes elektrisches Feld für einen Durchschlag aufweist, größer als der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 2.
  • Dementsprechend wird der Bandversatz zwischen der Gate-Isolierschicht 19 und einer Halbleiter-Grenzfläche durch Bedecken des JFET-Bereichs 16 mit der Halbleiterschicht 3A vergrößert, die aus einem Siliciumcarbid vom Polytyp besteht, das sich von jenem der Halbleiterschicht 2 unterscheidet; außerdem wird ein Unterbinden der Injektion von Elektronen oder Löchern in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 durch Steuern der effektiven Masse der Elektronen oder Löcher mit der Halbleiterschicht 3A sichergestellt, und es wird eine Steuerung des Werts eines Stroms sichergestellt, der in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 hineinfließt.
  • Modifikation
  • Bei dem SiC-MOSFET 200 kann die Halbleiterschicht 3A auch durch eine Implantation von Ionen eines Elements der Gruppe IV in einen oberen Schichtbereich der Halbleiterschicht 2 gebildet werden, ohne ein epitaxiales Aufwachsen zu verwenden. Das Herstellungsverfahren ist bei Ausführungsform 1 beschrieben, daher wird die Beschreibung weggelassen.
  • Ausführungsform 3
  • Konfiguration einer Einheit
  • 14 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 3 gemäß der vorliegenden Erfindung darstellt. Es ist anzumerken, dass die Komponenten in 14, welche die gleichen wie bei dem unter Bezugnahme auf 1 beschriebenen SiC-MOSFET 100 sind, mit den gleichen Bezugszeichen bezeichnet sind und sich überschneidende Beschreibungen weggelassen sind.
  • Wie in 14 dargestellt, ist bei einem SiC-MOSFET 300 eine Halbleiterschicht 3 (eine zweite Halbleiterschicht) auf der einen Seite einer Hauptoberfläche der Halbleiterschicht 2, die dem oberen JFET-Bereich 16 entspricht, derart ausgebildet, dass der JFET-Bereich 16 mit dieser bedeckt ist, und eine Halbleiterschicht 13 (eine dritte Halbleiterschicht) ist derart ausgebildet, dass die Halbleiterschicht 3 mit dieser bedeckt ist. Es ist anzumerken, dass die Halbleiterschicht 13 ebenfalls durch epitaxiales Aufwachsen gebildet wird. Die obere Oberfläche und die seitlichen Oberflächen von laminierten Schichten der Halbleiterschichten 3 und 13 sind durch eine isolierende Schicht 19 bedeckt.
  • Hierbei besteht die Halbleiterschicht 2 aus SiC oder einem 4H-Polytyp mit einem hohen elektrischen Feld für einen Durchschlag, so dass ihre Durchschlagspannung verbessert wird. Außerdem wird für die Halbleiterschicht 3 ein Siliciumcarbid vom Polytyp verwendet, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet, so dass die Herstellung in einem Herstellungsprozess für integrierte Schichten sichergestellt ist.
  • Das heißt, wenn die Halbleiterschicht 2 aus 4H-SiC besteht und die Halbleiterschicht 3 aus 3C-SiC oder 6H-SiC besteht, wird der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 3 einhergehend mit der Verbesserung der Durchschlagspannung durch das 4H-SiC mit einem hohen elektrischen Feld für einen Durchschlag größer als der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 2.
  • Dementsprechend wird der Bandversatz zwischen der Gate-Isolierschicht 19 und einer Halbleiter-Grenzfläche durch Bedecken des JFET-Bereichs 16 mit der Halbleiterschicht 3 vergrößert, die aus einem Siliciumcarbid vom Polytyp besteht, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet; außerdem wird durch Steuern der effektiven Masse von Elektronen oder Löchern mit der Halbleiterschicht 3 das Unterbinden einer Injektion von Elektronen oder Löchern in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 sichergestellt, und eine Steuerung des Werts eines Stroms wird sichergestellt, der in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 hinein fließt.
  • Außerdem kann durch Einsetzen einer Konfiguration, bei der die Halbleiterschicht 13 die Halbleiterschicht 3 bedeckt, zum Beispiel ein Nitrid-Halbleiter AlN an der Halbleiterschicht 13 angebracht werden, bei dem eine Schwierigkeit in Bezug auf ein direktes Aufwachsen auf der Halbleiterschicht 2 besteht. Es ist anzumerken, dass, wenngleich der Leitfähigkeitstyp der Halbleiterschicht 3 entweder der p-Typ oder der n-Typ sein kann, der Leitfähigkeitstyp der Halbleiterschicht 13 der gleiche Leitfähigkeitstyp ist, der bei der Halbleiterschicht 3 verwendet wird.
  • In einem Fall, in dem AlN an der Halbleiterschicht 13 angebracht wird, wird außerdem der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 13 größer als der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 3, indem die Halbleiterschicht 13 angeordnet wird, ein Auswahlbereich der effektiven Masse wird stärker erweitert.
  • Hierbei stellt 15 ein Energiebänderschema einer Halbleitereinheit mit isoliertem Gate dar, welche die Halbleiterschicht 13 aufweist, und die Halbleiterschichten 13 und 3 sind zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 2 eingefügt. Wie in 15 dargestellt, liegt die Leitungsbandkante Ec der Halbleiterschicht 13 tiefer als die Leitungsbandkante Ec der Halbleiterschicht 3, der Bandversatz ΔEc zwischen der Leitungsbandkante Ec der Halbleiterschicht 13 und der Energiebandkante der Gate-Isolierschicht 19 wird größer als jener in 3.
  • Dementsprechend wird der Bandversatz zwischen der Gate-Isolierschicht 19 und einer Halbleiter-Grenzfläche vergrößert, indem der JFET-Bereich 16 mit den Halbleiterschichten 3 und 13 bedeckt wird, die aus einem Siliciumcarbid vom Polytyp bestehen, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet; außerdem wird durch das Steuern der effektiven Masse von Elektronen oder Löchern mit den Halbleiterschichten 3 und 13 das Unterbinden einer Injektion von Elektronen oder Löchern in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 sichergestellt, und es wird eine Steuerung des Werts eines Stroms sichergestellt, der in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 hinein fließt.
  • Modifikation
  • Auch können die Halbleiterschichten 3 und 13 bei dem SiC-MOSFET 300 durch eine Implantation von Ionen von Elementen der Gruppe IV an oberen Schichtbereichen der Halbleiterschicht 2 gebildet werden, ohne ein epitaxiales Aufwachsen zu verwenden. In diesem Fall werden Ionenspezies des Elements der Gruppe IV, die in die Halbleiterschicht 3 zu implantieren sind, gegenüber Ionenspezies des Elements der Gruppe IV geändert, die in die Halbleiterschicht 13 zu implantieren sind, außerdem wird die Implantationsenergie geändert, um die Halbleiterschicht 3 tiefer als die Halbleiterschicht 13 zu bilden.
  • Ausführungsform 4
  • Konfiguration einer Einheit
  • 16 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 4 gemäß der vorliegenden Erfindung darstellt. Es ist anzumerken, dass die Komponenten in 16, welche die gleichen wie jene bei dem unter Bezugnahme auf 14 beschriebenen SiC-MOSFET 300 sind, mit den gleichen Bezugszeichen bezeichnet sind und sich überschneidende Beschreibungen weggelassen sind.
  • Wie in 16 dargestellt, ist bei einem SiC-MOSFET 400 auf der einen Seite einer Hauptoberfläche der Halbleiterschicht 2, die dem oberen JFET-Bereich 16 entspricht, eine Halbleiterschicht 3A (eine zweite Halbleiterschicht) derart ausgebildet, dass der JFET-Bereich 16 teilweise mit dieser bedeckt ist, und eine Halbleiterschicht 13A (eine dritte Halbleiterschicht) ist derart ausgebildet, dass die Halbleiterschicht 3A mit dieser bedeckt ist. Die obere Oberfläche und die seitlichen Oberflächen der laminierten Schichten der Halbleiterschichten 3A und 13A sind mit einer isolierenden Schicht 19 bedeckt.
  • Die Halbleiterschichten 3A und 13A bedecken teilweise den JFET-Bereich 16, daher ist ein Bereich in dem JFET-Bereich 16, in dem die elektrische Feldstärke hoch wird, sicher geschützt. Wenn ferner die Breiten der Halbleiterschichten 3A und 13A kleiner als die Breite des JFET-Bereichs 16 sind, wird der Verbindungswiderstand zwischen dem Muldenbereich 4 und der Halbleiterschicht 2 durch das Anordnen der Gate-Isolierschicht 9 oberhalb des JFET-Bereichs 16 verringert.
  • Hierbei besteht die Halbleiterschicht 2 aus einem SiC vom 4H-Polytyp, das ein hohes elektrisches Feld für einen Durchschlag aufweist, so dass ihre Durchschlagspannung verbessert wird. Außerdem wird das Siliciumcarbid vom Polytyp, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet, für die Halbleiterschicht 3A verwendet, so dass die Herstellung in einem Herstellungsprozess für integrierte Schichten sichergestellt wird.
  • Das heißt, wenn die Halbleiterschicht 2 aus 4H-SiC besteht und die Halbleiterschicht 3 aus 3C-SiC oder 6H-SiC besteht, wird der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 3A einhergehend mit der Verbesserung der Durchschlagspannung durch das 4H-SiC, das ein hohes elektrisches Feld für einen Durchschlag aufweist, größer als der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 2.
  • Dementsprechend wird der Bandversatz zwischen der Gate-Isolierschicht 19 und einer Halbleiter-Grenzfläche durch Bedecken des JFET-Bereichs 16 mit der Halbleiterschicht 3A vergrößert, die aus einem Siliciumcarbid vom Polytyp besteht, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet; außerdem wird durch Steuern der effektiven Masse von Elektronen oder Löchern mit der Halbleiterschicht 3A das Unterbinden einer Injektion von Elektronen oder Löchern in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 sichergestellt, und es wird eine Steuerung des Werts eines Stroms sichergestellt, der in die Gate-Isolierschicht 19 oberhalb des JFET-Bereichs 16 hinein fließt.
  • Außerdem kann durch Einsetzen einer Konfiguration, bei der die Halbleiterschicht 13A die Halbleiterschicht 3A bedeckt, zum Beispiel ein Nitrid-Halbleiter AlN, bei dem eine Schwierigkeit in Bezug auf ein direktes Aufwachsen auf der Halbleiterschicht 2 besteht, an der Halbleiterschicht 13A angebracht werden. Es ist anzumerken, dass, wenngleich es sich bei dem Leitfähigkeitstyp der Halbleiterschicht 3A entweder um den p-Typ oder den n-Typ handelt, der Leitfähigkeitstyp der Halbleiterschicht 13A der gleiche Leitfähigkeitstyp ist, der bei der Halbleiterschicht 3A verwendet wird.
  • In dem Fall, in dem AlN an der Halbleiterschicht 13 angebracht wird, wird der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 13 größer als der Bandversatz zwischen der Gate-Isolierschicht 19 und der Halbleiterschicht 3, außerdem wird ein Auswahlbereich der effektiven Masse durch Anordnen der Halbleiterschicht 13 stärker erweitert.
  • Außerdem kann des Weiteren zusätzlich zu der Halbleiterschicht 13 eine sich von dieser unterscheidende Halbleiterschicht gebildet werden.
  • Modifikation
  • Auch können die Halbleiterschichten 3A und 13A bei dem SiC-MOSFET 400 durch eine Ionenimplantation von Elementen der Gruppe IV an oberen Schichtbereichen der Halbleiterschicht 2 gebildet werden, ohne ein epitaxiales Aufwachsen zu verwenden.
  • Ausführungsform 5
  • Konfiguration einer Einheit
  • 17 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß Ausführungsform 5 gemäß der vorliegenden Erfindung darstellt. Es ist anzumerken, dass die Komponenten in 17, welche die gleichen wie jene bei dem unter Bezugnahme auf 1 beschriebenen SiC-MOSFET 100 sind, mit den gleichen Bezugszeichen bezeichnet sind und sich überschneidende Beschreibungen weggelassen sind.
  • Wie in 17 dargestellt, ist bei dem SiC-MOSFET 500 ein Kanalbereich 14 (ein Störstellenbereich) von einem oberen Schichtbereich des JFET-Bereichs 16 bis zu oberen Schichtbereichen der Muldenbereiche 4 angeordnet, und die Halbleiterschicht 3 (eine zweite Halbleiterschicht) ist derart ausgebildet, dass der Kanalbereich 14 innerhalb des JFET-Bereichs 16 mit dieser bedeckt ist.
  • Der Leitfähigkeitstyp des Kanalbereichs 14 ist unabhängig von dem Leitfähigkeitstyp des SiC-MOSFET vorgegeben.
  • Die Anordnung des Kanalbereichs 14 stellt eine Schwellenwertauslegung für die Einheit unabhängig von den Muldenbereichen 4 sicher.
  • Es ist anzumerken, dass der Kanalbereich 14 auch unterhalb der Halbleiterschicht 3 ausgebildet ist, in diesem Bereich ist jedoch ein Kanal nicht ausgebildet, der tatsächliche Kanal ist in den Muldenbereichen 4 und dem Kanalbereich 14 oberhalb der Muldenbereiche 4 ausgebildet.
  • Im Folgenden ist bezugnehmend auf die 18 bis 20 ein Verfahren zur Herstellung des Kanalbereichs 14 mittels Ionenimplantation beschrieben.
  • Wie in 18 dargestellt, wird auf der einen Seite der Hauptoberfläche des SiC-Substrats 1 eine Halbleiterschicht 2 vom n-Typ zum Beispiel mittels CVD epitaxial aufgewachsen, danach wird eine Halbleiterschicht 141, die Störstellen vom n-Typ aufweist, zum Beispiel mittels CVD durch epitaxiales Aufwachsen auf der Halbleiterschicht 2 gebildet. Die Halbleiterschicht 141 weist eine Dicke von 3 nm bis 5 µm auf und enthält Störstellen vom n-Typ in einem Bereich von 1 × 1013 cm-3 bis 5 × 1018 cm-3.
  • Danach wird zum Beispiel mittels CVD eine epitaxiale Schicht 31, die aus einem Siliciumcarbid vom Polytyp besteht, das sich von dem Siliciumcarbid vom Polytyp der Halbleiterschicht 2 unterscheidet, auf der Halbleiterschicht 141 aufgewachsen.
  • Als Nächstes wird mittels einer Photolithographie-Technik eine (nicht gezeigte) Maske mit einer Struktur, die nur einen Bereich bedeckt, der zu der Halbleiterschicht 3 werden soll, auf der epitaxialen Schicht 31 gebildet; die epitaxiale Schicht 31 wird durch Verwenden der Maske mittels eines Ätzvorgangs selektiv entfernt, so dass die Halbleiterschicht 3 auf der Halbleiterschicht 2 strukturiert wird, wie in 19 dargestellt. Als Maske wird zum Beispiel eine Resist-Maske verwendet.
  • Als Nächstes wird in dem Schritt gemäß 20 mittels einer Photolithographie-Technik eine Maske RM11 gebildet, welche die Halbleiterschicht 3 bedeckt und die Öffnungen derart aufweist, dass Bereiche, die zu den Muldenbereichen 4 werden sollen, freigelegt werden. Nach der Bildung der Maske RM11 werden Störstellen vom p-Typ von einem Ort oberhalb der Maske RM11 durch Ionenimplantation eingebracht, so dass die Muldenbereiche 4 selektiv an oberen Schichtbereichen der Halbleiterschicht 2 gebildet werden.
  • Hierbei handelt es sich bei der Halbleiterschicht 141 um einen Störstellenbereich vom n-Typ, daher kann die Bildung der Muldenbereiche 4 die Störstellenkonzentration verringern. Außerdem kann die Bildung der Muldenbereiche 4 die Halbleiterschicht 141 in einen Störstellenbereich vom p-Typ verwandeln. Als Maske wird zum Beispiel eine Resist-Maske verwendet.
  • Danach wird, wie unter Bezugnahme auf 7 beschrieben, mittels einer Photolithographie-Technik eine Resist-Maske gebildet, welche die Halbleiterschicht 3 bedeckt und die Öffnungen derart aufweist, dass Bereiche, die zu den Source-Bereichen 6 und den Mulden-Kontaktbereichen 5 werden sollen, freigelegt werden, und von einem Ort oberhalb der Resist-Maske werden durch Ionenimplantation Störstellen vom p-Typ eingebracht, so dass die Source-Bereiche 6 selektiv an oberen Schichtbereichen der Muldenbereiche 4 gebildet werden. Der Kanalbereich 14 ist von dem oberen Schichtbereich des JFET-Bereichs bis zu den oberen Schichtbereichen der Muldenbereiche 4 zu bilden. Die darauf folgenden Schritte sind die gleichen wie die unter Bezugnahme auf die 8 bis 10 beschriebenen Schritte.
  • Anwendung auf einen IGBT
  • Bei den vorstehend beschriebenen Ausführungsformen 1 bis 5 sind Konfigurationen beschrieben, bei denen die vorliegende Erfindung bei einem SiC-MOSFET verwendet wird, die Anwendung der vorliegenden Erfindung ist jedoch nicht auf einen MOSFET beschränkt, und die vorliegende Erfindung kann auch auf eine Halbleitereinheit mit isoliertem Gate angewendet werden, wie beispielsweise einen Bipolartransistor mit isoliertem Gate (IBGT).
  • Das heißt, die Anwendung der vorliegenden Erfindung auf einen IGBT, der eine IGBT-Einheitszelle aufweist, bei welcher der Leitfähigkeitstyp des SiC-Substrats 1, das in den 1, 13, 14, 16 und 17 dargestellt ist, der p-Typ (ein zweiter Leitfähigkeitstyp) ist, stellt ebenfalls den gleichen Effekt sicher.
  • Des Weiteren kann die vorliegende Erfindung auch auf ein freistehendes Substrat angewendet werden, bei dem das SiC-Substrat 1 mechanisch, chemisch oder mittels anderer Verfahren entfernt wird und das nur mit der Halbleiterschicht 2 konfiguriert ist. In diesem Fall weist die Konfiguration bei dem IGBT eine Schicht vom p-Typ anstelle eines SiC-Substrats vom p-Typ auf.
  • Obwohl die Erfindung im Detail beschrieben ist, ist die vorstehende Beschreibung in sämtlichen Aspekten nur illustrativ und nicht beschränkend zu verstehen. Es versteht sich, dass zahlreiche weitere Modifikationen und Variationen konzipiert werden können, ohne von dem Umfang der Erfindung abzuweichen.
  • Es ist anzumerken, dass Ausführungsformen und Modifikationen der vorliegenden Erfindung beliebig kombiniert werden können und, soweit angemessen, modifiziert oder dabei Merkmale weggelassen werden können, ohne von dem Umfang der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2011060930 A [0005]
    • JP 2004327891 A [0005]

Claims (14)

  1. Halbleitereinheit, die Folgendes aufweist: - ein Halbleitersubstrat; - eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist; - eine Mehrzahl von ersten Halbleiterbereichen, die selektiv an oberen Schichtbereichen der ersten Halbleiterschicht angeordnet sind, wobei die Mehrzahl von ersten Halbleiterbereichen einen zweiten Leitfähigkeitstyp aufweist; - einen zweiten Halbleiterbereich, der selektiv an einem oberen Schichtbereich von jedem der ersten Halbleiterbereiche angeordnet ist, wobei der zweite Halbleiterbereich einen ersten Leitfähigkeitstyp aufweist; - eine zweite Halbleiterschicht, die auf einem JFET-Bereich angeordnet ist, welcher der ersten Halbleiterschicht zwischen den ersten Halbleiterbereichen entspricht, und die so konfiguriert ist, dass sie zumindest einen Teil des JFET-Bereichs bedeckt; - eine Gate-Isolierschicht, die derart angeordnet ist, dass die ersten Halbleiterbereiche und die zweite Halbleiterschicht mit dieser bedeckt sind; - eine Gate-Elektrode, die auf der Gate-Isolierschicht angeordnet ist; - eine isolierende Zwischenschicht, die derart angeordnet ist, dass die Gate-Isolierschicht und die Gate-Elektrode mit dieser bedeckt sind; - ein Kontaktloch, das die Gate-Isolierschicht und die isolierende Zwischenschicht durchdringt, wobei zumindest der zweite Halbleiterbereich zu einem unteren Bereich hin freiliegt; - eine erste Hauptelektrode, die auf der isolierenden Zwischenschicht angeordnet ist und so konfiguriert ist, dass sie über das Kontaktloch mit dem zweiten Halbleiterbereich elektrisch verbunden ist; - eine zweite Hauptelektrode, die auf einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist, - wobei die erste Halbleiterschicht aus einem Siliciumcarbid-Halbleiter konfiguriert ist, der eine erste Bandlücke aufweist, - wobei die zweite Halbleiterschicht aus einem Halbleiter konfiguriert ist, der eine zweite Bandlücke aufweist, die schmaler als die erste Bandlücke ist.
  2. Halbleitereinheit nach Anspruch 1, die Folgendes aufweist: - eine dritte Halbleiterschicht, die auf der zweiten Halbleiterschicht angeordnet ist, wobei die dritte Halbleiterschicht aus einem Halbleiter konfiguriert ist, der eine dritte Bandlücke aufweist, die schmaler als die zweite Bandlücke ist.
  3. Halbleitereinheit nach Anspruch 1, die Folgendes aufweist: einen Störstellenbereich, der an einem oberen Schichtbereich von jedem der ersten Halbleiterbereiche angeordnet ist.
  4. Halbleitereinheit nach einem der Ansprüche 1 bis 3, wobei die zweite Halbleiterschicht derart angeordnet ist, dass der gesamte JFET-Bereich mit dieser bedeckt ist.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 3, wobei die zweite Halbleiterschicht derart angeordnet ist, dass ein Teil des JFET-Bereichs mit dieser bedeckt ist.
  6. Halbleitereinheit nach Anspruch 1, wobei sich ein Siliciumcarbid-Halbleiter, der in der ersten Halbleiterschicht enthalten ist, in Bezug auf einen Polytyp von einem Siliciumcarbid-Halbleiter unterscheidet, der in der zweiten Halbleiterschicht enthalten ist.
  7. Halbleitereinheit nach Anspruch 6, wobei die erste Halbleiterschicht aus 4H-SiC besteht.
  8. Halbleitereinheit nach Anspruch 7, wobei die zweite Halbleiterschicht aus 3H-SiC oder 6H-SiC besteht.
  9. Halbleitereinheit nach Anspruch 7, wobei die zweite Halbleiterschicht irgendein zusätzliches Material von Germanium, Silicium, Zinn und Kohlenstoff aufweist.
  10. Halbleitereinheit nach Anspruch 1, wobei die zweite Halbleiterschicht eine Dicke von 200 nm oder eine geringere Dicke aufweist.
  11. Halbleitereinheit nach Anspruch 1, wobei das Halbleitersubstrat einen Siliciumcarbid-Halbleiter eines ersten Leitfähigkeitstyps mit einer ersten Bandlücke aufweist.
  12. Halbleitereinheit nach Anspruch 1, wobei das Halbleitersubstrat einen Siliciumcarbid-Halbleiter eines zweiten Leitfähigkeitstyps mit der ersten Bandlücke aufweist.
  13. Verfahren zur Herstellung der Halbleitereinheit nach Anspruch 1, wobei das Verfahren die folgenden Schritte umfasst: (a) Bilden der ersten Halbleiterschicht des ersten Leitfähigkeitstyps auf der ersten Hauptoberfläche des Halbleitersubstrats durch epitaxiales Aufwachsen; (b) nach der Bildung einer epitaxialen Schicht auf der ersten Halbleiterschicht durch ein epitaxiales Aufwachsen: Bilden der zweiten Halbleiterschicht, indem eine Strukturierung derart durchgeführt wird, dass zumindest ein Teil des JFET-Bereichs mit dieser bedeckt ist; (c) selektives Bilden der ersten Halbleiterbereiche des zweiten Leitfähigkeitstyps und der zweiten Halbleiterbereiche des ersten Leitfähigkeitstyps an einem oberen Schichtbereich der ersten Halbleiterschicht; (d) Bilden der Gate-Isolierschicht derart, dass die ersten Halbleiterbereiche und die zweite Halbleiterschicht mit dieser bedeckt sind; (e) Bilden der Gate-Elektrode auf der Gate-Isolierschicht; (f) Bilden der isolierenden Zwischenschicht derart, dass die Gate-Isolierschicht und die Gate-Elektrode mit dieser bedeckt sind; (g) Bilden des Kontaktlochs, das die Gate-Isolierschicht und die isolierende Zwischenschicht durchdringt, wobei zumindest der zweite Halbleiterbereich zu dem unteren Bereich desselben hin freiliegt; (h) Bilden der ersten Hauptelektrode, die auf der isolierenden Zwischenschicht angeordnet wird und so konfiguriert wird, dass sie über das Kontaktloch mit dem zweiten Halbleiterbereich elektrisch verbunden ist; und (i) Bilden der zweiten Hauptelektrode, die auf der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet wird, wobei der Schritt (a) einen Schritt aufweist, bei dem die ersten Halbleiterschicht mit dem Siliciumcarbid-Halbleiter gebildet wird, der die erste Bandlücke aufweist, wobei der Schritt (b) einen Schritt aufweist, bei dem die zweite Halbleiterschicht mit dem Siliciumcarbid-Halbleiter gebildet wird, der die zweite Bandlücke aufweist, die schmaler als die erste Bandlücke ist.
  14. Verfahren zur Herstellung der Halbleitereinheit nach Anspruch 1, wobei das Verfahren die folgenden Schritte umfasst: (a) Bilden der ersten Halbleiterschicht des ersten Leitfähigkeitstyps auf der ersten Hauptoberfläche des Halbleitersubstrats durch epitaxiales Aufwachsen; (b) nach der Bildung einer Ionenimplantationsschicht durch eine Ionenimplantation von irgendeinem Material von Germanium, Silicium, Zinn und Kohlenstoff in den oberen Schichtbereich der ersten Halbleiterschicht: Bilden der zweiten Halbleiterschicht durch ein derartiges Strukturieren, dass zumindest der Bereich des JFET-Bereichs mit dieser bedeckt ist, (c) selektives Bilden des ersten Halbleiterbereichs des zweiten Leitfähigkeitstyps und des zweiten Halbleiterbereichs des ersten Leitfähigkeitstyps an einem oberen Schichtbereich der ersten Halbleiterschicht, (d) Bilden der Gate-Isolierschicht derart, dass die ersten Halbleiterbereiche und die zweite Halbleiterschicht mit dieser bedeckt sind; (e) Bilden der Gate-Elektrode auf der Gate-Isolierschicht; (f) Bilden der isolierenden Zwischenschicht derart, dass die Gate-Isolierschicht und die Gate-Elektrode mit dieser bedeckt sind; (g) Bilden des Kontaktlochs, das die Gate-Isolierschicht und die isolierende Zwischenschicht durchdringt, wobei zumindest der zweite Halbleiterbereich zu dem unteren Bereich desselben hin freiliegt; (h) Bilden der ersten Hauptelektrode, die auf der isolierenden Zwischenschicht angeordnet wird und so konfiguriert wird, dass sie über das Kontaktloch mit dem zweiten Halbleiterbereich elektrisch verbunden ist; und (i) Bilden der zweiten Hauptelektrode, die auf der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet wird, wobei der Schritt (a) einen Schritt aufweist, bei dem die erste Halbleiterschicht mit dem Siliciumcarbid-Halbleiter gebildet wird, der die erste Bandlücke aufweist, wobei der Schritt (b) einen Schritt aufweist, bei dem die Bandlücke eines implantierten Bereichs durch die Ionenimplantation verringert wird und ein Siliciumcarbid-Halbleiter gebildet wird, der die zweite Bandlücke aufweist, die schmaler als die erste Bandlücke ist.
DE112017003513.9T 2016-07-14 2017-06-22 Halbleitereinheit und Verfahren zur Herstellung derselben Active DE112017003513B4 (de)

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