KR20110135914A - 횡형 접합형 전계 효과 트랜지스터 - Google Patents

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신 하라다
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스미토모덴키고교가부시키가이샤
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Abstract

본 발명은 누설 전류의 발생을 방지하고 충분한 내압을 실현할 수 있는 횡형 접합형 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다. 본 발명에 따른 횡형 JFET(10)에서는, 버퍼층(11)이 SiC 기판(1)의 주표면 상에 위치하고 p형 불순물을 함유한다. 채널층(12)은 버퍼층(11) 상에 위치하며, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 n형 불순물을 함유한다. n형의 소스 영역(15) 및 드레인 영역(16)은 채널층(12)의 표면층에서 서로 간격을 두고 형성되며, p형의 게이트 영역(17)은 채널층(12)의 표면층에서 소스 영역(15) 및 드레인 영역(16) 사이에 위치한다. 배리어 영역(13)은 채널층(12)과 버퍼층(11)과의 경계 영역에서, 게이트 영역(17) 아래에 위치하는 영역에 배치되고, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 p형 불순물을 함유한다.

Description

횡형 접합형 전계 효과 트랜지스터{TRANSVERSE JUNCTION FIELD EFFECT TRANSISTOR}
본 발명은 횡형 접합형 전계 효과 트랜지스터에 관한 것으로서, 보다 특정적으로는, 누설 전류의 발생을 방지하고, 높은 내압을 얻을 수 있는 횡형 접합형 전계 효과 트랜지스터에 관한 것이다.
종래, 반도체 소자의 하나로서 횡형 접합형 전계 효과 트랜지스터(횡형 JFET: Junction Field Effect Transistor)가 알려져 있다. 횡형 JFET란, 캐리어가 통과하는 채널 영역 근방에 설치된 pn 접합에, 게이트 전극으로부터 역 바이어스 전압을 인가함으로써, pn 접합으로부터의 공핍층을 채널 영역으로 넓히고, 채널 영역의 컨덕턴스를 제어하여 스위칭 등의 동작을 행하는 접합형 전계 효과 트랜지스터 중, 채널 영역에 있어서 캐리어가 소자 표면에 평행하게 이동하는 것을 말한다. 예컨대, 일본 특허 공개 제2004-221168호 공보(이하, 특허문헌 1이라 함)에서는, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 도전형의 버퍼층과, 버퍼층 상에 형성된 제2 도전형의 채널층과, 채널층의 표면층에 형성된 제2 도전형의 소스 영역, 드레인 영역 및 제1 도전형의 게이트 영역을 포함하고, 버퍼층의 채널층측 표면에, 버퍼층보다 제1 도전형의 불순물 농도가 높은 배리어 영역이 형성된 횡형 JFET가 개시되어 있다. 이러한 횡형 JFET에는, 드레인 영역과 배리어 영역 사이에 접합부(pn 접합)가 형성된다. 그리고, 상기 접합부에 높은 역 바이어스 전압이 인가되었을 때에는, 배리어 영역측으로의 공핍층의 연장 길이(공핍층폭)는 버퍼층과 드레인 영역이 직접 접합부를 형성한 경우의 버퍼층측으로의 공핍층의 연장 길이(공핍층폭)보다 작아진다. 이 때문에, 전술한 횡형 JFET에서는, 공핍층이 채널 영역의 하측 부분의 버퍼층을 가로질러 소스 영역으로부터 캐리어를 끌어당길 수 있을 만큼 소스 영역 가까운 곳까지 상기 공핍층이 연장되는 것이 방지된다. 즉, 배리어 영역에서의 채널 영역을 따른 공핍층의 연장이 억제되기 때문에, 소스 영역으로부터 버퍼층으로 캐리어가 주입되어 드레인으로의 누설 전류를 방지할 수 있는 것으로 하고 있다.
일본 특허 공개 제2004-221168호 공보
그러나, 전술한 종래의 횡형 JFET에는, 드레인 영역의 아래쪽에 배리어 영역이 형성되기 때문에, 드레인 영역으로부터의 공핍층의 연장이 상기 배리어 영역에 의해 제한되게 되고, 상기 배리어 영역이 존재하지 않는 경우에 비하여 내압이 저하된다고 하는 문제가 있었다.
본 발명은 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 목적은 누설 전류의 발생을 방지하고 충분한 내압을 실현할 수 있는 횡형 접합형 전계 효과 트랜지스터를 제공하는 것이다.
본 발명에 따른 횡형 접합형 전계 효과 트랜지스터(횡형 JFET)는 반도체 기판과, 버퍼층과, 채널층과, 소스 영역, 드레인 영역, 게이트 영역 및 배리어 영역을 포함한다. 버퍼층은 반도체 기판의 주표면 상에 위치하고, 제1 도전형 불순물을 함유한다. 채널층은 버퍼층 상에 위치하고, 버퍼층에서의 제1 도전형 불순물의 농도보다 높은 농도의 제2 도전형 불순물을 함유한다. 소스 영역 및 드레인 영역은 채널층의 표면층에서 서로 간격을 두고 형성되며, 제2 도전형 불순물을 함유한다. 게이트 영역은 채널층의 표면층에서 소스 영역 및 드레인 영역 사이에 위치하고, 제1 도전형 불순물을 함유한다. 배리어 영역은 채널층과 버퍼층과의 경계 영역에 서, 게이트 영역 아래에 위치하는 영역 및 상기 게이트 영역 아래에서부터 소스 영역 아래까지 연장되는 영역 중 어느 한쪽에 배치되며, 버퍼층에서의 제1 도전형 불순물의 농도보다 높은 농도의 제1 도전형 불순물을 함유한다.
이와 같이 하면, 제1 도전형 불순물을 함유하는 배리어 영역과 주위의 제2 도전형 불순물을 함유하는 영역(예컨대 채널층의 드레인 영역측 부분)과의 사이에서 접합부(pn 접합)가 형성된다. 그리고, 이 pn 접합에서의 배리어 영역의 제1 도전형 불순물의 농도는 버퍼층에서의 제1 도전형 불순물의 농도보다 높다. 이 때문에, 상기 접합부에 높은 역 바이어스 전압이 인가된 경우라도, 배리어 영역측으로의 공핍층의 연장 길이(공핍층폭)는 버퍼층과 채널층이 직접 pn 접합을 형성한 경우보다 작아진다. 또한, 배리어 영역은 게이트 영역 아래 또는 게이트 영역 및 소스 영역 아래에 형성되기 때문에, 공핍층이 채널 영역 하측의 버퍼층을 가로질러 소스 영역으로부터 캐리어를 끌어당길 수 있을 만큼 상기 소스 영역 가까운 곳까지 연장되는 것을 억제할 수 있다. 또한, 공핍층에 있어서 캐리어를 끌어당기는 일이 발생하지 않게 공핍층의 확대 범위를 규제하도록 배리어 영역의 불순물 농도를(예컨대 다른 영역에서의 불순물 농도와의 상관 관계를 고려하면서) 결정할 수 있다. 이와 같이, 배리어 영역에서의 채널 영역의 바닥부를 따른 공핍층의 연장이 억제되기 때문에, 배리어 영역은 캐리어에 대하여 포텐셜 장벽으로서 작용한다. 따라서, 소스 영역으로부터 버퍼층으로 캐리어가 주입되는 것에 기인하는 드레인 영역으로의 누설 전류의 발생을 방지할 수 있다.
또한, 전술한 배리어 영역은 드레인 영역 아래의 영역에는 형성되지 않는다. 그 때문에, 드레인 영역 아래의 영역에 있어서, 상기 배리어 영역이 존재하는 것에 기인하여 공핍층의 연장이 제한되는 일은 없다. 이 때문에, 상기 드레인 영역 아래의 영역에 배리어 영역이 존재하는 경우에 일어나는 내압 저하라는 문제의 발생을 방지할 수 있다. 또한, 전술한 배리어 영역은 버퍼층의 표면층 내에 형성되어도 좋고, 버퍼층 상에 적층하는 박막층으로서 형성되어도 좋다.
본 발명에 따르면, 누설 전류의 발생을 방지하고, 충분한 내압을 실현할 수 있는 횡형 접합형 전계 효과 트랜지스터를 얻을 수 있다.
도 1은 본 발명에 따른 횡형 접합형 전계 효과 트랜지스터의 제1 실시형태를 나타낸 단면 모식도이다.
도 2는 도 1에 도시된 횡형 접합형 전계 효과 트랜지스터의 변형예를 나타낸 단면 모식도이다.
도 3은 본 발명에 따른 횡형 접합형 전계 효과 트랜지스터의 제2 실시형태를 나타낸 단면 모식도이다.
도 4는 도 3에 도시된 횡형 접합형 전계 효과 트랜지스터의 변형예를 나타낸 단면 모식도이다.
이하, 도면에 기초하여 본 발명의 실시형태를 설명한다. 또한, 이하의 도면에 있어서 동일하거나 또는 상당하는 부분에는 동일한 참조 번호를 붙이며, 그 설명은 반복하지 않는다.
(제1 실시형태)
도 1을 참조하여, 본 발명에 따른 횡형 접합형 전계 효과 트랜지스터(횡형 JFET)(10)의 제1 실시형태를 설명한다. 도 1에 도시된 횡형 JFET(10)에는 SiC 기판(1) 상에 p형의 버퍼층(11)이 형성된다. 이 버퍼층(11)의 상부 표면층[SiC 기판(1)측의 표면과는 반대측 표면층]에 있어서, 도전형이 p형이며 두께 d를 갖는 배리어 영역(13)이 형성된다. 배리어 영역(13)은 후술하는 게이트 영역(17) 아래에 위치하는 영역에 배치되어 있다. 배리어 영역(13)의 p형 불순물 농도는 버퍼층(11)의 p형 불순물 농도보다 높다. 배리어 영역(13) 상에, 채널 영역(14)을 포함하고 도전형이 n형인 채널층(12)이 형성된다. 또한, 채널 영역(14) 상에, p+형의[즉, 도전형이 p형이고, p형 불순물 농도가 버퍼층(11)이나 배리어 영역(13)에서의 p형 불순물 농도보다 높은] 게이트 영역(17)이 배치되어 있다. 게이트 영역(17)을 사이에 두도록, n+형 영역인[즉 도전형이 n형이고, n형 불순물 농도가 채널층(12)에서의 n형 불순물 농도보다 높은] 소스 영역(15)과, n+형의 드레인 영역(16)이 배치되어 있다.
채널층(12)의 상부 표면 상에는 복수의 개구부(21)를 갖는 필드 산화막(20)이 형성된다. 복수의 개구부(21)는 각각 게이트 영역(17), 소스 영역(15) 및 드레인 영역(16) 상에 위치하도록 형성된다. 게이트 영역(17) 상에 위치하는 개구부(21)의 내부에는 오믹 전극(22)이 형성된다. 또한, 소스 영역(15) 및 드레인 영역(16)의 각각의 위에 위치하는 개구부(21)의 내부에도 오믹 전극(22)이 형성된다. 게이트 영역(17) 상에 있어서, 오믹 전극(22) 상에는 금속 등의 도전체로 이루어진 게이트 패드(27)가 형성된다. 또한, 소스 영역(15) 상에 있어서, 오믹 전극(22) 상에는 도전체로 이루어진 소스 패드(25)가 형성된다. 또한, 드레인 영역(16) 상에 있어서, 오믹 전극(22) 상에는 도전체로 이루어진 드레인 패드(26)가 형성된다. 게이트 영역(17) 상의 오믹 전극(22)과 게이트 패드(27)로 게이트 전극(37)이 구성된다. 소스 영역(15) 상의 오믹 전극(22)과 소스 패드(25)로 소스 전극(35)이 구성된다. 드레인 영역(16) 상의 오믹 전극(22)과 드레인 패드(26)로 드레인 전극(36)이 구성된다.
여기서, 드레인 영역(16) 근방의 채널층(12)과 pn 접합을 형성하는 배리어 영역(13)의 불순물 농도는 버퍼층(11)의 불순물 농도보다 높다. 이 때문에, 공핍층(19)의 배리어 영역(13)으로의 연장폭은 종래의 버퍼층(11)으로의 연장폭보다 작아진다. 예컨대, 배리어 영역(13)의 불순물 농도를 버퍼층(11)의 불순물 농도의 α배로 하면, 배리어 영역(13) 내에서의 채널 영역을 따른(소스 영역을 향해 연장되는) 공핍층(19)의 길이를, 버퍼층 내에서의 공핍층의 길이의 1/(α1/2)배로 할 수 있다. 이 때문에, 캐리어가 소스 영역(15)으로부터 상기 공핍층(19)의 선단부를 거쳐 드레인 영역(16)으로 끌어당겨지는 것이 억제된다. 즉, 드레인 영역(16)에 고전압을 인가했을 때, 배리어 영역(13)에서의 채널 영역(14)을 따른 공핍층(19)의 연장이 억제되기 때문에, 상기 배리어 영역(13)은 캐리어에 대하여 포텐셜 장벽이 된다. 따라서, 예컨대, 상기 횡형 JFET(10)를 오프 상태로 하기 위해서 드레인 영역(16)에 고전압을 인가한 경우라도, 짧은 채널 길이로 한 후에 누설 전류를 억제할 수 있다. 이 결과, 채널 저항을 저감하고, 뒤따라 온 저항을 저감할 수 있다. 또한, 최상부 이외의 버퍼층(11)의 불순물 농도를 높게 하지 않기 때문에, 버퍼층(11)의 세로 방향의 내압을 저하시키는 일이 없다.
또한, 전술한 배리어 영역(13)은 드레인 영역(16) 아래의 영역에는 형성되지 않는다. 그 때문에, 드레인 영역(16) 아래의 영역에 있어서, 상기 배리어 영역(13)이 존재하는 것에 기인하여 공핍층(19)의 연장이 제한되는 일은 없다. 그 때문에, 상기 드레인 영역(16) 아래의 영역에 배리어 영역(13)이 존재하는 경우에 일어나는 공핍층의 연장이 불충분해짐에 따른 내압 저하라는 문제의 발생을 방지할 수 있다.
상기 횡형 JFET(10)에 있어서, 배리어 영역(13)은 게이트 영역(17)과 평면적으로 겹치고, 게이트 영역(17)의 외주단으로부터 외측으로 연장되도록 배치되어 있다. 배리어 영역(13)의 채널층(12)측에 있어서의 표면을 따른 방향에서의, 배리어 영역(13)의 외주단과 게이트 영역(17)의 외주단 사이의 거리(T2)는 게이트 영역(17) 아래에 위치하는 영역에서의 채널층(12)의 두께(T1) 이상[즉, 게이트 영역(17)의 바닥부와 배리어 영역(13)의 상부 표면 사이의 거리 이상]인 것이 바람직하다. 여기서, 채널층(12)의 두께란, 버퍼층(11)과 채널층(12)과의 적층 방향을 따른 방향에서의 채널층(12)의 두께로서, 다른 관점에서 말하면 게이트 영역(17)의 버퍼층측 바닥벽으로부터, 상기 게이트 영역(17) 아래에 위치하는 배리어 영역(13)의 표면까지의 거리에 해당한다.
이 경우, 배리어 영역(13)이 게이트 영역(17) 아래의 영역으로 충분히 넓어진 상태로 형성되기 때문에, 게이트 영역(17) 하측에서의 공핍층(19)의 확대를 규제함으로써, 드레인 영역(16)으로의 누설 전류의 발생을 보다 확실하게 방지할 수 있다.
배리어 영역(13)의 두께 d는 터널 효과를 일으키지 않는 두께 범위로 한다. 즉, 채널층(12)과의 사이에서 캐리어의 터널 효과가 생기는 두께보다 두껍게 하는 것이 바람직하다. 터널 효과를 생기게 할 만큼 배리어 영역(13)의 두께 d가 얇은 경우, 버퍼층(11) 내의 공핍층은 거의 영향을 받지 않아, 배리어 영역(13)에 의한 공핍층(19)의 확대 억제라는 효과는 기대할 수 없다. 즉, 예컨대 배리어 영역(13)의 두께 d가 0.01 ㎛보다 작으면 터널 효과를 생기게 하여, 공핍층(19)의 확대는 억제되지 않는다. 그러나, 예컨대, 배리어 영역(13)의 두께 d를 0.2 ㎛보다도 크게 하면, 공핍층의 확대를 억제할 수 있지만, 내압이 열화한다. 따라서, 배리어 영역(13)의 두께 d는, 터널 효과가 없고, 또한 내압이 열화하지 않는 0.01 ㎛와 0.1 ㎛ 사이로 하는 것이 바람직하다.
또한, 배리어 영역(13)의 제1 도전형 불순물인 p형 불순물의 농도를 채널층(12)의 n형 불순물 농도보다 높게 하면, 배리어 영역(13)과 채널층(12)과의 접합부(pn 접합)에 전계 집중을 일으킨다. 여기서, 배리어 영역(13)의 불순물 농도값이 채널층(12)과 같은 정도 이하인 경우, 공핍층이 버퍼층(11)에 이를 때까지 넓어지고, pn 접합의 전계 강도는 억제된다. 한편, 배리어 영역(13)의 불순물 농도값이 채널층(12)보다 높은 경우, 공핍층은 배리어 영역(13) 내에 그치고, 버퍼층(11)으로까지 확대되지 않는다. 이 때문에, pn 접합에 전계 집중이 일어난다. 이러한 전계 집중은 내압 성능의 열화를 초래하기 때문에, 배리어 영역(13)의 제1 도전형 불순물인 p형 불순물의 농도는 채널층(12)의 n형 불순물 농도의 같은 정도 이하로 하는 것이 바람직하다.
다음에, 도 1에 도시된 횡형 JFET(10)의 제조 방법을 설명한다. 본 발명에 따른 횡형 JFET(10)의 제조 방법에서는 이하의 공정을 실시한다. 우선, 반도체 기판으로서의 SiC 기판(1)을 준비한다(S10). 예컨대, SiC 기판(1)으로서 4H-SiC의 n형 기판을 준비한다. 다음에, SiC 기판(1)의 주표면 상에 위치하는 제1 도전형 불순물로서의 p형 불순물을 함유하는 SiC층으로 이루어진 버퍼층(11)을 형성한다(S20). 버퍼층(11)의 두께는 예컨대 10 ㎛로 하고, 성막 방법으로서는 에피택셜 성장법을 이용할 수 있다. 여기서, p형 불순물로서는 알루미늄(Al)을 이용하였다. 버퍼층(11)에서의 p형 불순물의 농도는 예컨대 1.0×1016 cm-3로 한다.
다음에, 버퍼층(11)의 표면층 일부에 있어서, 버퍼층(11)에서의 제1 도전형(p형) 불순물의 농도보다 높은 농도의 p형 불순물을 함유하는 배리어 영역(13)을 형성한다(S30). 구체적으로는, 버퍼층(11)의 표면 상에 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성하고, 상기 레지스트막을 마스크로서 이용하여 알루미늄(Al)을 이온 주입법에 의해 버퍼층(11)의 표면층의 일부에 주입한다. 이와 같이 하여, 도전형이 p형인 배리어 영역(13)을 형성한다. Al의 주입 깊이[즉 배리어 영역(13)의 두께 d]를 예컨대 0.1 ㎛로 하고, 상기 배리어 영역(13)에서의 p형 불순물의 농도를 1.0×1017 cm-3로 한다.
다음에, 배리어 영역(13)이 형성된 버퍼층(11) 상에 위치하고, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 제2 도전형(n형) 불순물을 함유하는 채널층(12)을 형성한다(S40). 여기서, n형 불순물로서 질소(N)를 이용하였다. 채널층(12)의 두께는 예컨대 0.65 ㎛로 할 수 있다. 또한, 채널층(12)에서의 n형 도전성 불순물의 농도는 2.0×1017 cm-3로 할 수 있다. 채널층(12)의 표면층에서, 제1 도전형(p형) 불순물을 함유하는 게이트 영역(17)을 형성한다(S50). 구체적으로는, 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성한다. 상기 레지스트막을 마스크로서 이용함으로써 채널층(12)의 표면층에 이온 주입법을 이용하여 알루미늄(Al)을 주입한다. 이와 같이 하여, 도전형이 p형인 게이트 영역(17)을 형성한다. 게이트 영역(17)의 깊이는 예컨대 0.4 ㎛로 할 수 있다. 또한, 게이트 영역(17)에서의 p형 불순물의 농도는 예컨대 1.0×1019 cm-3로 할 수 있다.
다음에, 채널층(12)의 표면층에서, 게이트 영역(17)을 사이에 두고 대향하도록 제2 도전형(n형) 불순물을 함유하는 소스 영역(15) 및 드레인 영역(16)을 형성한다(S60). 구체적으로는, 전술한 게이트 영역(17)을 형성하는 공정과 마찬가지로, 채널층(12)의 표면층에 이온 주입법을 이용하여 인(P)을 주입함으로써, 도전형이 n형인 소스 영역(15) 및 드레인 영역(16)을 형성한다. 소스 영역(15) 및 드레인 영역(16)의 깊이는 예컨대 0.4 ㎛로 할 수 있다. 소스 영역(15) 및 드레인 영역(16)에서의 n형 불순물의 농도는 예컨대 5.0×1019 cm-3로 할 수 있다. 상기 배리어 영역(13)을 형성하는 공정(S30)에서는, 게이트 영역(17) 아래에 위치해야 되는 영역과 게이트 영역(17) 및 소스 영역(15) 아래에 위치해야 되는 영역 중 어느 한쪽에 있어서, 배리어 영역(13)이 형성된다.
다음에, 전술한 게이트 영역(17), 소스 영역(15) 및 드레인 영역(16)에 주입한 이온을 활성화하기 위한 활성화 어닐링을 행한다(S70). 활성화 어닐링 공정의 조건으로서는, 예컨대 분위기로서 아르곤 가스를 이용하고, 가열 온도를 1700℃, 가열 시간을 30분으로 할 수 있다. 또한, 어닐링시의 분위기 압력은 예컨대 100 kPa로 할 수 있다. 다음에, 필드 산화막(20)을 형성한다(S80). 구체적으로는, 전술한 처리가 실시된 SiC 기판(1)을 산소 분위기 속에서 가열함으로써, 채널층(12)의 표면을 열산화시켜 필드 산화막(20)을 형성한다. 가열 조건으로서는, 예컨대 가열 온도를 1300℃, 가열 시간을 60분으로 할 수 있다. 또한, 가열시의 분위기 압력은 예컨대 대기압으로 할 수 있다. 이 결과, 두께가 0.1 ㎛인 필드 산화막(20)이 형성된다.
다음에, 필드 산화막(20)의 정해진 영역에 개구부(21)를 형성한다(S90). 구체적으로는, 필드 산화막(20) 상에 포토리소그래피법을 이용하여 정해진 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막에는, 개구부(21)(도 1 참조)가 형성되어야 되는 영역에 개구 패턴이 형성된다. 이 레지스트막을 마스크로서 이용하여 에칭을 행함으로써 필드 산화막(20)을 부분적으로 제거한다. 이와 같이 하여 개구부(21)를 형성한다.
다음에, 개구부(21)의 내부에 오믹 전극(22)을 형성한다(S100). 구체적으로는, 개구부(21)의 내부 및 레지스트막의 상부 표면 상에 오믹 전극(22)을 구성하는 도전체막[예컨대 니켈(Ni)막]을 증착법을 이용하여 형성한다. 그 후, 레지스트막을 제거함으로써, 상기 레지스트막 상에 형성된 Ni막의 부분도 제거한다(리프트 오프). 그리고, Ni막이 형성된 SiC 기판을 아르곤 분위기 속에서 열처리함으로써, Ni막을 오믹 전극(22)으로 한다. 이 열처리의 조건으로서는, 예컨대 가열 온도를 950℃로 하고, 가열 시간을 2분으로 할 수 있다. 또한, 아르곤 분위기의 압력은 대기압으로 할 수 있다.
다음에, 소스 패드(25), 드레인 패드(26), 게이트 패드(27)를 형성한다(S110). 구체적으로는, 오믹 전극(22) 상에, 포토리소그래피법을 이용하여 패턴을 갖는 레지스트막을 형성한다. 상기 레지스트막에는, 전술한 오믹 전극(22)을 노출시키는 개구 패턴이 형성된다. 상기 레지스트막의 개구 패턴 내부 및 레지스트막의 상부 표면 상에 소스 패드(25), 드레인 패드(26) 및 게이트 패드(27)가 되어야 되는 도전체막(예컨대 알루미늄막)을 증착한다. 그 후, 레지스트막을 제거함으로써 레지스트막 상에 위치하는 도전체막의 일부를 제거한다(리프트 오프). 이 결과, 오믹 전극(22) 상에 위치하는 소스 패드(25), 드레인 패드(26), 게이트 패드(27)를 얻는다. 이와 같이 하여, 도 1에 도시된 횡형 JFET를 얻을 수 있다.
다음에, 도 2를 참조하여, 도 1에 도시된 횡형 JFET(10)의 변형예를 설명한다. 도 2에 도시된 횡형 JFET(10)는 기본적으로는 도 1에 도시된 횡형 JFET(10)와 동일한 구조를 갖지만, 배리어 영역(13)이 형성되는 영역이 상이하다. 구체적으로는, 도 2에 도시된 횡형 JFET(10)에는, 게이트 영역(17) 아래의 영역에서부터 소스 영역(15) 아래의 영역으로까지 연장되도록 배리어 영역(13)이 형성된다. 이러한 구성이라도, 도 1에 도시된 횡형 JFET(10)과 동일한 효과를 얻을 수 있다. 또한, 배리어 영역(13)이 소스 영역(15) 아래로까지 연장되기 때문에, 배리어 영역(13)을 통과하지 않고 소스 영역(15)으로부터 버퍼층(11)을 거쳐 드레인 영역(16)에 이르는 경로가 존재하지 않기 때문에, 누설 전류의 발생을 보다 확실하게 방지할 수 있다.
도 2에 도시된 횡형 JFET(10)의 제조 방법은 기본적으로 도 1에 도시된 횡형 JFET(10)의 제조 방법과 동일하지만, 전술한 배리어 영역(13)을 형성하는 공정(S30)에 있어서, 이온 주입법을 행하기 위한 레지스트막의 패턴 형상이 상이하다. 구체적으로는, 도 1에 도시된 횡형 JFET(10)의 제조 방법에 있어서의 상기 공정(S30)에서의 레지스트막에서는, 도 1에 도시된 배리어 영역(13)이 형성되어야 되는 영역[게이트 영역(17) 아래에 위치해야 되는 영역만]에 개구 패턴이 형성된다. 한편, 도 2에 도시된 횡형 JFET(10)의 제조 방법에 있어서의 상기 공정(S30)에서는, 레지스트막의 패턴으로서 게이트 영역(17) 아래에서부터 소스 영역(15) 아래에 위치하는 영역으로까지 연장되도록 개구 패턴이 형성된다. 이 결과, 상기 레지스트막을 마스크로서 이용하여 도전형이 p형인 불순물(예컨대 Al)을 주입함으로써, 도 2에 도시된 배리어 영역(13)을 형성할 수 있다. 또한, 다른 제조 공정은 도 1에 도시된 횡형 JFET(10)의 제조 방법에 있어서의 각 공정과 동일하다. 이와 같이 하면, 도 2에 도시된 횡형 JFET(10)를 용이하게 얻을 수 있다.
(제2 실시형태)
도 3을 참조하여, 본 발명에 따른 횡형 접합형 전계 효과 트랜지스터(횡형 JFET)(40)의 제2 실시형태를 설명한다. 도 3에 도시된 횡형 JFET(40)는 소위 횡형의 RESURF-JFET(REduced SURface Field Junction Field Effect Transistor)로서, 기본적인 구성은 도 1에 도시된 횡형 JFET(10)와 동일하지만, 채널층(12)의 표면층에서 소스 영역(15), 드레인 영역(16) 및 게이트 영역(17) 사이에 도전형이 p형인 RESURF층(41)이 형성되는 점이 도 1에 도시된 횡형 JFET(10)와 상이하다. RESURF층(41)의 p형 도전성 불순물의 농도는 버퍼층(11)에서의 도전성 불순물 농도보다 높다. 또한, RESURF층(41)의 p형 도전성 불순물의 농도는 배리어 영역(13)에서의 도전성 불순물 농도보다 높은 것이 바람직하다. 이와 같이 하면, 게이트 영역(17)과 드레인 영역(16) 사이의 영역에 있어서, 공핍층이 RESURF층(41)측으로부터 상하 방향으로 신장되기 때문에, 상기 영역에서의 전계 분포는 마치 평행 평판형의 콘덴서에 가까운 등전계(等電界)와 전계 분포가 된다. 이 때문에, RESURF층(41)을 형성하지 않는 JFET에 비하여 내압을 유지한 채로 온 저항을 저감하는 것이 가능해진다. 그리고, 상기 RESURF층(41)을 구비하는 횡형 JFET(40)에 있어서도, 도 1에 도시된 횡형 JFET(10)와 동일하게 배리어 영역(13)이 형성되기 때문에, 도 1에 도시된 횡형 JFET(10)와 동일한 효과를 얻을 수 있다.
다음에, 도 3에 도시된 횡형 JFET(40)의 제조 방법을 설명한다. 도 3에 도시된 횡형 JFET(40)의 제조 방법은 기본적으로는 도 1에 도시된 횡형 JFET(10)의 제조 방법과 동일하지만, RESURF층(41)을 형성하는 공정이 추가되는 점이 도 1에 도시된 횡형 JFET(10)의 제조 방법과 상이하다. 구체적으로는, 도 1에 도시된 횡형 JFET(10)의 제조 방법에 있어서의 공정(S10)∼공정(S30)까지를 실시한다. 그 후, 전술한 공정(S40)과 마찬가지로, 배리어 영역(13)이 형성된 버퍼층(11) 상에 위치하고, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 제2 도전형(n형) 불순물을 함유하는 채널층(12)을 형성한다. 단, 여기서 형성하는 채널층(12)의 두께는 예컨대 0.4 ㎛로 한다. 채널층(12)에서의 n형의 도전성 불순물의 농도는 2.0×1017 cm-3로 할 수 있다.
그 후, 채널층(12) 상에 RESURF층(41)을 형성한다(S45). RESURF층(41)은 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 제1 도전형(p형) 불순물을 함유한다. RESURF층(41)의 두께는 예컨대 0.25 ㎛로 할 수 있고, 또한, RESURF층(41)에서의 p형 도전성 불순물의 농도는 2.0×1017 cm-3로 할 수 있다.
그 후, 도 1에 도시된 횡형 JFET(10)의 제조 방법과 마찬가지로, 전술한 공정(S50)∼(S110)을 실시함으로써, 도 3에 도시된 횡형 JFET(40)를 얻을 수 있다. 또한, 도 3에 도시된 횡형 JFET(40)의 제조 공정에서는, 상기 공정(S50) 및 공정(S60)에 대응하는 공정을 실시할 때, 게이트 영역(17), 소스 영역(15) 및 드레인 영역(16)이 RESURF층(41)을 관통하여 채널층(12)에까지 도달하도록 각 영역을 형성한다.
다음에, 도 4를 참조하여, 도 3에 도시된 횡형 JFET(40)의 변형예를 설명한다. 도 2에 도시된 횡형 JFET(40)는 기본적으로는 도 3에 도시된 횡형 JFET(40)와 동일한 구조를 갖지만, 배리어 영역(13)이 형성되는 영역이 상이하다. 구체적으로는, 도 4에 도시된 횡형 JFET(10)에서는, 도 2에 도시된 횡형 JFET(10)와 마찬가지로, 게이트 영역(17) 아래의 영역에서부터 소스 영역(15) 아래의 영역으로까지 연장되도록 배리어 영역(13)이 형성된다. 이러한 구성으로도, 도 3에 도시된 횡형 JFET(10)와 동일한 효과를 얻을 수 있고, 또한, 도 2에 도시된 횡형 JFET(10)와 동일한 효과를 얻을 수 있다.
도 4에 도시된 횡형 JFET(40)의 제조 방법은 기본적으로 도 3에 도시된 횡형 JFET(40)의 제조 방법과 동일하지만, 전술한 배리어 영역(13)을 형성하는 공정(S30)에 있어서, 이온 주입법을 행하기 위한 레지스트막의 패턴 형상이 상이하다. 구체적으로는, 도 3에 도시된 횡형 JFET(40)의 제조 방법에 있어서의 상기 공정(S30)에서의 레지스트막에서는, 도 3에 도시된 배리어 영역(13)이 형성되어야 되는 영역[게이트 영역(17) 아래에 위치해야 되는 영역만]에 개구 패턴이 형성된다. 한편, 도 4에 도시된 횡형 JFET(40)의 제조 방법에 있어서의 상기 공정(S30)에서는, 레지스트막의 패턴으로서 게이트 영역(17) 아래에서부터 소스 영역(15) 아래에 위치하는 영역으로까지 연장되도록 개구 패턴이 형성된다. 이 결과, 상기 레지스트막을 마스크로서 이용하여 도전형이 p형인 불순물(예컨대 Al)을 주입함으로써, 도 4에 도시된 배리어 영역(13)을 형성할 수 있다. 또한, 다른 제조 공정은 도 3에 도시된 횡형 JFET(40)의 제조 방법에 있어서의 각 공정과 동일하다. 이와 같이 하면, 도 4에 도시된 횡형 JFET(10)를 용이하게 얻을 수 있다.
여기서, 전술한 실시형태와 일부 중복되는 부분도 있지만, 본 발명의 특징적인 구성을 열거한다.
본 발명에 따른 횡형 JFET(10, 40)는 반도체 기판으로서의 SiC 기판(1)과, 버퍼층(11)과, 채널층(12)과, 소스 영역(15), 드레인 영역(16), 게이트 영역(17) 및 배리어 영역(13)을 포함한다. 버퍼층(11)은 SiC 기판(1)의 주표면 상에 위치하고, 제1 도전형(p형) 불순물을 함유한다. 채널층(12)은 버퍼층(11) 상에 위치하며, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 제2 도전형(n형) 불순물을 함유한다. 소스 영역(15) 및 드레인 영역(16)은 채널층(12)의 표면층에서 서로 간격을 두고 형성되고, 제2 도전형(n형) 불순물을 함유한다. 게이트 영역(17)은 채널층(12)의 표면층에서 소스 영역(15) 및 드레인 영역(16) 사이에 위치하고, 제1 도전형(p형) 불순물을 함유한다. 배리어 영역(13)은 채널층(12)과 버퍼층(11)과의 경계 영역에서, 게이트 영역(17) 아래에 위치하는 영역, 및 상기 게이트 영역(17) 아래에서부터 소스 영역(15) 아래까지 연장되는 영역 중 어느 한쪽에 배치되며, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 p형 불순물을 함유한다.
이와 같이 하면, p형 불순물을 함유하는 배리어 영역(13)과 주위의 n형 불순물을 함유하는 영역[예컨대 채널층(12)의 드레인 영역(16)측 부분] 사이에서 접합부(pn 접합)가 형성된다. 그리고, 이 pn 접합에서의 배리어 영역(13)측의 p형 불순물의 농도는 버퍼층(11)에서의 p형 불순물의 농도보다 높다. 이 때문에, 상기 접합부에 높은 역 바이어스 전압이 인가된 경우라도, 배리어 영역(13)측으로의 공핍층의 연장 길이(공핍층폭)는 버퍼층(11)과 채널층(12)이 직접 pn 접합을 형성한 경우[즉 배리어 영역(13)이 없는 경우]보다 작아진다. 또한, 배리어 영역(13)은 게이트 영역(17) 아래 또는 게이트 영역(17) 아래에서부터 소스 영역(15) 아래까지 연장되도록 형성되기 때문에, 공핍층(19)이 채널 영역(14)의 하측의 버퍼층(11)을 가로질러 소스 영역(15)으로부터 캐리어를 끌어당길 수 있을 만큼 상기 소스 영역(15) 가까운 곳까지 연장되는 것을 억제할 수 있다. 또한, 공핍층(19)에 있어서 캐리어를 끌어당기는 일이 발생하지 않게 공핍층(19)의 확대 범위를 규제하도록 배리어 영역(13)의 불순물 농도를(예컨대 다른 영역에서의 불순물 농도와의 상관 관계를 고려하면서) 결정할 수 있다. 이와 같이, 배리어 영역(13)에서의 채널 영역(14)의 바닥부를 따른 공핍층(19)의 연장이 억제되기 때문에, 배리어 영역(13)은 캐리어에 대하여 포텐셜 장벽으로서 작용한다. 따라서, 소스 영역(15)으로부터 버퍼층(11)에 캐리어가 주입되는 것에 기인하는 드레인 영역(16)으로의 누설 전류의 발생을 방지할 수 있다.
또한, 전술한 배리어 영역(13)은 드레인 영역(16) 아래의 영역에는 형성되지 않는다. 그 때문에, 드레인 영역(16) 아래의 영역에 있어서, 상기 배리어 영역(13)이 존재하는 것에 기인하여 공핍층(19)의 연장이 제한되는 일은 없다. 따라서, 상기 드레인 영역(16) 아래의 영역에 배리어 영역(13)이 존재하는 경우에 일어나는 내압 저하라는 문제의 발생을 방지할 수 있다. 또한, 전술한 배리어 영역(13)은 버퍼층(11)의 표면층 내에 형성되어도 좋고, 버퍼층(11) 상에 적층하는 박막층으로서 형성되어도 좋다.
상기 횡형 JFET(10, 40)에 있어서, 배리어 영역(13)은 게이트 영역(17)과 평면적으로 겹치고, 게이트 영역(17)의 외주단으로부터 외측으로 연장되도록 배치되어도 좋으며, 배리어 영역(13)의 채널층(12)측에 있어서의 표면을 따른 방향에서의, 배리어 영역(13)의 외주단과 게이트 영역(17)의 외주단 사이의 거리(T2)는 게이트 영역(17) 아래에 위치하는 영역에서의 채널층(12)의 두께(T1) 이상이어도 좋다. 여기서, 채널층(12)의 두께(T1)란, 버퍼층(11)과 채널층(12)과의 적층 방향을 따른 방향에서의 채널층(12)의 두께이며, 다른 관점에서 말하면 게이트 영역(17)의 버퍼층측 바닥벽으로부터, 상기 게이트 영역(17) 아래에 위치하는 배리어 영역(13)의 표면까지의 거리에 해당한다.
이 경우, 배리어 영역(13)이 게이트 영역(17) 아래의 영역으로 충분히 넓어진 상태로 형성되기 때문에, 게이트 영역(17) 하측에서의 공핍층(19)의 확대를 규제함으로써, 드레인 영역(16)으로의 누설 전류의 발생을 보다 확실하게 방지할 수 있다. 또한, 배리어 영역(13)의 외주단과 게이트 영역(17)의 외주단 사이의 거리(T2)의 하한을 게이트 영역(17) 아래의 채널층(12)의 두께(T1)로 한 것은, 트랜지스터를 오프시키기 위해서는, 채널층(12)에서의 공핍층이 채널층(12)과 게이트 영역(17)과의 pn 접합으로부터 적어도 채널층(12)의 두께(T1) 이상 넓어질 필요가 있다고 하는 이유에 따른다.
상기 횡형 JFET(10, 40)에 있어서, 배리어 영역(13)의 두께 d는 채널층(12)과의 사이에서 캐리어의 터널 효과가 생기는 두께보다 두껍게 하는 것이 바람직하다. 여기서, 배리어 영역(13)의 두께란, 버퍼층(11)과 채널층(12)의 적층 방향을 따른 방향에서의 배리어 영역(13)의 두께이다. 이 경우, 터널 효과의 발현을 방지할 수 있기 때문에, 배리어 영역(13)에 있어서 터널 효과에 의해 누설 전류의 억제 효과가 발휘되지 않는다고 하는 문제의 발생을 방지할 수 있다.
즉, 터널 효과가 생길 만큼 배리어 영역(13)의 두께가 얇은 경우, 버퍼층(11) 내부의 공핍층은 거의 영향을 받지 않아, 배리어 영역(13)에 의한 공핍층의 확대 억제라는 효과는 거의 기대할 수 없다. 즉, 배리어 영역(13)의 두께가 얇아 터널 효과가 생기는 경우에는, 공핍층(19)의 확대는 배리어 영역(13)의 존재에 의해 거의 억제되지 않는다. 또한, 배리어 영역(13)의 두께가 두꺼우면, 내압이 열화해 버린다. 또한, 전술한 실시형태에 있어서의 배리어 영역(13)의 두께 d는 예컨대 0.1 ㎛로 할 수 있다. 그리고, 이 배리어 영역(13)의 두께 d는, 터널 효과가 없고, 내압이 열화하지 않도록 하기 위해서, 0.01 ㎛ 이상 0.2 ㎛ 미만, 보다 바람직하게는 0.01 ㎛ 이상 0.1 ㎛ 이하로 하는 것이 바람직하다.
상기 횡형 JFET(10, 40)에 있어서, 배리어 영역(13)에서의 제1 도전형(p형) 불순물의 농도는 채널층(12)에 있어서의 제2 도전형(n형) 불순물의 농도 이하여도 좋다. 이 경우, 채널층(12)과 배리어 영역(13)과의 경계부에서의 pn 접합으로써 형성되는 공핍층의 폭을 좁게 하지 않고, 배리어 영역(13)측으로 비교적 크게 공핍층이 연장되도록 할 수 있다. 이 결과, 공핍층(19)이 넓어지지 않는 것에 기인하는 전계 집중이 방지되기 때문에, 결과적으로 내압의 저하를 억제할 수 있다.
본 발명에 따른 횡형 JFET(10, 40)의 제조 방법에서는, 이하의 공정을 실시한다. 우선, 반도체 기판으로서의 SiC 기판(1)을 준비한다(S10). 다음에, SiC 기판(1)의 주표면 상에 위치하는 제1 도전형(p형) 불순물을 함유하는 버퍼층(11)을 형성한다(S20). 버퍼층(11)의 표면층의 일부 또는 버퍼층(11)의 표면 상에 있어서, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 제1 도전형(p형) 불순물을 함유하는 배리어 영역(13)을 형성한다(S30). 버퍼층(11) 상에 위치하고, 버퍼층(11)에서의 p형 불순물의 농도보다 높은 농도의 제2 도전형(n형) 불순물을 함유하는 채널층(12)을 형성한다(S40). 채널층(12)의 표면층에서, p형 불순물을 함유하는 게이트 영역(17)을 형성한다(S50). 채널층(12)의 표면층에서, 게이트 영역(17)을 사이에 두고 대향하도록, n형 불순물을 함유하는 소스 영역(15) 및 드레인 영역(16)을 형성한다(S60). 배리어 영역(13)을 형성하는 공정(S30)에서는, 게이트 영역(17) 아래에 위치해야 되는 영역, 및 게이트 영역 아래에서부터 소스 영역 아래까지 연장되는 영역 중 어느 한쪽에 있어서, 배리어 영역(13)이 형성된다. 이와 같이 하면, 플러스의 고전압을 드레인 영역(16)에 인가하여도, 소스 영역(15)으로부터 캐리어를 끌어당길 수 있을 만큼 공핍층(19)이 버퍼층(11) 내로 연장되는 것을 억제할 수 있고, 충분한 내압을 구비하는 횡형 JFET(10, 40)을 얻을 수 있다.
이번에 개시된 실시형태는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시형태가 아니라 청구범위에 의해 나타내며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따른 횡형 JFET는 특히 파워 스위칭 디바이스 등 파워 일렉트로닉스 기기에 유리하게 적용된다.
1 : SiC 기판 10, 40 : 횡형 JFET
11 : 버퍼층 12 : 채널층
13 : 배리어 영역 14 : 채널 영역
15 : 소스 영역 16 : 드레인 영역
17 : 게이트 영역 19 : 공핍층
20 : 필드 산화막 21 : 개구부
22 : 오믹 전극 25 : 소스 패드
26 : 드레인 패드 27 : 게이트 패드
35 : 소스 전극 36 : 드레인 전극
37 : 게이트 전극 41 : RESURF층

Claims (4)

  1. 반도체 기판(1)과,
    상기 반도체 기판(1)의 주표면 상에 위치하는 제1 도전형 불순물을 함유하는 버퍼층(11)과,
    상기 버퍼층(11) 상에 위치하고, 상기 버퍼층(11)에서의 상기 제1 도전형 불순물의 농도보다 높은 농도의 제2 도전형 불순물을 함유하는 채널층(12)과,
    상기 채널층(12)의 표면층에서 서로 간격을 두고 형성되며, 제2 도전형 불순물을 함유하는 소스 영역(15) 및 드레인 영역(16)과,
    상기 채널층(12)의 표면층에서 상기 소스 영역(15) 및 상기 드레인 영역(16) 사이에 위치하고, 제1 도전형 불순물을 함유하는 게이트 영역(17)과,
    상기 채널층(12)과 상기 버퍼층(11)과의 경계 영역에서, 상기 게이트 영역(17) 아래에 위치하는 영역, 및 상기 게이트 영역(17) 아래에서부터 상기 소스 영역(15) 아래까지 연장되는 영역 중 어느 한쪽에 배치되며, 상기 버퍼층(11)에서의 상기 제1 도전형 불순물의 농도보다 높은 농도의 제1 도전형 불순물을 함유하는 배리어 영역(13)
    을 포함하는 횡형 접합형 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 배리어 영역(13)은 상기 게이트 영역(17)과 평면적으로 겹치고, 상기 게이트 영역(17)의 외주단으로부터 외측으로 연장되도록 배치되며,
    상기 배리어 영역(13)의 상기 채널층(12)측에 있어서의 표면을 따른 방향에서의, 상기 배리어 영역(13)의 외주단과 상기 게이트 영역(17)의 외주단 사이의 거리는 상기 게이트 영역(17) 아래에 위치하는 영역에서의 상기 채널층(12)의 두께 이상인 것인 횡형 접합형 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 배리어 영역(13)의 두께는 상기 채널층(12)과의 사이에서 캐리어의 터널 효과가 생기는 두께보다 두꺼운 것인 횡형 접합형 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 배리어 영역(13)에서의 상기 제1 도전형 불순물의 농도는 상기 채널층(12)에서의 상기 제2 도전형 불순물의 농도 이하인 것인 횡형 접합형 전계 효과 트랜지스터.
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