JP3416537B2 - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
- Publication number
- JP3416537B2 JP3416537B2 JP32381398A JP32381398A JP3416537B2 JP 3416537 B2 JP3416537 B2 JP 3416537B2 JP 32381398 A JP32381398 A JP 32381398A JP 32381398 A JP32381398 A JP 32381398A JP 3416537 B2 JP3416537 B2 JP 3416537B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- concentration
- type impurity
- drain
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 150000001875 compounds Chemical class 0.000 title claims description 39
- 239000012535 impurity Substances 0.000 claims description 154
- 239000000758 substrate Substances 0.000 claims description 38
- 238000005468 ion implantation Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 8
- 238000004380 ashing Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 108091006146 Channels Proteins 0.000 description 48
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 238000002513 implantation Methods 0.000 description 21
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical group [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 18
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 18
- 230000001133 acceleration Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 16
- 230000000694 effects Effects 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 6
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 6
- 229910001425 magnesium ion Inorganic materials 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 210000003754 fetus Anatomy 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
及びその製造方法に関し、更に具体的には、電界効果ト
ランジスタ（Field Effect Transistor。以下、単に
「ＦＥＴ」という。）及びイオン注入プロセスを利用し
たＦＥＴ製造方法に関する。
及びその製造方法に関し、更に具体的には、電界効果ト
ランジスタ（Field Effect Transistor。以下、単に
「ＦＥＴ」という。）及びイオン注入プロセスを利用し
たＦＥＴ製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いたトランジスタとし
て代表的な素子（デバイス）に、ＧａＡｓ ＭＥＳ Ｆ
ＥＴ（metal semiconductor FET），ＨＥＭＴ（high el
ectronmobility transistor）等がある。このうちＧａ
Ａｓ ＭＥＳ ＦＥＴは、高周波動作が可能であり、低
雑音であり、スイッチングが速い等の特徴を有し、高周
波・高出力増幅器、高周波・低雑音増幅器、高速切換ス
イッチ等の用途に適している。現在、ＧａＡｓ ＭＥＳ
ＦＥＴは、ゲート・アレイや移動体通信の増幅用Ｉ
Ｃ，高速光通信用ＩＣ等で広く用いられており、また、
近年の情報通信技術の進歩に伴って、素子の動作速度の
一層の高速化が求められている。
て代表的な素子（デバイス）に、ＧａＡｓ ＭＥＳ Ｆ
ＥＴ（metal semiconductor FET），ＨＥＭＴ（high el
ectronmobility transistor）等がある。このうちＧａ
Ａｓ ＭＥＳ ＦＥＴは、高周波動作が可能であり、低
雑音であり、スイッチングが速い等の特徴を有し、高周
波・高出力増幅器、高周波・低雑音増幅器、高速切換ス
イッチ等の用途に適している。現在、ＧａＡｓ ＭＥＳ
ＦＥＴは、ゲート・アレイや移動体通信の増幅用Ｉ
Ｃ，高速光通信用ＩＣ等で広く用いられており、また、
近年の情報通信技術の進歩に伴って、素子の動作速度の
一層の高速化が求められている。
【０００３】ＧａＡｓ ＭＥＳ ＦＥＴは、ＧａＡｓ半
絶縁性基板を用いており、ＧａＡｓはIII 族とＶ族の元
素から成る化合物半導体であり、これを用いたデバイス
を化合物半導体装置と呼んでいる。ＧａＡｓは電子の移
動度が大きく、また飽和ドリフト速度が大きいため、高
速・高周波デバイスに適している。即ち、高純度ＧａＡ
ｓ中の電子の移動度はシリコン（Ｓｉ）の約５倍程度大
きく、またドリフト速度もピーク速度がＳｉの飽和速度
の約２倍程度と大きい。さらに移動度が大きいためにピ
ーク速度に達する電界値がＳｉに比較して小さい。ま
た、Ｓｉに比較して、ＧａＡｓは高抵抗の結晶が得られ
るため、半絶縁性（semi-insulating）結晶と呼ばれて
いる。このため、半絶縁性基板を用いて単体デバイスや
集積回路を作ると、概して寄生容量を小さくでき、素子
間分離が容易となる特徴を有している。
絶縁性基板を用いており、ＧａＡｓはIII 族とＶ族の元
素から成る化合物半導体であり、これを用いたデバイス
を化合物半導体装置と呼んでいる。ＧａＡｓは電子の移
動度が大きく、また飽和ドリフト速度が大きいため、高
速・高周波デバイスに適している。即ち、高純度ＧａＡ
ｓ中の電子の移動度はシリコン（Ｓｉ）の約５倍程度大
きく、またドリフト速度もピーク速度がＳｉの飽和速度
の約２倍程度と大きい。さらに移動度が大きいためにピ
ーク速度に達する電界値がＳｉに比較して小さい。ま
た、Ｓｉに比較して、ＧａＡｓは高抵抗の結晶が得られ
るため、半絶縁性（semi-insulating）結晶と呼ばれて
いる。このため、半絶縁性基板を用いて単体デバイスや
集積回路を作ると、概して寄生容量を小さくでき、素子
間分離が容易となる特徴を有している。
【０００４】このようなＧａＡｓ ＭＥＳ ＦＥＴの製
造法に関して、ＷＳｉ等のような高温の熱処理をされて
もゲート特性の劣化しないゲート電極をｎ+イオン注入
のマスクに用いた自己整合型（セルフ・アライン型）
は、ｎ+層がゲート近傍まで来ているためソース抵抗Ｒ
ｓが極めて小さく、またリセス構造を用いない簡単なプ
レーナ構造であるため、製造工程が比較的簡単であり広
く用いられている。
造法に関して、ＷＳｉ等のような高温の熱処理をされて
もゲート特性の劣化しないゲート電極をｎ+イオン注入
のマスクに用いた自己整合型（セルフ・アライン型）
は、ｎ+層がゲート近傍まで来ているためソース抵抗Ｒ
ｓが極めて小さく、またリセス構造を用いない簡単なプ
レーナ構造であるため、製造工程が比較的簡単であり広
く用いられている。
【０００５】ＭＥＳ ＦＥＴの動作速度は遮断周波数ｆ
Tで決定され、遮断周波数ｆTはゲート長Ｌｇに反比例す
る。従って、動作速度を高速化するため、ゲート長Ｌg
を短縮することは有効な手段である。しかし、ゲート長
Ｌgの短縮には、ドレイン・コンダクタンスや湧き出し
電流が増大するといった、ショート・チャネル（Short
Channel）効果と呼ばれる現象が生じ、デバイス特性を
劣化させることがある。
Tで決定され、遮断周波数ｆTはゲート長Ｌｇに反比例す
る。従って、動作速度を高速化するため、ゲート長Ｌg
を短縮することは有効な手段である。しかし、ゲート長
Ｌgの短縮には、ドレイン・コンダクタンスや湧き出し
電流が増大するといった、ショート・チャネル（Short
Channel）効果と呼ばれる現象が生じ、デバイス特性を
劣化させることがある。
【０００６】ショート・チャネル効果の原因として、次
の点が指摘できる。
の点が指摘できる。
【０００７】（１）ゲート長／チャネル厚（Ｌg／ｔch)
のアスペクト比を余り低下させないように、ゲート長Ｌ
ｇの短縮に対応してチャネル厚ｔchも低減すると共にチ
ャネル領域を高濃度化する必要があるが、このアスペク
ト比が適切な範囲になっていないこと。
のアスペクト比を余り低下させないように、ゲート長Ｌ
ｇの短縮に対応してチャネル厚ｔchも低減すると共にチ
ャネル領域を高濃度化する必要があるが、このアスペク
ト比が適切な範囲になっていないこと。
【０００８】（２）ゲート長Ｌgの短縮に伴い、ゲート
電極直下のポテンシャルが下方向へ伸張して、半絶縁性
基板中への熱電子放出が顕著になること。
電極直下のポテンシャルが下方向へ伸張して、半絶縁性
基板中への熱電子放出が顕著になること。
【０００９】（３）高濃度のドープされたソース電極下
層及びドレイン電極下層の対向するｎ+領域間で、半絶
縁性基板を介して流れる電流が増大すること。
層及びドレイン電極下層の対向するｎ+領域間で、半絶
縁性基板を介して流れる電流が増大すること。
【００１０】これらのショート・チャネル効果の原因の
内、原因（１）のアスペクト比（Ｌg／ｔch)が適正な範
囲になっていないことに対しては、ｎ層チャネル注入を
低エネルギ・高ドーズ化することによって、改善できる
ことは明らかである。
内、原因（１）のアスペクト比（Ｌg／ｔch)が適正な範
囲になっていないことに対しては、ｎ層チャネル注入を
低エネルギ・高ドーズ化することによって、改善できる
ことは明らかである。
【００１１】原因（２）の半絶縁性基板中への熱電子放
出及び原因（３）の対向するｎ+領域間に流れる電流の
増大に対しては、「埋め込みｐ領域」（buried p regio
n）として知られる構造が有効である。埋め込みｐ領域
構造は、チャネル領域及びｎ +領域と接する半絶縁性基
板側に、埋め込んだｐ領域を形成してｐｎ接合を作り、
チャネル領域及びｎ+領域と半絶縁性基板との界面を空
乏層化して、漏れ電流を抑制するよう機能する構造であ
る。
出及び原因（３）の対向するｎ+領域間に流れる電流の
増大に対しては、「埋め込みｐ領域」（buried p regio
n）として知られる構造が有効である。埋め込みｐ領域
構造は、チャネル領域及びｎ +領域と接する半絶縁性基
板側に、埋め込んだｐ領域を形成してｐｎ接合を作り、
チャネル領域及びｎ+領域と半絶縁性基板との界面を空
乏層化して、漏れ電流を抑制するよう機能する構造であ
る。
【００１２】図１は、従来の典型的な埋め込みｐ領域構
造を示す図である。ここで、図１（Ａ）は埋め込みｐ領
域構造を採用した化合物半導体装置の断面図を示し、図
１（Ｂ）は図１（Ａ）の平面図（上面から見た図）であ
り、図１（Ｃ）はこの化合物半導体装置の問題点を説明
する図である。図１に示すような埋め込みｐ構造を採用
する化合物半導体は、半絶縁性基板１の表面にホトレジ
スト（図示せず。）をマスクとして利用してｐ型不純物
領域２０を形成し、次ぎに同じホトレジストをマスクと
して利用してｎ型能動領域（チャネル層）４０を形成す
る。その後、ゲート電極５０を形成し、このゲート電極
５０を位置合わせの基準にしてＳｉ０2膜（図示せ
ず。）及びホトレジスト膜（図示せず。）を使用して開
口（図示せず。）を形成し、この開口を介してイオン注
入により、ゲート電極５０の両側に自己整合的（self-a
ligned）に高濃度ｎ型不純物領域（ソース領域）６０-1
及び高濃度ｎ型不純物領域（ドレイン領域）６０-2を形
成する。これらの領域に対して活性化アニール処理を行
った後、ソース電極８０-1及びドレイン電極８０-2を形
成して、作成される。
造を示す図である。ここで、図１（Ａ）は埋め込みｐ領
域構造を採用した化合物半導体装置の断面図を示し、図
１（Ｂ）は図１（Ａ）の平面図（上面から見た図）であ
り、図１（Ｃ）はこの化合物半導体装置の問題点を説明
する図である。図１に示すような埋め込みｐ構造を採用
する化合物半導体は、半絶縁性基板１の表面にホトレジ
スト（図示せず。）をマスクとして利用してｐ型不純物
領域２０を形成し、次ぎに同じホトレジストをマスクと
して利用してｎ型能動領域（チャネル層）４０を形成す
る。その後、ゲート電極５０を形成し、このゲート電極
５０を位置合わせの基準にしてＳｉ０2膜（図示せ
ず。）及びホトレジスト膜（図示せず。）を使用して開
口（図示せず。）を形成し、この開口を介してイオン注
入により、ゲート電極５０の両側に自己整合的（self-a
ligned）に高濃度ｎ型不純物領域（ソース領域）６０-1
及び高濃度ｎ型不純物領域（ドレイン領域）６０-2を形
成する。これらの領域に対して活性化アニール処理を行
った後、ソース電極８０-1及びドレイン電極８０-2を形
成して、作成される。
【００１３】ここで、図２を用いて、埋め込みｐ構造の
概念を簡単に説明する。図２（Ａ）に示すように、埋め
込みｐ構造は、ｎ型能動領域４０，高濃度ｎ型ソース領
域６０-1及び高濃度ｎ型ドレイン領域６０-2の下側に、
ｐ型不純物領域２０を埋め込む構造を有している。図２
（Ｂ）は、図２（Ａ）のｎ型能動領域４０とｐ型不純物
領域２０の位置に対応して、基板１表面から深さｘの箇
所の注入エネルギ量を示す図である。ｎ型能動領域４０
と高濃度ｐ型不純物領域２０の境界部分では、注入エネ
ルギがオーバラップしている（斜線部）。このオーバラ
ップ領域ではキャリアが相殺され、図２（Ｃ）に示すよ
うに、ｎ型能動領域４０ではｎ型注入キャリアが急峻に
残り、薄いチャネルを形成することが出来る。薄いチャ
ネルの下は、ｐｎ接合であり空乏化された領域となる。
概念を簡単に説明する。図２（Ａ）に示すように、埋め
込みｐ構造は、ｎ型能動領域４０，高濃度ｎ型ソース領
域６０-1及び高濃度ｎ型ドレイン領域６０-2の下側に、
ｐ型不純物領域２０を埋め込む構造を有している。図２
（Ｂ）は、図２（Ａ）のｎ型能動領域４０とｐ型不純物
領域２０の位置に対応して、基板１表面から深さｘの箇
所の注入エネルギ量を示す図である。ｎ型能動領域４０
と高濃度ｐ型不純物領域２０の境界部分では、注入エネ
ルギがオーバラップしている（斜線部）。このオーバラ
ップ領域ではキャリアが相殺され、図２（Ｃ）に示すよ
うに、ｎ型能動領域４０ではｎ型注入キャリアが急峻に
残り、薄いチャネルを形成することが出来る。薄いチャ
ネルの下は、ｐｎ接合であり空乏化された領域となる。
【００１４】しかし、実際に図１に示すような素子を試
作してみると、図１（Ｃ）に図示するような高濃度ｎ型
不純物領域６０-2，６０-1の周縁（フリンジ）間のｎ型
伝導（電子伝導）１１によるリーク電流が大きく、ソー
ス・ドレイン間のピンチ・オフ特性の低下及び隣接する
デバイス間のアイソレーション特性の劣化を招くことが
判明している。
作してみると、図１（Ｃ）に図示するような高濃度ｎ型
不純物領域６０-2，６０-1の周縁（フリンジ）間のｎ型
伝導（電子伝導）１１によるリーク電流が大きく、ソー
ス・ドレイン間のピンチ・オフ特性の低下及び隣接する
デバイス間のアイソレーション特性の劣化を招くことが
判明している。
【００１５】
【発明が解決しようとする課題】この問題を解決するた
め、高濃度ｎ型不純物領域６０-1，６０-2を形成するイ
オン注入領域を、ｐ型不純物領域２０に対して整合させ
て幅方向に同一に形成するのではなく、図３（Ａ）及び
図３（Ｂ）に示すように、高濃度ｎ型不純物領域６０-
1，６０-2がｐ型不純物領域２１に取り囲まれるように
形成する提案がなされている。即ち、高濃度ｎ型不純物
領域６０-1、６０-2の側端部に対してｐ型不純物領域２
１を拡大して０．５μｍ程度外側に夫々位置決めして、
高濃度ｎ型不純物領域６０-1，６０-2の外側にｐ型不純
物領域２１を形成する構造である。
め、高濃度ｎ型不純物領域６０-1，６０-2を形成するイ
オン注入領域を、ｐ型不純物領域２０に対して整合させ
て幅方向に同一に形成するのではなく、図３（Ａ）及び
図３（Ｂ）に示すように、高濃度ｎ型不純物領域６０-
1，６０-2がｐ型不純物領域２１に取り囲まれるように
形成する提案がなされている。即ち、高濃度ｎ型不純物
領域６０-1、６０-2の側端部に対してｐ型不純物領域２
１を拡大して０．５μｍ程度外側に夫々位置決めして、
高濃度ｎ型不純物領域６０-1，６０-2の外側にｐ型不純
物領域２１を形成する構造である。
【００１６】このようなｎ型能動領域に対してｐ型不純
物領域２１を一層拡張した埋め込みｐ構造は、ゲート長
Ｌｇが約０．５μｍ以上のデバイスに関しては、ショー
ト・チャネル効果を十分に抑制して良好なデバイス特性
が得られることが判明した。
物領域２１を一層拡張した埋め込みｐ構造は、ゲート長
Ｌｇが約０．５μｍ以上のデバイスに関しては、ショー
ト・チャネル効果を十分に抑制して良好なデバイス特性
が得られることが判明した。
【００１７】しかし、ゲート長Ｌｇが一層短い、例えば
Ｌｇ≦０．３５μｍのＦＥＴでは、チャネル領域をかな
り低エネルギ・高ドーズにて作成する必要があり、これ
に対応する最適なｐ型不純物領域２１も必然的に低エネ
ルギ・高ドーズとすることが要求される。
Ｌｇ≦０．３５μｍのＦＥＴでは、チャネル領域をかな
り低エネルギ・高ドーズにて作成する必要があり、これ
に対応する最適なｐ型不純物領域２１も必然的に低エネ
ルギ・高ドーズとすることが要求される。
【００１８】即ち、一般に、ゲート長／チャネル厚（Ｌ
ｇ／ｔch）の値が略４．０〜５．０以下となったとき、
ショート・チャネル効果が顕著になると言われている。
ショート・チャネル効果を回避するため、ゲート長Ｌｇ
の短縮化に対応して、チャネル厚（深さ）ｔchを薄くす
る必要がある。しかし、チャネル厚ｔchが薄くなると、
チャネルを通過する所定の電流を確保するために、即
ち、（チャネル厚ｔch）×（ドーズ量）＝一定となるよ
うにするため、必然的にチャネル領域４１のドーズ量を
多くする必要がある。
ｇ／ｔch）の値が略４．０〜５．０以下となったとき、
ショート・チャネル効果が顕著になると言われている。
ショート・チャネル効果を回避するため、ゲート長Ｌｇ
の短縮化に対応して、チャネル厚（深さ）ｔchを薄くす
る必要がある。しかし、チャネル厚ｔchが薄くなると、
チャネルを通過する所定の電流を確保するために、即
ち、（チャネル厚ｔch）×（ドーズ量）＝一定となるよ
うにするため、必然的にチャネル領域４１のドーズ量を
多くする必要がある。
【００１９】このように、ｎ型能動領域４１を高ドーズ
にすると、これに伴って、その下方に位置するｐ型不純
物領域２１も高ドーズにする必要がある。即ち、ｎ型能
動領域４１が浅く（薄く）且つ高ドーズであるため、ｐ
型不純物領域２１も浅い箇所に位置することになり且つ
高ドーズｎ型能動領域４１を補償するに十分な高ドーズ
にする必要がある。従って、ＦＥＴのフリンジ（周縁）
に位置するｐ型不純物領域２１も高ドーズな領域となっ
てしまう。
にすると、これに伴って、その下方に位置するｐ型不純
物領域２１も高ドーズにする必要がある。即ち、ｎ型能
動領域４１が浅く（薄く）且つ高ドーズであるため、ｐ
型不純物領域２１も浅い箇所に位置することになり且つ
高ドーズｎ型能動領域４１を補償するに十分な高ドーズ
にする必要がある。従って、ＦＥＴのフリンジ（周縁）
に位置するｐ型不純物領域２１も高ドーズな領域となっ
てしまう。
【００２０】この結果、図３（Ｂ）のIVＡ−IVＡ切断面
図である図４（Ａ）に示すように、チャネル以外の箇所
で、ゲート電極５０と高濃度ｐ型不純物領域２１とのメ
タル−ｐ層間のショットキー接合において高濃度ｐ層２
１からメタル５０への正孔伝導の電流が顕著となること
が実験的に確認されており、ショットキー障壁接合が維
持できなくなり、素子のピンチオフ特性を損ねてしまう
ことがある。
図である図４（Ａ）に示すように、チャネル以外の箇所
で、ゲート電極５０と高濃度ｐ型不純物領域２１とのメ
タル−ｐ層間のショットキー接合において高濃度ｐ層２
１からメタル５０への正孔伝導の電流が顕著となること
が実験的に確認されており、ショットキー障壁接合が維
持できなくなり、素子のピンチオフ特性を損ねてしまう
ことがある。
【００２１】更に、隣接する２つの素子を図示した図４
（Ｂ）に示すように、ｐ型不純物領域２１は一層拡張さ
れているため隣接した相互間距離が減少し、またｐ型不
純物領域２１が高濃度となっているため、隣接する素子
の高濃度ｐ型不純物領域２１間に基板１を介してｐ型伝
導（ホール伝導）１２が発生することがある。隣接する
ｐ型不純物領域２１の間のｐ型伝導１２を抑制するため
には、素子間隔を物理的に拡大することが必要になり、
これは素子の小型集積化に逆行する。
（Ｂ）に示すように、ｐ型不純物領域２１は一層拡張さ
れているため隣接した相互間距離が減少し、またｐ型不
純物領域２１が高濃度となっているため、隣接する素子
の高濃度ｐ型不純物領域２１間に基板１を介してｐ型伝
導（ホール伝導）１２が発生することがある。隣接する
ｐ型不純物領域２１の間のｐ型伝導１２を抑制するため
には、素子間隔を物理的に拡大することが必要になり、
これは素子の小型集積化に逆行する。
【００２２】このように、チャネルの最適化すると、素
子のピンチオフ特性を損ねたり、側面に高ドーズのｐ型
不純物領域２１が露出する問題を発生し、逆にこの問題
を避けようとすると、適切なチャネルを確保できない。
子のピンチオフ特性を損ねたり、側面に高ドーズのｐ型
不純物領域２１が露出する問題を発生し、逆にこの問題
を避けようとすると、適切なチャネルを確保できない。
【００２３】このような問題は、典型的には短ゲート長
のＦＥＴで問題となっているが、然し本質的には短ゲー
ト長のＦＥＴに限定されるものではない。即ち、約１．
０μｍ程度のゲート長Ｌｇを有するＦＥＴにおいても、
高濃度で薄層の能動層と埋め込みｐ構造を有する場合に
は、図４に関連して説明したような問題が発生する。
のＦＥＴで問題となっているが、然し本質的には短ゲー
ト長のＦＥＴに限定されるものではない。即ち、約１．
０μｍ程度のゲート長Ｌｇを有するＦＥＴにおいても、
高濃度で薄層の能動層と埋め込みｐ構造を有する場合に
は、図４に関連して説明したような問題が発生する。
【００２４】従って、本発明は、高濃度且つ薄層の能動
層と埋め込み構造を有するＦＥＴにおいて、チャネル以
外のｐ型不純物伝導に起因する、ピンチオフ特性劣化の
抑制及び隣接素子間のリークの抑制の両方又は何れか一
方を実現したＦＥＴを含む化合物半導体装置を提供する
ことを目的とする。
層と埋め込み構造を有するＦＥＴにおいて、チャネル以
外のｐ型不純物伝導に起因する、ピンチオフ特性劣化の
抑制及び隣接素子間のリークの抑制の両方又は何れか一
方を実現したＦＥＴを含む化合物半導体装置を提供する
ことを目的とする。
【００２５】更に、本発明は、典型的には短ゲート長の
ＦＥＴにおいてショートチャネル効果を抑制しつつ、チ
ャネル以外のｐ型不純物伝導に起因する、ピンチオフ特
性劣化の抑制及び隣接素子間のリークの抑制の両方又は
何れか一方を実現したＦＥＴを含む化合物半導体装置を
提供することを目的とする。
ＦＥＴにおいてショートチャネル効果を抑制しつつ、チ
ャネル以外のｐ型不純物伝導に起因する、ピンチオフ特
性劣化の抑制及び隣接素子間のリークの抑制の両方又は
何れか一方を実現したＦＥＴを含む化合物半導体装置を
提供することを目的とする。
【００２６】更に、本発明は、高濃度且つ薄層の能動層
と埋め込み構造を有するＦＥＴにおいて、チャネル以外
のｐ型不純物伝導に起因する、ピンチオフ特性劣化の抑
制及び隣接素子間のリークの抑制の両方又は何れか一方
を実現したＦＥＴを含む化合物半導体装置の製造方法を
提供することを目的とする。
と埋め込み構造を有するＦＥＴにおいて、チャネル以外
のｐ型不純物伝導に起因する、ピンチオフ特性劣化の抑
制及び隣接素子間のリークの抑制の両方又は何れか一方
を実現したＦＥＴを含む化合物半導体装置の製造方法を
提供することを目的とする。
【００２７】
【課題を解決するための手段】本発明に係る化合物半導
体装置は、例えば図５に例示するように、基板１に形成
された高濃度ｎ型不純物領域２からなるソース領域及び
ドレイン領域６-1，６-2と、前記ソース領域及びドレイ
ン領域６-1，６-2の間に設けられたｎ型不純物領域から
成るチャネル層４と、前記チャネル層４の下側に隣接し
て形成された高濃度ｐ型不純物領域３と、前記ソース領
域６-1、前記ドレイン領域６-2及び前記チャネル層４を
含むように形成された低濃度ｐ型不純物領域２と、前記
チャネル層４と前記低濃度ｐ型不純物領域２を跨いで接
触するゲート電極５とを備えている。
体装置は、例えば図５に例示するように、基板１に形成
された高濃度ｎ型不純物領域２からなるソース領域及び
ドレイン領域６-1，６-2と、前記ソース領域及びドレイ
ン領域６-1，６-2の間に設けられたｎ型不純物領域から
成るチャネル層４と、前記チャネル層４の下側に隣接し
て形成された高濃度ｐ型不純物領域３と、前記ソース領
域６-1、前記ドレイン領域６-2及び前記チャネル層４を
含むように形成された低濃度ｐ型不純物領域２と、前記
チャネル層４と前記低濃度ｐ型不純物領域２を跨いで接
触するゲート電極５とを備えている。
【００２８】更に本発明に係る化合物半導体装置は、例
えば図５に例示するように、半絶縁性基板１に形成され
た一対のソース領域及びドレイン領域６-1，６-2と、前
記ソース領域及びドレイン領域の間に形成されたｎ型能
動領域４と、前記ｎ型能動領域の下層に隣接して形成さ
れた高濃度ｐ型不純物領域３と、前記ソース領域及びド
レイン領域に夫々接続するソース電極８-1及びドレイン
電極８-2と前記ｎ型能動領域に接続するゲート電極５と
を備え、前記高濃度ｐ型不純物領域３の周辺部には低濃
度ｐ型不純物領域２が形成され、該低濃度ｐ型不純物領
域２は少なくとも前記高濃度ｐ型不純物領域３、前記ｎ
型能動領域４、ソース領域及びドレイン領域６-1，６-2
の側端部を含むように形成されて、前記ゲート電極５は
前記ｎ型能動領域４と前記低濃度ｐ型不純物領域２を跨
いで接触するように構成されている。本発明に係る化合
物半導体装置に於いては、薄く且つ高ドーズのｎ型チャ
ネル領域４に対応して、浅い位置で且つ高ドーズの高濃
度ｐ型不純物領域を形成することで、ショートチャネル
効果を回避しながら、チャネルに流れる所定の電流を確
保することが出来る。更に、高濃度ｎ型ソース領域、高
濃度ｎ型ドレイン領域及び高濃度ｐ型不純物領域の側面
及び下面を取り囲むように、低濃度ｐ型不純物領域を設
けることにより、チャネル以外の箇所の電流の流れ、例
えば、隣接する素子の高濃度ｐ型不純物領域相互間のリ
ーク電流、ゲート電極と高濃度ｐ型不純物領域間のショ
ットキー接合の漏れ電流等を、阻止することが出来る。
えば図５に例示するように、半絶縁性基板１に形成され
た一対のソース領域及びドレイン領域６-1，６-2と、前
記ソース領域及びドレイン領域の間に形成されたｎ型能
動領域４と、前記ｎ型能動領域の下層に隣接して形成さ
れた高濃度ｐ型不純物領域３と、前記ソース領域及びド
レイン領域に夫々接続するソース電極８-1及びドレイン
電極８-2と前記ｎ型能動領域に接続するゲート電極５と
を備え、前記高濃度ｐ型不純物領域３の周辺部には低濃
度ｐ型不純物領域２が形成され、該低濃度ｐ型不純物領
域２は少なくとも前記高濃度ｐ型不純物領域３、前記ｎ
型能動領域４、ソース領域及びドレイン領域６-1，６-2
の側端部を含むように形成されて、前記ゲート電極５は
前記ｎ型能動領域４と前記低濃度ｐ型不純物領域２を跨
いで接触するように構成されている。本発明に係る化合
物半導体装置に於いては、薄く且つ高ドーズのｎ型チャ
ネル領域４に対応して、浅い位置で且つ高ドーズの高濃
度ｐ型不純物領域を形成することで、ショートチャネル
効果を回避しながら、チャネルに流れる所定の電流を確
保することが出来る。更に、高濃度ｎ型ソース領域、高
濃度ｎ型ドレイン領域及び高濃度ｐ型不純物領域の側面
及び下面を取り囲むように、低濃度ｐ型不純物領域を設
けることにより、チャネル以外の箇所の電流の流れ、例
えば、隣接する素子の高濃度ｐ型不純物領域相互間のリ
ーク電流、ゲート電極と高濃度ｐ型不純物領域間のショ
ットキー接合の漏れ電流等を、阻止することが出来る。
【００２９】即ち、高濃度ｐ型不純物領域は能動領域の
下側のみに限定することにより、ＦＥＴ素子の各領域の
側面及び下面には、低濃度ｐ型不純物領域が存在し、高
濃度ｐ型不純物領域は露出していないので、隣接する素
子の高濃度ｐ型不純物領域相互間のリーク電流は生じな
い。
下側のみに限定することにより、ＦＥＴ素子の各領域の
側面及び下面には、低濃度ｐ型不純物領域が存在し、高
濃度ｐ型不純物領域は露出していないので、隣接する素
子の高濃度ｐ型不純物領域相互間のリーク電流は生じな
い。
【００３０】同様に、ゲート電極と接しているのは低濃
度ｐ型不純物領域であり、高濃度ｐ型不純物領域は接し
ていないので、問題点として指摘したようなゲート電極
と高濃度ｐ型不純物領域間のショットキー接合の漏れ電
流は生じない。更に本発明に係る化合物半導体装置の製
造方法は、例えば図８〜図９に例示するように、半絶縁
性基板１に対して、高濃度ｐ型不純物領域３をイオン打
ち込みにより形成し、前記高濃度ｐ型不純物領域３の上
層領域に対して、ｎ型能動領域４をイオン打ち込みによ
り形成し、前記ｎ型能動領域４上に、ゲート電極５を形
成し、前記ゲート電極５の両側に、第一のマスク及び該
ゲート電極に付設の酸化物で規定される開口を介して、
高濃度ｎ型不純物領域から成る一対のソース領域とドレ
イン領域６-1，６-2を形成し、前記第一のマスクより大
きな開口を持つ第二のマスクを介して、低濃度ｐ型不純
物領域２をイオン打ち込みにより形成し、前記ソース領
域とドレイン領域に対し、ソース電極及びドレイン電極
８-1，８-2を夫々形成する諸工程を有し、前記第二のマ
スクを介して形成された前記低濃度ｐ型不純物領域２
は、前記ソース領域６-1，前記ドレイン領域６-2，前記
ｎ型能動領域４及び前記高濃度ｐ型不純物領域３を含む
ように形成され、前記ゲート電極５は前記ｎ型能動領域
４と前記低濃度ｐ型不純物領域２を跨いで接触するよう
に形成されていることを特徴とする。
度ｐ型不純物領域であり、高濃度ｐ型不純物領域は接し
ていないので、問題点として指摘したようなゲート電極
と高濃度ｐ型不純物領域間のショットキー接合の漏れ電
流は生じない。更に本発明に係る化合物半導体装置の製
造方法は、例えば図８〜図９に例示するように、半絶縁
性基板１に対して、高濃度ｐ型不純物領域３をイオン打
ち込みにより形成し、前記高濃度ｐ型不純物領域３の上
層領域に対して、ｎ型能動領域４をイオン打ち込みによ
り形成し、前記ｎ型能動領域４上に、ゲート電極５を形
成し、前記ゲート電極５の両側に、第一のマスク及び該
ゲート電極に付設の酸化物で規定される開口を介して、
高濃度ｎ型不純物領域から成る一対のソース領域とドレ
イン領域６-1，６-2を形成し、前記第一のマスクより大
きな開口を持つ第二のマスクを介して、低濃度ｐ型不純
物領域２をイオン打ち込みにより形成し、前記ソース領
域とドレイン領域に対し、ソース電極及びドレイン電極
８-1，８-2を夫々形成する諸工程を有し、前記第二のマ
スクを介して形成された前記低濃度ｐ型不純物領域２
は、前記ソース領域６-1，前記ドレイン領域６-2，前記
ｎ型能動領域４及び前記高濃度ｐ型不純物領域３を含む
ように形成され、前記ゲート電極５は前記ｎ型能動領域
４と前記低濃度ｐ型不純物領域２を跨いで接触するよう
に形成されていることを特徴とする。
【００３１】更に本発明に係る化合物半導体装置の製造
方法は、例えば図８〜図９に例示するように、半絶縁性
基板１に対して、高濃度ｐ型不純物領域３をイオン打ち
込みにより形成し、前記高濃度ｐ型不純物領域の上層領
域に対して、ｎ型能動領域４をイオン打ち込みにより形
成し、前記ｎ型能動領域上にゲート電極５を形成し、前
記ゲート電極の両側に、第一のマスク及び該ゲート電極
に付設の酸化物で規定される開口を介して、高濃度ｎ型
不純物領域から成る一対のソース領域とドレイン領域６
-1，６-2を形成し、前記第一のマスクより大きな開口を
持つ第二のマスクを介して、低濃度ｐ型不純物領域２を
イオン打ち込みにより形成し、前記ソース領域とドレイ
ン領域に対し、ソース電極及びドレイン電極８-1，８-2
を夫々形成する諸工程を有し、前記第二のマスクを介し
て形成された前記低濃度ｐ型不純物領域は、概して、前
記ソース領域，前記ドレイン領域及び前記高濃度ｐ型不
純物領域を取り囲むように形成されていることを特徴と
する。
方法は、例えば図８〜図９に例示するように、半絶縁性
基板１に対して、高濃度ｐ型不純物領域３をイオン打ち
込みにより形成し、前記高濃度ｐ型不純物領域の上層領
域に対して、ｎ型能動領域４をイオン打ち込みにより形
成し、前記ｎ型能動領域上にゲート電極５を形成し、前
記ゲート電極の両側に、第一のマスク及び該ゲート電極
に付設の酸化物で規定される開口を介して、高濃度ｎ型
不純物領域から成る一対のソース領域とドレイン領域６
-1，６-2を形成し、前記第一のマスクより大きな開口を
持つ第二のマスクを介して、低濃度ｐ型不純物領域２を
イオン打ち込みにより形成し、前記ソース領域とドレイ
ン領域に対し、ソース電極及びドレイン電極８-1，８-2
を夫々形成する諸工程を有し、前記第二のマスクを介し
て形成された前記低濃度ｐ型不純物領域は、概して、前
記ソース領域，前記ドレイン領域及び前記高濃度ｐ型不
純物領域を取り囲むように形成されていることを特徴と
する。
【００３２】
【発明の実施の形態】以下、本発明に係る化合物半導体
装置及びその製造方法の実施形態に関し、添付の図面を
参照しながら、詳細に説明する。なお、図面に示す同一
の要素に対しては同じ符号を用いて、重複した記載を省
略する。 ［化合物半導体装置の構成］図５は、本実施形態に係る
化合物半導体装置の典型例であるＦＥＴを示す図であ
る。ここで、図５（Ａ）はＦＥＴ構造の断面図を示し、
図５（Ｂ）は図５（Ａ）のＦＥＴの平面図（上面から見
た図）を示し、図５（Ｃ）は図５（Ｂ）のＶＣ−ＶＣ切
断面図である。
装置及びその製造方法の実施形態に関し、添付の図面を
参照しながら、詳細に説明する。なお、図面に示す同一
の要素に対しては同じ符号を用いて、重複した記載を省
略する。 ［化合物半導体装置の構成］図５は、本実施形態に係る
化合物半導体装置の典型例であるＦＥＴを示す図であ
る。ここで、図５（Ａ）はＦＥＴ構造の断面図を示し、
図５（Ｂ）は図５（Ａ）のＦＥＴの平面図（上面から見
た図）を示し、図５（Ｃ）は図５（Ｂ）のＶＣ−ＶＣ切
断面図である。
【００３３】図５（Ａ）に示すように、ＧａＡｓ（砒化
ガリウム又はガリウム砒素：gallium arsenide）半絶縁
性基板１の上方の主面から所定の深さまで、他の領域を
囲むように、低濃度ｐ型不純物領域２が設けられてい
る。低濃度ｐ型不純物領域２の上方には、これに隣接し
て高濃度ｐ型不純物領域３が設けられている。高濃度ｐ
型不純物領域３の中央部は一段と高くなっており、高濃
度ｐ型不純物領域３の一段と高くなった部分の上方に
は、これに隣接して上面まで薄いｎ型能動領域（チャネ
ル領域）４が設けられている。このｎ型チャネル領域４
の両側端部に隣接し、且つ高濃度ｐ型不純物領域３の両
側上面部と高くなった部分の両側端部とに隣接して、第
一の高濃度ｎ型不純物領域のソース領域６-1及びドレイ
ン領域６-1が設けられている。尚、ソース領域６-1とド
レイン領域６-1の場所は、逆であっても良い。
ガリウム又はガリウム砒素：gallium arsenide）半絶縁
性基板１の上方の主面から所定の深さまで、他の領域を
囲むように、低濃度ｐ型不純物領域２が設けられてい
る。低濃度ｐ型不純物領域２の上方には、これに隣接し
て高濃度ｐ型不純物領域３が設けられている。高濃度ｐ
型不純物領域３の中央部は一段と高くなっており、高濃
度ｐ型不純物領域３の一段と高くなった部分の上方に
は、これに隣接して上面まで薄いｎ型能動領域（チャネ
ル領域）４が設けられている。このｎ型チャネル領域４
の両側端部に隣接し、且つ高濃度ｐ型不純物領域３の両
側上面部と高くなった部分の両側端部とに隣接して、第
一の高濃度ｎ型不純物領域のソース領域６-1及びドレイ
ン領域６-1が設けられている。尚、ソース領域６-1とド
レイン領域６-1の場所は、逆であっても良い。
【００３４】ｎ型チャネル領域４の上面には短ゲート長
Ｌｇのゲート電極５が設けられ、ソース領域６-1の上面
にはソース電極８-1が、ドレイン領域６-1の上面にはド
レイン電極８-1が夫々設けられている。
Ｌｇのゲート電極５が設けられ、ソース領域６-1の上面
にはソース電極８-1が、ドレイン領域６-1の上面にはド
レイン電極８-1が夫々設けられている。
【００３５】各要素について説明する。
【００３６】ＧａＡｓ半絶縁性基板１は、ＧａＡｓはII
I 族とＶ族の元素から成る化合物半導体であり、ＧａＡ
ｓは電子の移動度が大きく、また飽和ドリフト速度が大
きいため、高速・高周波デバイスに適している。概して
寄生容量を小さく、素子間分離が容易となる特徴を有し
ている。
I 族とＶ族の元素から成る化合物半導体であり、ＧａＡ
ｓは電子の移動度が大きく、また飽和ドリフト速度が大
きいため、高速・高周波デバイスに適している。概して
寄生容量を小さく、素子間分離が容易となる特徴を有し
ている。
【００３７】低濃度ｐ型不純物領域２は、ＧａＡｓ半絶
縁性基板１の表面のソース領域６-1，ｎ型チャネル領域
４及びドレイン領域６-2から、両端方向に各々約０．５
μｍ程度広げた領域まで、加速エネルギー約１８０ke
Ｖ、注入ドーズ量約１．０×１０12／ｃｍ2で、Ｍｇイ
オンをイオン注入して形成されている。
縁性基板１の表面のソース領域６-1，ｎ型チャネル領域
４及びドレイン領域６-2から、両端方向に各々約０．５
μｍ程度広げた領域まで、加速エネルギー約１８０ke
Ｖ、注入ドーズ量約１．０×１０12／ｃｍ2で、Ｍｇイ
オンをイオン注入して形成されている。
【００３８】高濃度ｐ型不純物領域３は、加速エネルギ
ー約９０keＶ、注入ドーズ量約２．０×１０12／ｃｍ2
で、Ｍｇイオンをイオン注入して形成されている。
ー約９０keＶ、注入ドーズ量約２．０×１０12／ｃｍ2
で、Ｍｇイオンをイオン注入して形成されている。
【００３９】ｎ型チャネル領域４は、高濃度ｐ型不純物
領域３の形成と同じ開口又は窓（図示せず。）を利用し
て、加速エネルギー約１５keＶ、注入ドーズ量約１．０
×１０13／ｃｍ2で、Ｓｉイオンをイオン注入して形成
されている。
領域３の形成と同じ開口又は窓（図示せず。）を利用し
て、加速エネルギー約１５keＶ、注入ドーズ量約１．０
×１０13／ｃｍ2で、Ｓｉイオンをイオン注入して形成
されている。
【００４０】ゲート電極５は、ＷＳｉ（tungsten slici
de），ＴｉＷＳｉ（titanium tungsten silicide）等か
ら成り、ｎ型チャネル領域４に対して、ショットキー障
壁接合（schottky barrier contact）している。ショッ
トキー障壁接合は、金属電極５とｎ型半導体４を接触し
て外部から金属電極に順方向バイアス電圧＋Ｖを加えた
場合、電流成分は指数関数的に増大し、反対に、逆方向
バイアス電圧−Ｖを加えた場合、電流成分は一定値とな
り、整流特性を示す接合をいう。
de），ＴｉＷＳｉ（titanium tungsten silicide）等か
ら成り、ｎ型チャネル領域４に対して、ショットキー障
壁接合（schottky barrier contact）している。ショッ
トキー障壁接合は、金属電極５とｎ型半導体４を接触し
て外部から金属電極に順方向バイアス電圧＋Ｖを加えた
場合、電流成分は指数関数的に増大し、反対に、逆方向
バイアス電圧−Ｖを加えた場合、電流成分は一定値とな
り、整流特性を示す接合をいう。
【００４１】ゲート電極５としてＷＳｉ等を使用するの
は、後工程で高温の熱処理をされてもゲート特性が劣化
せず、ｎ+イオン注入のマスクに用いて自己整合型（セ
ルフ・アライン型）の工程を採用できるからである。
は、後工程で高温の熱処理をされてもゲート特性が劣化
せず、ｎ+イオン注入のマスクに用いて自己整合型（セ
ルフ・アライン型）の工程を採用できるからである。
【００４２】なお、典型的には、ゲート電極５のゲート
長Ｌｇは、短ゲート長ＦＥＴのため約０．３５μｍと非
常に短い。但し、上述したとおり、ゲート電極５は、必
ずしも短ゲート長Ｌｇに限定されるものでなく、Ｌｇ＝
１．０μｍ程度の比較的長いゲート長であっても良い。
長Ｌｇは、短ゲート長ＦＥＴのため約０．３５μｍと非
常に短い。但し、上述したとおり、ゲート電極５は、必
ずしも短ゲート長Ｌｇに限定されるものでなく、Ｌｇ＝
１．０μｍ程度の比較的長いゲート長であっても良い。
【００４３】ソース領域６-1とドレイン領域６-2は、加
速エネルギー約１２０keＶ、注入ドーズ量約５．０×１
０13／ｃｍ2でＳｉイオンをイオン注入して形成されて
いる。
速エネルギー約１２０keＶ、注入ドーズ量約５．０×１
０13／ｃｍ2でＳｉイオンをイオン注入して形成されて
いる。
【００４４】ソース電極８-1とドレイン電極８-2は、各
々、下から順にＡｕＧｅ，Ｎｉ，Ａｕの三層構造から成
り、ソース領域６-1とドレイン領域６-2に対して、夫
々、電圧−電流特性が直線状となるオーミック接触（oh
mic contact）している。
々、下から順にＡｕＧｅ，Ｎｉ，Ａｕの三層構造から成
り、ソース領域６-1とドレイン領域６-2に対して、夫
々、電圧−電流特性が直線状となるオーミック接触（oh
mic contact）している。
【００４５】図５（Ａ）及び図５（Ｃ）で明らかなよう
に、本実施形態によれば、高濃度・薄層の能動層と埋め
込み層を有するＦＥＴにおいて、このＦＥＴを構成する
高濃度ｐ型不純物領域３の下面及び側面を低濃度ｐ型不
純物領域２で覆っているため、図４（Ａ）を用いて説明
した隣接するデバイスにある高濃度ｐ型不純物領域３相
互間に発生するリーク電流は生じない。
に、本実施形態によれば、高濃度・薄層の能動層と埋め
込み層を有するＦＥＴにおいて、このＦＥＴを構成する
高濃度ｐ型不純物領域３の下面及び側面を低濃度ｐ型不
純物領域２で覆っているため、図４（Ａ）を用いて説明
した隣接するデバイスにある高濃度ｐ型不純物領域３相
互間に発生するリーク電流は生じない。
【００４６】更に、図４（Ａ）を用いて説明したチャネ
ル以外の箇所で、ゲート電極５と高濃度ｐ型不純物領域
２１とのメタル−ｐ層間のショットキー接合において正
孔伝導の電流が顕著となり、素子のピンチオフ特性を損
ねる問題も、図５（Ｃ）の構造では高濃度ｐ型不純物領
域３はゲート電極５に接していなく、低濃度ｐ型不純物
領域２が接しているため正孔伝導によるリーク電流は実
質的に生じない。
ル以外の箇所で、ゲート電極５と高濃度ｐ型不純物領域
２１とのメタル−ｐ層間のショットキー接合において正
孔伝導の電流が顕著となり、素子のピンチオフ特性を損
ねる問題も、図５（Ｃ）の構造では高濃度ｐ型不純物領
域３はゲート電極５に接していなく、低濃度ｐ型不純物
領域２が接しているため正孔伝導によるリーク電流は実
質的に生じない。
【００４７】このように、本実施形態によれば、能動領
域以外のｐ型伝導を抑制したＦＥＴが実現できる。即
ち、本実施形態によれば、高濃度薄層の能動層と埋め込
み層を有するＦＥＴに於いて、チャネル以外のｐ型不純
物伝導に起因する、ピンチオフ特性劣化の抑制及び隣接
素子間のリークの抑制を実現したＦＥＴを含む化合物半
導体装置を提供することが出来る。
域以外のｐ型伝導を抑制したＦＥＴが実現できる。即
ち、本実施形態によれば、高濃度薄層の能動層と埋め込
み層を有するＦＥＴに於いて、チャネル以外のｐ型不純
物伝導に起因する、ピンチオフ特性劣化の抑制及び隣接
素子間のリークの抑制を実現したＦＥＴを含む化合物半
導体装置を提供することが出来る。
【００４８】（変形例）本実施形態に於いて、デバイス
間のリーク電流等の要求が比較的緩く、クリティカルな
問題とならない場合には、低濃度ｐ型不純物領域２をパ
ターニングせずにウェハ全面に形成する一層簡便な工程
により、ほぼ同様な効果を有するＦＥＴを得ることが出
来る。 ［化合物半導体装置の製造方法］図６〜図９は、図５に
示すようなＦＥＴの具体的な製造方法を説明する図であ
る。ここで、図６（Ａ）〜図７（Ｂ）を用いて第１の製
造方法を説明し、図８（Ａ）〜図９（Ｂ）を用いて第２
の製造方法を説明する。
間のリーク電流等の要求が比較的緩く、クリティカルな
問題とならない場合には、低濃度ｐ型不純物領域２をパ
ターニングせずにウェハ全面に形成する一層簡便な工程
により、ほぼ同様な効果を有するＦＥＴを得ることが出
来る。 ［化合物半導体装置の製造方法］図６〜図９は、図５に
示すようなＦＥＴの具体的な製造方法を説明する図であ
る。ここで、図６（Ａ）〜図７（Ｂ）を用いて第１の製
造方法を説明し、図８（Ａ）〜図９（Ｂ）を用いて第２
の製造方法を説明する。
【００４９】第１の製造方法及び第２の製造方法とも、
基板１の右半分にエンハンスメント型ＦＥＴ（enhancem
ent typeＦＥＴ。以下、「Ｅ−ＦＥＴ」と略す。）を、
左半分にデプリーション型ＦＥＴ（depletion typeＦＥ
Ｔ。以下、「Ｄ−ＦＥＴ」と略す。）を同時に製造して
いる。
基板１の右半分にエンハンスメント型ＦＥＴ（enhancem
ent typeＦＥＴ。以下、「Ｅ−ＦＥＴ」と略す。）を、
左半分にデプリーション型ＦＥＴ（depletion typeＦＥ
Ｔ。以下、「Ｄ−ＦＥＴ」と略す。）を同時に製造して
いる。
【００５０】Ｅ−ＦＥＴは、消費電力を小さくするため
に、ゲート印加電圧Ｖｇ＝ゼロのときにチャネルがピン
チオフされていてドレイン電流が流れないノーマリー・
オフ型である。Ｅ−ＦＥＴでは、ピンチオフ電圧は通常
しきい値電圧と呼ばれ、正の値である。一方、Ｄ−ＦＥ
Ｔは、Ｖｇ＝ゼロのとき、ドレイン電流が流れる状態に
なっている。チャネルを空乏化させて動作させるためデ
プリーション型と呼ばれ、ノーマリー・オン型である。
に、ゲート印加電圧Ｖｇ＝ゼロのときにチャネルがピン
チオフされていてドレイン電流が流れないノーマリー・
オフ型である。Ｅ−ＦＥＴでは、ピンチオフ電圧は通常
しきい値電圧と呼ばれ、正の値である。一方、Ｄ−ＦＥ
Ｔは、Ｖｇ＝ゼロのとき、ドレイン電流が流れる状態に
なっている。チャネルを空乏化させて動作させるためデ
プリーション型と呼ばれ、ノーマリー・オン型である。
【００５１】Ｅ−ＦＥＴとＤ−ＦＥＴを対で製造する理
由は、例えば、集積回路の基本的な回路であるインバー
タは、スイッチング用Ｅ−ＦＥＴと負荷用Ｄ−ＦＥＴで
構成されるＤＣＦＬ（Direct Coupled FET Logic）と呼
ばれる論理ゲートが用いられる。ＤＣＦＬのような論理
ゲートを製造するときは、以下に説明するように、Ｅ−
ＦＥＴとＤ−ＦＥＴを同時に製造することが好ましいか
らである。
由は、例えば、集積回路の基本的な回路であるインバー
タは、スイッチング用Ｅ−ＦＥＴと負荷用Ｄ−ＦＥＴで
構成されるＤＣＦＬ（Direct Coupled FET Logic）と呼
ばれる論理ゲートが用いられる。ＤＣＦＬのような論理
ゲートを製造するときは、以下に説明するように、Ｅ−
ＦＥＴとＤ−ＦＥＴを同時に製造することが好ましいか
らである。
【００５２】なお、何れか一方の素子のみを選択的に製
造するときは、以下に説明する製造工程の内のその素子
に必要な工程のみを選択して、Ｅ−ＦＥＴ又はＤ−ＦＥ
Ｔの何れか一方を製造することが出来る。
造するときは、以下に説明する製造工程の内のその素子
に必要な工程のみを選択して、Ｅ−ＦＥＴ又はＤ−ＦＥ
Ｔの何れか一方を製造することが出来る。
【００５３】また、各基板１のＥ−ＦＥＴの製造領域を
Ｅ−ＦＥＴ領域と呼び、各要素に付した符号に「ｅ」を
添え字し、Ｄ−ＦＥＴの製造領域をＤ−ＦＥＴ領域と呼
び、各要素に付した符号に「ｄ」を添え字して区別す
る。
Ｅ−ＦＥＴ領域と呼び、各要素に付した符号に「ｅ」を
添え字し、Ｄ−ＦＥＴの製造領域をＤ−ＦＥＴ領域と呼
び、各要素に付した符号に「ｄ」を添え字して区別す
る。
【００５４】（第１の製造方法）図６（Ａ）〜図７
（Ｂ）を用いて第１の製造方法を説明を説明する。図６
（Ａ）に示すように、ＧａＡｓ半絶縁性基板１を用意す
る。この基板１の上面にホトレジスト膜１４を被覆形成
し、その後パターニングしてＥ−ＦＥＴ領域及びＤ−Ｆ
ＥＴ領域に開口１５ｅ，1５ｄを夫々形成する。この開
口の大きさは、後続する工程で低濃度ｐ型不純物領域２
ｅ，2ｄを形成した際に、領域２ｅ，2ｄが夫々の能動領
域４ｅ，４ｄの両端より夫々約０．５μｍ広くなるよう
な大きさとする。
（Ｂ）を用いて第１の製造方法を説明を説明する。図６
（Ａ）に示すように、ＧａＡｓ半絶縁性基板１を用意す
る。この基板１の上面にホトレジスト膜１４を被覆形成
し、その後パターニングしてＥ−ＦＥＴ領域及びＤ−Ｆ
ＥＴ領域に開口１５ｅ，1５ｄを夫々形成する。この開
口の大きさは、後続する工程で低濃度ｐ型不純物領域２
ｅ，2ｄを形成した際に、領域２ｅ，2ｄが夫々の能動領
域４ｅ，４ｄの両端より夫々約０．５μｍ広くなるよう
な大きさとする。
【００５５】各開口を介して、加速エネルギー約１２０
〜１５０kＶ、注入ドーズ量約１．０×１０12／ｃｍ
2で、Ｍｇイオンをイオン注入して、Ｅ−ＦＥＴ領域と
Ｄ−ＦＥＴ領域に低濃度ｐ型不純物領域２ｅ，2ｄを夫
々形成する。その後、ホトレジスト１４は除去する。
〜１５０kＶ、注入ドーズ量約１．０×１０12／ｃｍ
2で、Ｍｇイオンをイオン注入して、Ｅ−ＦＥＴ領域と
Ｄ−ＦＥＴ領域に低濃度ｐ型不純物領域２ｅ，2ｄを夫
々形成する。その後、ホトレジスト１４は除去する。
【００５６】図６（Ｂ）に示すように、基板１の上面に
ホトレジスト膜１６を被覆形成し、その後パターニング
して、Ｄ−ＦＥＴ領域に、後工程で形成する能動層４ｂ
に対応した大きさの開口１７ｄを形成する。
ホトレジスト膜１６を被覆形成し、その後パターニング
して、Ｄ−ＦＥＴ領域に、後工程で形成する能動層４ｂ
に対応した大きさの開口１７ｄを形成する。
【００５７】次ぎに、この開口１７ｄを介して、加速エ
ネルギー約４０keＶ、注入ドーズ量約１．０×１０12／
ｃｍ2でＳｉイオンをイオン注入して、Ｄ−ＦＥＴ領域
にｎ型能動層４ｄを形成する。その後、ホトレジスト１
６は除去する。
ネルギー約４０keＶ、注入ドーズ量約１．０×１０12／
ｃｍ2でＳｉイオンをイオン注入して、Ｄ−ＦＥＴ領域
にｎ型能動層４ｄを形成する。その後、ホトレジスト１
６は除去する。
【００５８】図６（Ｃ）に示すように、基板１の上面に
ホトレジスト膜１８を被覆形成し、その後パターニング
して、Ｅ−ＦＥＴ領域に、低濃度ｐ型不純物領域２ｅの
両端部から各々約０．５μｍ内側迄の大きさの開口１９
ｅを形成する。
ホトレジスト膜１８を被覆形成し、その後パターニング
して、Ｅ−ＦＥＴ領域に、低濃度ｐ型不純物領域２ｅの
両端部から各々約０．５μｍ内側迄の大きさの開口１９
ｅを形成する。
【００５９】次ぎに、この開口１９ｅを介して、加速エ
ネルギー約１５０keＶ、注入ドーズ量約４．０×１０12
／ｃｍ2でＭｇイオンをイオン注入して、Ｅ−ＦＥＴ領
域に高濃度ｐ型不純物領域３ｅを形成する。従って、こ
の高濃度ｐ型不純物領域３ｅは、周囲を低濃度ｐ型不純
物領域２ｅに取り囲まれている。
ネルギー約１５０keＶ、注入ドーズ量約４．０×１０12
／ｃｍ2でＭｇイオンをイオン注入して、Ｅ−ＦＥＴ領
域に高濃度ｐ型不純物領域３ｅを形成する。従って、こ
の高濃度ｐ型不純物領域３ｅは、周囲を低濃度ｐ型不純
物領域２ｅに取り囲まれている。
【００６０】更に、このホトレジスト１８を用いて、同
じ開口１９を介して、加速エネルギー約１５keＶ、注入
ドーズ量約１．０×１０13／ｃｍ2でＳｉイオンをイオ
ン注入して、Ｅ−ＦＥＴ領域に能動層４ｅを形成する。
その後、ホトレジスト１８は除去する。
じ開口１９を介して、加速エネルギー約１５keＶ、注入
ドーズ量約１．０×１０13／ｃｍ2でＳｉイオンをイオ
ン注入して、Ｅ−ＦＥＴ領域に能動層４ｅを形成する。
その後、ホトレジスト１８は除去する。
【００６１】図７（Ａ）に示すように、ＷＳｉ等を用い
てＥ−ＦＥＴ領域とＤ−ＦＥＴ領域にゲート電極を５
ｅ，５ｄを夫々形成する。Ｅ−ＦＥＴ領域のゲート電極
５ｅは、ゲート長Ｌｇ＝約０．３５μｍ、厚さｔｇ＝約
０．５μｍとし、Ｄ−ＦＥＴ領域のゲート電極５ｄは、
ゲート長Ｌｇ＝約０．６μｍ、厚さｔｇ＝約０．５μｍ
とする。
てＥ−ＦＥＴ領域とＤ−ＦＥＴ領域にゲート電極を５
ｅ，５ｄを夫々形成する。Ｅ−ＦＥＴ領域のゲート電極
５ｅは、ゲート長Ｌｇ＝約０．３５μｍ、厚さｔｇ＝約
０．５μｍとし、Ｄ−ＦＥＴ領域のゲート電極５ｄは、
ゲート長Ｌｇ＝約０．６μｍ、厚さｔｇ＝約０．５μｍ
とする。
【００６２】次ぎに、ＣＶＤ法を用いてゲート電極５
ｅ，５ｄ及び基板１の上面をＳｉＯ2膜で覆い、その
後、反応性イオンエッチング（ＲＩＥ：Reactive Ion E
tching）等によりエッチングして、図に示すようなゲー
ト電極５ｅ，５ｄに沿った形状のＳｉＯ2膜９ｅ，９ｄ
を各ゲート電極５ｅ，５ｄの両側に夫々残す。更に、基
板１の上面にホトレジスト膜２２を被覆形成し、その後
パターニングしてＥ−ＦＥＴ領域及びＤ−ＦＥＴ領域に
開口を夫々形成する。このレジストの開口の大きさは、
Ｅ−ＦＥＴ領域及びＤ−ＦＥＴ領域ともに能動層４ｅ，
４ｄに対応した大きさとする。
ｅ，５ｄ及び基板１の上面をＳｉＯ2膜で覆い、その
後、反応性イオンエッチング（ＲＩＥ：Reactive Ion E
tching）等によりエッチングして、図に示すようなゲー
ト電極５ｅ，５ｄに沿った形状のＳｉＯ2膜９ｅ，９ｄ
を各ゲート電極５ｅ，５ｄの両側に夫々残す。更に、基
板１の上面にホトレジスト膜２２を被覆形成し、その後
パターニングしてＥ−ＦＥＴ領域及びＤ−ＦＥＴ領域に
開口を夫々形成する。このレジストの開口の大きさは、
Ｅ−ＦＥＴ領域及びＤ−ＦＥＴ領域ともに能動層４ｅ，
４ｄに対応した大きさとする。
【００６３】次ぎに、Ｅ−ＦＥＴ領域に於いて、レジス
ト２２及びＳｉＯ2膜９ｅによって画定される各開口２
３-1ｅ，2３-２ｅを介して、加速エネルギー約１５ke
Ｖ、注入ドーズ量約１．０×１０13／ｃｍ2でＳｉイオ
ンをイオン注入して、第一の高濃度ｎ型不純物領域（ソ
ース領域）６-1ｅと第一の高濃度ｎ型不純物領域（ドレ
イン領域）６-2ｅを夫々形成する。同時に、Ｄ−ＦＥＴ
領域に於いて、レジスト２２及びＳｉＯ2膜９ｄによっ
て画定される各開口2３-1ｄ，2３-2ｄを介して、第一の
高濃度ｎ型不純物領域（ソース領域）６-1ｄと第一の高
濃度ｎ型不純物領域（ドレイン領域）６-2ｄを夫々形成
する。
ト２２及びＳｉＯ2膜９ｅによって画定される各開口２
３-1ｅ，2３-２ｅを介して、加速エネルギー約１５ke
Ｖ、注入ドーズ量約１．０×１０13／ｃｍ2でＳｉイオ
ンをイオン注入して、第一の高濃度ｎ型不純物領域（ソ
ース領域）６-1ｅと第一の高濃度ｎ型不純物領域（ドレ
イン領域）６-2ｅを夫々形成する。同時に、Ｄ−ＦＥＴ
領域に於いて、レジスト２２及びＳｉＯ2膜９ｄによっ
て画定される各開口2３-1ｄ，2３-2ｄを介して、第一の
高濃度ｎ型不純物領域（ソース領域）６-1ｄと第一の高
濃度ｎ型不純物領域（ドレイン領域）６-2ｄを夫々形成
する。
【００６４】各ソース領域６-1ｅ，６-1ｄ及び各ドレイ
ン領域６-2ｅ，６-2ｄは、ゲート電極５ｅ，５ｄを位置
基準としてＳｉＯ2膜９ｅ，９ｄの存在により、ゲート
電極から夫々０．２μｍ離れて形成される。その後、ホ
トレジスト２２とＳｉＯ2膜９ｅ，９ｄを夫々除去す
る。
ン領域６-2ｅ，６-2ｄは、ゲート電極５ｅ，５ｄを位置
基準としてＳｉＯ2膜９ｅ，９ｄの存在により、ゲート
電極から夫々０．２μｍ離れて形成される。その後、ホ
トレジスト２２とＳｉＯ2膜９ｅ，９ｄを夫々除去す
る。
【００６５】基板１の上面にホトレジスト膜２４を被覆
形成し、その後パターニングして、Ｅ−ＦＥＴ領域及び
Ｄ−ＦＥＴ領域に対し、開口２５ｅ，２５ｄを形成す
る。
形成し、その後パターニングして、Ｅ−ＦＥＴ領域及び
Ｄ−ＦＥＴ領域に対し、開口２５ｅ，２５ｄを形成す
る。
【００６６】レジスト２４によって画定される開口２５
ｅ，２５ｄを介して、加速エネルギー約４０keＶ、注入
ドーズ量約３．０×１０13／ｃｍ2でＳｉイオンをイオ
ン注入して、Ｅ−ＦＥＴ領域に第二の高濃度ｎ型不純物
領域７-1ｅ，７-2ｅを形成する。同時に、Ｄ−ＦＥＴ領
域に第二の高濃度ｎ型不純物領域７-1ｄ，７-2ｄを形成
する。その後、ホトレジスト２４を除去する。
ｅ，２５ｄを介して、加速エネルギー約４０keＶ、注入
ドーズ量約３．０×１０13／ｃｍ2でＳｉイオンをイオ
ン注入して、Ｅ−ＦＥＴ領域に第二の高濃度ｎ型不純物
領域７-1ｅ，７-2ｅを形成する。同時に、Ｄ−ＦＥＴ領
域に第二の高濃度ｎ型不純物領域７-1ｄ，７-2ｄを形成
する。その後、ホトレジスト２４を除去する。
【００６７】各不純物領域を形成した後、基板１に対し
て約８００℃で約２０分のアニール処理を行い、イオン
注入した各不純物領域を活性化する。
て約８００℃で約２０分のアニール処理を行い、イオン
注入した各不純物領域を活性化する。
【００６８】図７（Ｃ）に示すように、Ｅ−ＦＥＴ領域
及びＤ−ＦＥＴ領域に対し、ソース電極８-1ｅ，８-2ｄ
及びドレイン電極８-2ｅ，８-2ｄを夫々形成する。ソー
ス電極８-1ｅ，８-1ｄ及びドレイン電極８-2ｅ，８-2ｄ
は、何れも、下から、Ａｕ，Ｎｉ，Ａｕの順に積層され
た三層構造を有する。Ｅ−ＦＥＴ領域では、ソース電極
８-1ｅはソース領域６-1ｅに対し、またドレイン電極８
-2ｅはドレイン領域６-2ｅに対して、夫々オーミック接
触している。同様に、Ｄ−ＦＥＴ領域では、ソース電極
８-1ｄはソース領域６-1ｄに対し、またドレイン電極８
-2ｄはドレイン領域６-2ｄに対して、夫々オーミック接
触している。
及びＤ−ＦＥＴ領域に対し、ソース電極８-1ｅ，８-2ｄ
及びドレイン電極８-2ｅ，８-2ｄを夫々形成する。ソー
ス電極８-1ｅ，８-1ｄ及びドレイン電極８-2ｅ，８-2ｄ
は、何れも、下から、Ａｕ，Ｎｉ，Ａｕの順に積層され
た三層構造を有する。Ｅ−ＦＥＴ領域では、ソース電極
８-1ｅはソース領域６-1ｅに対し、またドレイン電極８
-2ｅはドレイン領域６-2ｅに対して、夫々オーミック接
触している。同様に、Ｄ−ＦＥＴ領域では、ソース電極
８-1ｄはソース領域６-1ｄに対し、またドレイン電極８
-2ｄはドレイン領域６-2ｄに対して、夫々オーミック接
触している。
【００６９】なお、Ｅ−ＦＥＴ領域の第二の高濃度ｎ型
不純物領域７-1ｅ，７-2ｅ及びＤ−ＦＥＴ領域の第二の
高濃度ｎ型不純物領域７-1ｄ，７-2ｄは、何れも、Ｅ−
ＦＥＴ領域の第一の高濃度ｎ型不純物領域６-1ｅ，６-2
ｅ及びＤ−ＦＥＴ領域の第一の高濃度ｎ型不純物領域６
-1ｅ，６-2ｅと夫々比較して、不純物濃度は同等以下に
に抑えられている。このような第二の高濃度ｎ型不純物
領域７-1ｅ，７-2ｅ，７-1ｄ，７-2ｄは、夫々のゲート
電極５ｅ，５ｄの下端部に露出している能動層４ｅ，４
ｄの表面に生じる表面空乏層に生じるソース及びドレイ
ン直列抵抗の増大を抑制するために設けられたものであ
る。
不純物領域７-1ｅ，７-2ｅ及びＤ−ＦＥＴ領域の第二の
高濃度ｎ型不純物領域７-1ｄ，７-2ｄは、何れも、Ｅ−
ＦＥＴ領域の第一の高濃度ｎ型不純物領域６-1ｅ，６-2
ｅ及びＤ−ＦＥＴ領域の第一の高濃度ｎ型不純物領域６
-1ｅ，６-2ｅと夫々比較して、不純物濃度は同等以下に
に抑えられている。このような第二の高濃度ｎ型不純物
領域７-1ｅ，７-2ｅ，７-1ｄ，７-2ｄは、夫々のゲート
電極５ｅ，５ｄの下端部に露出している能動層４ｅ，４
ｄの表面に生じる表面空乏層に生じるソース及びドレイ
ン直列抵抗の増大を抑制するために設けられたものであ
る。
【００７０】第１の製造方法に従って製造されたＦＥＴ
は、Ｅ−ＦＥＴとＤ−ＦＥＴというしきい値の異なる二
つの製造工程に於いて、単に埋め込みｐ層の濃度を別個
に設定するのと同様の工程で、Ｅ−ＦＥＴ及びＤ−ＦＥ
Ｔは各々、最適なｐ濃度を実現しながら、能動領域外の
漏れ電流とｐ伝導を抑制することが出来る。
は、Ｅ−ＦＥＴとＤ−ＦＥＴというしきい値の異なる二
つの製造工程に於いて、単に埋め込みｐ層の濃度を別個
に設定するのと同様の工程で、Ｅ−ＦＥＴ及びＤ−ＦＥ
Ｔは各々、最適なｐ濃度を実現しながら、能動領域外の
漏れ電流とｐ伝導を抑制することが出来る。
【００７１】（第２の製造方法）次ぎに、図８（Ａ）〜
図９（Ｂ）を用いて第２の製造方法を説明する。図８
（Ａ）に示すように、ＧａＡｓ半絶縁性基板１を用意す
る。この基板１の上面にホトレジスト膜２６を被覆形成
し、その後パターニングしてＤ−ＦＥＴ領域に次工程で
形成する能動層４ｄに対応した大きさの開口２７ｄを形
成する。
図９（Ｂ）を用いて第２の製造方法を説明する。図８
（Ａ）に示すように、ＧａＡｓ半絶縁性基板１を用意す
る。この基板１の上面にホトレジスト膜２６を被覆形成
し、その後パターニングしてＤ−ＦＥＴ領域に次工程で
形成する能動層４ｄに対応した大きさの開口２７ｄを形
成する。
【００７２】開口２７を介して、加速エネルギー約１３
０keＶ、注入ドーズ量約４．０×１０12／ｃｍ2で、Ｍ
ｇイオンをイオン注入して、Ｄ−ＦＥＴ領域に高濃度ｐ
型不純物領域３ｄを形成する。次いで、同じ開口２７ｄ
を利用して、加速エネルギー約３５keＶ、注入ドーズ量
約１．０×１０13／ｃｍ2で、Ｓｉイオンをイオン注入
して、Ｄ−ＦＥＴ領域にｎ型能動層４ｄを形成する。そ
の後、ホトレジスト２６を除去する。
０keＶ、注入ドーズ量約４．０×１０12／ｃｍ2で、Ｍ
ｇイオンをイオン注入して、Ｄ−ＦＥＴ領域に高濃度ｐ
型不純物領域３ｄを形成する。次いで、同じ開口２７ｄ
を利用して、加速エネルギー約３５keＶ、注入ドーズ量
約１．０×１０13／ｃｍ2で、Ｓｉイオンをイオン注入
して、Ｄ−ＦＥＴ領域にｎ型能動層４ｄを形成する。そ
の後、ホトレジスト２６を除去する。
【００７３】図８（Ｂ）に示すように、基板１の上面に
ホトレジスト膜２８を被覆形成し、その後パターニング
して、Ｅ−ＦＥＴ領域に、次工程で形成する能動層４ｅ
に対応した大きさの開口２９ｅを形成する。
ホトレジスト膜２８を被覆形成し、その後パターニング
して、Ｅ−ＦＥＴ領域に、次工程で形成する能動層４ｅ
に対応した大きさの開口２９ｅを形成する。
【００７４】次ぎに、この開口２９ｅを介して、加速エ
ネルギー約１１０keＶ、注入ドーズ量約４．０×１０12
／ｃｍ2でＭｇイオンをイオン注入して、Ｅ−ＦＥＴ領
域に高濃度ｐ型不純物領域３ｅを形成する。次いで、同
じ開口２９ｅを利用して、加速エネルギー約１５keＶ、
注入ドーズ量約１．０×１０13／ｃｍ2で、Ｓｉイオン
をイオン注入して、Ｅ−ＦＥＴ領域に能動層４ｅを形成
する。その後、ホトレジスト２８を除去する。
ネルギー約１１０keＶ、注入ドーズ量約４．０×１０12
／ｃｍ2でＭｇイオンをイオン注入して、Ｅ−ＦＥＴ領
域に高濃度ｐ型不純物領域３ｅを形成する。次いで、同
じ開口２９ｅを利用して、加速エネルギー約１５keＶ、
注入ドーズ量約１．０×１０13／ｃｍ2で、Ｓｉイオン
をイオン注入して、Ｅ−ＦＥＴ領域に能動層４ｅを形成
する。その後、ホトレジスト２８を除去する。
【００７５】図８（Ｃ）に示すように、ＷＳｉ等を用い
てＥ−ＦＥＴ領域とＤ−ＦＥＴ領域にゲート電極を５
ｅ，５ｄを夫々形成する。Ｅ−ＦＥＴ領域のゲート電極
５ｅは、ゲート長Ｌｇ＝約０．３５μｍ、厚さｔｇ＝約
０．５μｍとし、Ｄ−ＦＥＴ領域のゲート電極５ｄは、
ゲート長Ｌｇ＝約０．６μｍ、厚さｔｇ＝約０．５μｍ
とする。
てＥ−ＦＥＴ領域とＤ−ＦＥＴ領域にゲート電極を５
ｅ，５ｄを夫々形成する。Ｅ−ＦＥＴ領域のゲート電極
５ｅは、ゲート長Ｌｇ＝約０．３５μｍ、厚さｔｇ＝約
０．５μｍとし、Ｄ−ＦＥＴ領域のゲート電極５ｄは、
ゲート長Ｌｇ＝約０．６μｍ、厚さｔｇ＝約０．５μｍ
とする。
【００７６】次ぎに、ＣＶＤ法等を用いてゲート電極５
ｅ，５ｄ及び基板１の上面をＳｉＯ 2膜で覆い、その
後、反応性イオンエッチング（ＲＩＥ）法等によりエッ
チングして、図に示すようなゲート電極に沿って延在す
る形状のＳｉＯ2膜９ｅ，９ｄをゲート電極５ｅ，５ｄ
の両側に夫々残す。
ｅ，５ｄ及び基板１の上面をＳｉＯ 2膜で覆い、その
後、反応性イオンエッチング（ＲＩＥ）法等によりエッ
チングして、図に示すようなゲート電極に沿って延在す
る形状のＳｉＯ2膜９ｅ，９ｄをゲート電極５ｅ，５ｄ
の両側に夫々残す。
【００７７】更に、基板１の上面にホトレジスト膜３０
を被覆形成し、その後パターニングしてＥ−ＦＥＴ領域
及びＤ−ＦＥＴ領域に開口を夫々形成する。この開口の
大きさは、Ｅ−ＦＥＴ領域及びＤ−ＦＥＴ領域ともに能
動層４ａ，４ｂに対応した大きさとする。
を被覆形成し、その後パターニングしてＥ−ＦＥＴ領域
及びＤ−ＦＥＴ領域に開口を夫々形成する。この開口の
大きさは、Ｅ−ＦＥＴ領域及びＤ−ＦＥＴ領域ともに能
動層４ａ，４ｂに対応した大きさとする。
【００７８】次ぎに、ＳｉＯ2膜９及びホトレジスト膜
３０で確定される各開口３１-1ｅ，３１-2ｅを介して、
加速エネルギー約１００keＶ、注入ドーズ量約５．０×
１０ 13／ｃｍ2でＳｉイオンをイオン注入して、Ｅ−Ｆ
ＥＴ領域に第一の高濃度ｎ型不純物領域（ソース領域）
６-1ｅ及び第一の高濃度ｎ型不純物領域（ドレイン領
域）６-2ｄを夫々形成する。同時に、各開口３１-1ｄ，
３１-2ｄを介して、Ｄ−ＦＥＴ領域に第一の高濃度ｎ型
不純物領域（ソース領域）６-1ｄ及び第一の高濃度ｎ型
不純物領域（ドレイン領域）６-2ｄを夫々形成する。ソ
ース領域６-1ｄ及びドレイン領域６-2ｄは、ＳｉＯ2膜
９の存在により、ゲート電極５ｅ，５ｄから僅かに約
０．２μｍ離れて形成される。その後、ＳｉＯ2膜９を
除去する。
３０で確定される各開口３１-1ｅ，３１-2ｅを介して、
加速エネルギー約１００keＶ、注入ドーズ量約５．０×
１０ 13／ｃｍ2でＳｉイオンをイオン注入して、Ｅ−Ｆ
ＥＴ領域に第一の高濃度ｎ型不純物領域（ソース領域）
６-1ｅ及び第一の高濃度ｎ型不純物領域（ドレイン領
域）６-2ｄを夫々形成する。同時に、各開口３１-1ｄ，
３１-2ｄを介して、Ｄ−ＦＥＴ領域に第一の高濃度ｎ型
不純物領域（ソース領域）６-1ｄ及び第一の高濃度ｎ型
不純物領域（ドレイン領域）６-2ｄを夫々形成する。ソ
ース領域６-1ｄ及びドレイン領域６-2ｄは、ＳｉＯ2膜
９の存在により、ゲート電極５ｅ，５ｄから僅かに約
０．２μｍ離れて形成される。その後、ＳｉＯ2膜９を
除去する。
【００７９】図９（Ａ）に示すように、ホトレジスト３
０を酸素プラズマ中で酸化して収縮させるアッシィング
処理（ashing process）を行い、各開口端部を約０．５
μｍずつ両側に広げる。或いは、ホトレジスト３０を除
去し、新たなホトレジスト膜を被覆形成し、その後パタ
ーニングして上記拡大した開口と同じ寸法の開口を形成
し、これを第二のマスクと使用してもよい。
０を酸素プラズマ中で酸化して収縮させるアッシィング
処理（ashing process）を行い、各開口端部を約０．５
μｍずつ両側に広げる。或いは、ホトレジスト３０を除
去し、新たなホトレジスト膜を被覆形成し、その後パタ
ーニングして上記拡大した開口と同じ寸法の開口を形成
し、これを第二のマスクと使用してもよい。
【００８０】この拡大された開口３２ｅ，３２ｄを介し
て、加速エネルギー約１５０keＶ、注入ドーズ量約１．
０×１０12／ｃｍ2でＭｇイオンをイオン注入して、Ｅ
−ＦＥＴ領域に低濃度ｐ型不純物領域２-1ｅ及び２-2ｅ
を夫々形成する。同時に、Ｄ−ＦＥＴ領域に低濃度ｐ型
不純物領域２-1ｄ及び２-2ｄを夫々形成する。
て、加速エネルギー約１５０keＶ、注入ドーズ量約１．
０×１０12／ｃｍ2でＭｇイオンをイオン注入して、Ｅ
−ＦＥＴ領域に低濃度ｐ型不純物領域２-1ｅ及び２-2ｅ
を夫々形成する。同時に、Ｄ−ＦＥＴ領域に低濃度ｐ型
不純物領域２-1ｄ及び２-2ｄを夫々形成する。
【００８１】各不純物領域を形成した後、基板１を約８
００℃で約２０分のアニール処理を行い、イオン注入し
た各不純物領域を活性化する。
００℃で約２０分のアニール処理を行い、イオン注入し
た各不純物領域を活性化する。
【００８２】図９（Ｂ）に示すように、Ｅ−ＦＥＴ領域
に対し、ソース電極８-1ｅ及びドレイン電極８-2ｅを形
成し、同時にＤ−ＦＥＴ領域に対し、ソース電極８-1ｄ
及びドレイン電極８-2ｄを形成する。これらソース電極
８-1ｅ，８-1ｄ及びドレイン電極８-2ｅ，８-2ｄは、下
から、Ａｕ，Ｎｉ，Ａｕの順に積層された三層構造を有
する。Ｅ−ＦＥＴ領域では、ソース電極８-1ｅはソース
領域６-1ｅに対し、またドレイン電極８-2ｅはドレイン
領域６-2ｅに対して、夫々オーミック接触している。同
様に、Ｄ−ＦＥＴ領域では、ソース電極８-1ｄソース領
域６-1ｄに対し、またドレイン電極８-2ｄはドレイン領
域６-2ｄに対して、夫々オーミック接触している。
に対し、ソース電極８-1ｅ及びドレイン電極８-2ｅを形
成し、同時にＤ−ＦＥＴ領域に対し、ソース電極８-1ｄ
及びドレイン電極８-2ｄを形成する。これらソース電極
８-1ｅ，８-1ｄ及びドレイン電極８-2ｅ，８-2ｄは、下
から、Ａｕ，Ｎｉ，Ａｕの順に積層された三層構造を有
する。Ｅ−ＦＥＴ領域では、ソース電極８-1ｅはソース
領域６-1ｅに対し、またドレイン電極８-2ｅはドレイン
領域６-2ｅに対して、夫々オーミック接触している。同
様に、Ｄ−ＦＥＴ領域では、ソース電極８-1ｄソース領
域６-1ｄに対し、またドレイン電極８-2ｄはドレイン領
域６-2ｄに対して、夫々オーミック接触している。
【００８３】第２の製造方法に従って製造されたＦＥＴ
は、Ｅ−ＦＥＴ及びＤ−ＦＥＴというしきい値の異なる
二つの製造工程に於いて、Ｅ−ＦＥＴ及びＤ−ＦＥＴ
は、各々、最適な高濃度、低エネルギの埋め込みｐ注入
をしながら、能動領域外の漏れ電流とｐ伝導を抑制する
ことが出来る。
は、Ｅ−ＦＥＴ及びＤ−ＦＥＴというしきい値の異なる
二つの製造工程に於いて、Ｅ−ＦＥＴ及びＤ−ＦＥＴ
は、各々、最適な高濃度、低エネルギの埋め込みｐ注入
をしながら、能動領域外の漏れ電流とｐ伝導を抑制する
ことが出来る。
【００８４】
【発明の効果】本発明によれば、高濃度薄層の能動層と
埋め込み層を有するＦＥＴにおいて、チャネル以外のｐ
型不純物伝導に起因するピンチオフ特性劣化の抑制及び
隣接素子間のリークの抑制の両方又は何れか一方を実現
したＦＥＴを含む化合物半導体装置を提供することが出
来る。
埋め込み層を有するＦＥＴにおいて、チャネル以外のｐ
型不純物伝導に起因するピンチオフ特性劣化の抑制及び
隣接素子間のリークの抑制の両方又は何れか一方を実現
したＦＥＴを含む化合物半導体装置を提供することが出
来る。
【００８５】更に本発明によれば、例えば短ゲート長の
ＦＥＴにおいてショートチャネル効果を抑制しつつ、チ
ャネル以外のｐ型不純物伝導に起因する、ピンチオフ特
性劣化の抑制及び隣接素子間のリークの抑制の両方又は
何れか一方を実現したＦＥＴを含む化合物半導体装置の
製造方法を提供することが出来る。
ＦＥＴにおいてショートチャネル効果を抑制しつつ、チ
ャネル以外のｐ型不純物伝導に起因する、ピンチオフ特
性劣化の抑制及び隣接素子間のリークの抑制の両方又は
何れか一方を実現したＦＥＴを含む化合物半導体装置の
製造方法を提供することが出来る。
【図１】図１は、従来の埋め込みｐ構造を有する化合物
半導体装置であるＦＥＴを示す図である。ここで、図１
（Ａ）はこのＦＥＴの断面図であり、図１（Ｂ）はこの
ＦＥＴの平面図であり、図１（Ｃ）はこのＦＥＴの問題
点である素子間リーク電流の経路を説明する図である。
半導体装置であるＦＥＴを示す図である。ここで、図１
（Ａ）はこのＦＥＴの断面図であり、図１（Ｂ）はこの
ＦＥＴの平面図であり、図１（Ｃ）はこのＦＥＴの問題
点である素子間リーク電流の経路を説明する図である。
【図２】図２は、埋め込みｐ構造の概念を説明する図で
ある。
ある。
【図３】図３は、図２の従来のＦＥＴの問題点を解決す
るために、既に提案されている埋め込みｐ構造を有する
化合物半導体装置であるＦＥＴを示す図である。ここ
で、図３（Ａ）はこのＦＥＴの断面図であり、図３
（Ｂ）はこのＦＥＴの平面図である。
るために、既に提案されている埋め込みｐ構造を有する
化合物半導体装置であるＦＥＴを示す図である。ここ
で、図３（Ａ）はこのＦＥＴの断面図であり、図３
（Ｂ）はこのＦＥＴの平面図である。
【図４】図４は、図３に示す既に提案されたｐ構造を有
する化合物半導体装置であるＦＥＴの問題点を説明する
図である。ここで、図４（Ａ）はこのＦＥＴのチャネル
以外の箇所で流れる電流を説明する図であり、図４
（Ｂ）はこのＦＥＴの問題点である素子間リーク電流の
経路を説明する図である。
する化合物半導体装置であるＦＥＴの問題点を説明する
図である。ここで、図４（Ａ）はこのＦＥＴのチャネル
以外の箇所で流れる電流を説明する図であり、図４
（Ｂ）はこのＦＥＴの問題点である素子間リーク電流の
経路を説明する図である。
【図５】図５は、本発明に係るｐ構造を有する化合物半
導体装置であるＦＥＴを示す図である。ここで、図５
（Ａ）はこのＦＥＴの断面図であり、図５（Ｂ）はこの
ＦＥＴの平面図であり、図５（Ｃ）は図５（Ｂ）のＶＣ
−ＶＣ切断面図である。
導体装置であるＦＥＴを示す図である。ここで、図５
（Ａ）はこのＦＥＴの断面図であり、図５（Ｂ）はこの
ＦＥＴの平面図であり、図５（Ｃ）は図５（Ｂ）のＶＣ
−ＶＣ切断面図である。
【図６】図６は、図６（Ａ）〜図７（Ｃ）を通して、図
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
【図７】図７は、図６（Ａ）〜図７（Ｃ）を通して、図
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
【図８】図８は、図８（Ａ）〜図９（Ｂ）を通して、図
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
【図９】図９は、図８（Ａ）〜図９（Ｂ）を通して、図
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
５に示すようなＦＥＴの具体的な第１の製造方法を説明
する図である。
１：ＧａＡｓ半絶縁性基板、1０：ＧａＡｓ半絶縁性基
板、 ２-2ｅ，２-2ｄ：低濃度ｐ型不純物領域，2０：
ｐ型不純物領域、2１：高濃度ｐ型不純物領域、３，３
ｅ：高濃度ｎ型不純物領域、 ４：ｎ型能動領域（チャ
ネル領域）、４１：高濃度ｎ型能動領域（チャネル領
域）、 ５：ゲート電極、 ６-1，６-1ｅ，６０-1：高
濃度ｎ型不純物領域（ソース領域）、 ６-2，６-2ｅ，
６０-2：高濃度ｎ型不純物領域（ドレイン領域）、 ７
-1ｅ，７-2ｅ：中濃度ｎ型不純物領域、 ８-1，８-1
ｅ，８-1ｄ，８０-1：ソース電極、 ８-2，８-2ｅ，８
-2ｄ，８０-2：ゲート電極、 １１：ｎ型伝導（電子伝
導）、 １２：ｐ型伝導（ホール伝導）、 １３：ｐ型
伝導（ホール伝導）、 １４，１６，２４：ホトレジス
ト、 １５ｅ，１５ｄ，１７：開口、
板、 ２-2ｅ，２-2ｄ：低濃度ｐ型不純物領域，2０：
ｐ型不純物領域、2１：高濃度ｐ型不純物領域、３，３
ｅ：高濃度ｎ型不純物領域、 ４：ｎ型能動領域（チャ
ネル領域）、４１：高濃度ｎ型能動領域（チャネル領
域）、 ５：ゲート電極、 ６-1，６-1ｅ，６０-1：高
濃度ｎ型不純物領域（ソース領域）、 ６-2，６-2ｅ，
６０-2：高濃度ｎ型不純物領域（ドレイン領域）、 ７
-1ｅ，７-2ｅ：中濃度ｎ型不純物領域、 ８-1，８-1
ｅ，８-1ｄ，８０-1：ソース電極、 ８-2，８-2ｅ，８
-2ｄ，８０-2：ゲート電極、 １１：ｎ型伝導（電子伝
導）、 １２：ｐ型伝導（ホール伝導）、 １３：ｐ型
伝導（ホール伝導）、 １４，１６，２４：ホトレジス
ト、 １５ｅ，１５ｄ，１７：開口、
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−201885（ＪＰ，Ａ)
特開 平３−185738（ＪＰ，Ａ)
特開 昭61−222271（ＪＰ，Ａ)
特開 昭63−38264（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
Claims (7)
- 【請求項１】 基板に形成された高濃度ｎ型不純物領域
からなるソース領域及びドレイン領域と、 前記ソース領域及びドレイン領域の間に設けられたｎ型
不純物領域からなるチャネル層と、 前記チャネル層の下側に隣接して形成された高濃度ｐ型
不純物領域と、 前記ソース領域、前記ドレイン領域及び前記チャネル層
を含むように形成された低濃度ｐ型不純物領域と、前記チャネル層と前記低濃度ｐ型不純物領域を跨いで接
触するゲート電極 とを備えた化合物半導体装置。 - 【請求項２】 請求項１に記載の化合物半導体装置に於
いて、 前記高濃度ｐ型領域は、前記ソース領域及びドレイン領
域の下方の領域まで延在し、 前記低濃度ｐ型不純物領域は、少なくとも、前記ソース
領域及びドレイン領域の下方に位置する領域と前記高濃
度ｐ型不純物領域の外側端部領域を含んで形成されてい
る、化合物半導体装置。 - 【請求項３】 半絶縁性基板に形成された一対のソース
領域及びドレイン領域と、 前記ソース領域及びドレイン領域の間に形成されたｎ型
能動領域と、 前記ｎ型能動領域の下層に隣接して形成された高濃度ｐ
型不純物領域と、 前記ソース領域及びドレイン領域に夫々接続するソース
電極及びドレイン電極と前記ｎ型能動領域に接続するゲ
ート電極とを備え、 前記高濃度ｐ型不純物領域の周辺部には低濃度ｐ型不純
物領域が形成され、該低濃度ｐ型不純物領域は少なくと
も前記高濃度ｐ型不純物領域、前記ｎ型能動領域、ソー
ス領域及びドレイン領域の側端部を含むように形成され
て、前記ゲート電極は前記ｎ型能動領域と前記低濃度ｐ
型不純物領域を跨いで接触する、化合物半導体装置。 - 【請求項４】 半絶縁性基板に対して、低濃度ｐ型不純
物領域をイオン打ち込みにより形成し、 前記低濃度ｐ型不純物領域の内部に対して、高濃度ｐ型
不純物領域をイオン打ち込みにより形成し、 前記低濃度ｐ型不純物領域の内部で前記高濃度ｐ型不純
物領域の上層領域に対して、ｎ型能動領域をイオン打ち
込みにより形成し、 前記ｎ型能動領域上に、ゲート電極を形成し、 前記ゲート電極の両側に、該ゲート電極をマスクにし
て、高濃度ｎ型不純物領域から成る一対のソース領域と
ドレイン領域をイオン打ち込みにより形成し、 前記ソース領域とドレイン領域に対し、ソース電極及び
ドレイン電極を夫々形成する諸工程を有する、化合物半
導体装置の製造方法。 - 【請求項５】請求項５に記載の化合物半導体装置の製造
方法において、 少なくとも前記ソース領域，前記ドレイン領域及び前記
高濃度ｐ型不純物領域を形成する際の各イオン打ち込み
時のマスク開口は、前記低濃度ｐ型不純物領域を形成す
る際のイオン打ち込み時の開口内に位置していることを
特徴とする、化合物半導体装置の製造方法。 - 【請求項６】 半絶縁性基板に対して、高濃度ｐ型不純
物領域をイオン打ち込みにより形成し、 前記高濃度ｐ型不純物領域の上層領域に対して、ｎ型能
動領域をイオン打ち込みにより形成し、 前記ｎ型能動領域上に、ゲート電極を形成し、 前記ゲート電極の両側に、第一のマスク及び該ゲート電
極に付設の酸化物で規定される開口を介して、高濃度ｎ
型不純物領域から成る一対のソース領域とドレイン領域
を形成し、 前記第一のマスクより大きな開口を持つ第二のマスクを
介して、低濃度ｐ型不純物領域をイオン打ち込みにより
形成し、 前記ソース領域とドレイン領域に対し、ソース電極及び
ドレイン電極を夫々形成する諸工程を有し、 前記第二のマスクを介して形成された前記低濃度ｐ型不
純物領域は、前記ソース領域，前記ドレイン領域，前記
ｎ型能動領域及び前記高濃度ｐ型不純物領域を含むよう
に形成され、前記ゲート電極は前記ｎ型能動領域と前記
低濃度ｐ型不純 物領域を跨いで接触するように形成され
ていることを特徴とする、化合物半導体装置の製造方
法。 - 【請求項７】 請求項７に記載の化合物半導体装置の製
造方法において、前記第二のマスクは、前記第一のマス
クをアッシング処理して開口を拡大したマスクである、
化合物半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32381398A JP3416537B2 (ja) | 1998-11-13 | 1998-11-13 | 化合物半導体装置及びその製造方法 |
| US09/357,770 US6200838B1 (en) | 1998-11-13 | 1999-07-21 | Compound semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32381398A JP3416537B2 (ja) | 1998-11-13 | 1998-11-13 | 化合物半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150537A JP2000150537A (ja) | 2000-05-30 |
| JP3416537B2 true JP3416537B2 (ja) | 2003-06-16 |
Family
ID=18158896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32381398A Expired - Fee Related JP3416537B2 (ja) | 1998-11-13 | 1998-11-13 | 化合物半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6200838B1 (ja) |
| JP (1) | JP3416537B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4547858B2 (ja) * | 2003-01-10 | 2010-09-22 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタおよびその製造方法 |
| JP2006196869A (ja) * | 2004-12-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5000159B2 (ja) * | 2006-03-17 | 2012-08-15 | 株式会社豊田中央研究所 | 電界効果トランジスタ |
| JP4683141B2 (ja) * | 2009-05-01 | 2011-05-11 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタ |
| DE112016000170T5 (de) | 2015-06-17 | 2017-08-03 | Fuji Electric Co., Ltd. | Halbleitervorrichtung und Verfahren zur Hestellung einer Halbleitervorrichtung |
| TWI641152B (zh) * | 2017-03-24 | 2018-11-11 | 王中林 | 電壓增加而電阻值增加的電阻元件 |
| WO2024000432A1 (zh) * | 2022-06-30 | 2024-01-04 | 广东致能科技有限公司 | 一种半导体器件及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856471A (ja) | 1981-09-30 | 1983-04-04 | Fujitsu Ltd | 化合物半導体装置 |
| JPS58123753A (ja) | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 半導体集積回路 |
| JPH03104239A (ja) | 1989-09-19 | 1991-05-01 | Fujitsu Ltd | 半導体装置 |
| JPH0427153A (ja) | 1990-05-23 | 1992-01-30 | Fujitsu Ltd | 半導体集積回路装置 |
| JP3075831B2 (ja) | 1991-08-20 | 2000-08-14 | 三洋電機株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JPH0714989A (ja) | 1993-06-15 | 1995-01-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3298601B2 (ja) * | 1994-09-14 | 2002-07-02 | 住友電気工業株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP3290900B2 (ja) | 1996-06-04 | 2002-06-10 | 富士通株式会社 | 電界効果型トランジスタ、半導体集積回路装置および電界効果型トランジスタの製造方法 |
-
1998
- 1998-11-13 JP JP32381398A patent/JP3416537B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-21 US US09/357,770 patent/US6200838B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6200838B1 (en) | 2001-03-13 |
| JP2000150537A (ja) | 2000-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100697137B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| US6507051B1 (en) | Semiconductor integrated circuit device | |
| JP3416537B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP3651964B2 (ja) | 半導体装置の製造方法 | |
| JP2746482B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP4194778B2 (ja) | 半導体デバイス、及びエンハンスメントモード半導体デバイスを製造する方法 | |
| JP4024954B2 (ja) | 半導体装置及びその製造方法 | |
| US6548356B2 (en) | Thin film transistor | |
| US5905277A (en) | Field-effect transistor and method of manufacturing the same | |
| JPH01132167A (ja) | 半導体装置 | |
| US6855983B1 (en) | Semiconductor device having reduced on resistance | |
| JP3186298B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JP3653652B2 (ja) | 半導体装置 | |
| JP2708178B2 (ja) | 半導体集積回路 | |
| JP2921930B2 (ja) | 電界効果トランジスタ、その製造方法およびこれを用いた半導体集積回路 | |
| JP2915507B2 (ja) | 電界効果トランジスタ | |
| JPH0851198A (ja) | 半導体装置 | |
| JPH01144683A (ja) | 絶縁ゲート電界効果トランジスタ | |
| KR100349368B1 (ko) | 초고주파 반도체 소자 및 그의 제조방법 | |
| JP3035969B2 (ja) | 化合物半導体装置の製造方法 | |
| US7378688B1 (en) | Method and apparatus for a low noise JFET device on a standard CMOS process | |
| JPH01162378A (ja) | 半導体装置 | |
| JPH0797591B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2001332568A (ja) | 電界効果型トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030325 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080404 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090404 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100404 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100404 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |