JP2001332568A - 電界効果型トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ショットキー接合型電界効果型トランジスタ
において、高耐圧特性を実現することを目的とする。 【解決手段】 半導体基板１と、前記半導体基板１の上
に形成された導電層２と、前記導電層２の上に形成され
たノンドープ層３と、前記ノンドープ層３の上の所定領
域にそれぞれ形成された一対のコンタクト領域４と、前
記一対のコンタクト領域４の上にそれぞれ形成され、前
記コンタクト領域４とオーミック接合するソース電極５
およびドレイン電極６と、前記コンタクト領域４の上に
おける前記ソース電極５と前記ドレイン電極６との間に
形成され、前記ノンドープ層３とショットキー接合する
ゲート電極８と、前記ノンドープ層３における前記ゲー
ト電極８と前記ドレイン電極６との間の半導体表面の領
域に形成された前記導電層２と反対型の高濃度の導電領
域１０を備えていることを特徴とする電界効果型トラン
ジスタ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果型トランジ
スタ及びその製造方法に関し、特に化合物半導体を用い
た高耐圧特性が要求されるＭＩＳ型電界効果型トランジ
スタおよびその製造方法に関するものである。

【０００２】

【従来の技術】電界効果型トランジスタ（ＦＥＴ）、特
にヒ化ガリウム（ＧａＡｓ）ＦＥＴは、通信機器におけ
る送信用アンプに用いられるデバイスとしての需要が増
えてきており、特に耐圧特性の向上が求められている。

【０００３】従来、高耐圧特性を実現するために、ＦＥ
Ｔの深さ方向に対するキャリアプロファイルの最適化が
なされていた。それは、ゲート電極の下にノンドープ層
を配置し、ゲート電極から離れたところにデルタドープ
によって導電層を形成して、トランスコンダクタンスを
下げずに耐圧を上げる手法である。

【０００４】図８に、従来のＭＩＳ型の電界効果型トラ
ンジスタの構造を示す。

【０００５】ＧａＡｓよりなる半絶縁性基板１上に、不
純物としてＳｉがデルタトープされたｎ型のＧａＡｓよ
りなる導電層２を設け、前記導電層２上に不純物がドー
プされていないＧａＡｓよりなるノンドープ層３を設け
ている。前記ノンドープ層３上には、前記ノンドープ層
３に凹所を設けたゲートリセス領域７とその上のＴｉ／
Ａｌ等の蒸着によるゲート電極８を設けている。また、
前記ノンドープ層３上には、Ｓｉを不純物としてトープ
した高濃度のｎ型のＧａＡｓよりなるコンタクト領域４
が前記ゲート電極８を介し対向して設けられている。前
記コンタクト領域４上には、各々ソース電極５及びドレ
イン電極６がＡｕＧｅ等の蒸着法で設けてある。素子分
離領域９、ソース領域とドレイン領域との分離領域及び
ゲートリセス領域７の形成は一般にエッチング除去によ
って形成される。

【０００６】このようにして形成されたＭＩＳ型ＦＥＴ
は、ゲート電極と導電層の間に厚いノンドープ層３を介
することで、ゲート・ドレイン間の電界が緩和されて耐
圧特性を向上することができる。

【０００７】また、デルタドープで導電層２を形成して
いるので、ゲート電極と導電層の距離が離れていても、
トランスコンダクタンスが劣化しない。

【０００８】この他にも、ゲート・ドレイン間隔を広く
とって最適化する方法が高耐圧化に有効な手段としてと
られている。

【０００９】

【発明が解決しようとする課題】しかしながら、キャリ
アプロファイルとゲート・ドレイン間の距離を最適化す
ることで高耐圧特性を得られることは確認されている
が、更なる高出力化が必要なことから従来の方法では、
未だ不十分であった。

【００１０】前記に鑑み、本発明は、電界効果型トラン
ジスタにおいて、耐圧特性を今以上に改善することを目
的とする。

【００１１】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ゲート・ドレイン間の半導体層の表面側
に導電層とは逆導電型で前記半導体層よりも高濃度導電
領域を配置し、ゲート・ドレイン間の電界を緩和すると
同時に導電領域表面での正孔の再結合を促して、耐圧特
性を向上させるものである。

【００１２】また、その製造方法として、不純物がドー
プされてなる導電層、半導体層および不純物が高濃度に
ドープされてなるコンタクト層を順次形成する工程と、
前記コンタクト層における互いに間隔をおく一対の所定
領域の上にソース電極およびドレイン電極をそれぞれ形
成すると共に、前記コンタクト層に対して選択的にエッ
チングを行なうことにより前記半導体層における前記コ
ンタクト層の前記一対の所定領域同士の間の領域を露出
させて露出部を形成する工程と、前記半導体層の露出部
の上にゲート電極を形成する工程と、前記半導体層にお
ける前記ゲート電極と前記ドレイン電極の間の表面領域
に、イオン注入法により不純物をドープしてなる前記導
電層と反対型の高濃度の導電領域を形成する工程とを備
えている構成とするものである。

【００１３】または、半導体基板上に、結晶成長法によ
り、不純物がドープされてなる第一の導電層、半導体層
および前記第一の導電層と反対型の第二の導電層を順次
形成する工程と、所定領域を残して前記第二の導電層を
選択的にエッチングする工程と、露出した前記半導体層
および第一の導電層における互いに間隔をおく一対の所
定領域に、イオン注入法により不純物を高濃度にドープ
してなるコンタクト領域を形成する工程と、前記コンタ
クト領域の上にソース電極およびドレイン電極をそれぞ
れ形成する工程と、前記半導体層における前記第二の導
電層と前記コンタクト領域の間の露出部にゲート電極を
形成する工程とを備えている構成とするものである。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を用いて説明する。

【００１５】（実施の形態１）以下、本発明の実施の形
態１における電界効果型トランジスタについて説明す
る。

【００１６】図１は、実施の形態１のＭＩＳ型の電界効
果型トランジスタの断面構造を示すものである。図１に
示すように、ＧａＡｓよりなる半絶縁性基板１の上に、
Ｓｉが不純物としてドープされたｎ型のＧａＡｓよりな
る導電層２が形成され、該導電層２の上には不純物がド
ープされていないＧａＡｓ又はＡｌＧａＡｓよりなる半
導体層としてのノンドープ層３が形成され、該ノンドー
プ層３の上にＳｉが不純物として高濃度にドープされた
ｎ＋型のＧａＡｓよりなるコンタクト領域４が互いに間
隔をおいて形成されている。

【００１７】左側のコンタクト領域４の上にはＡｕＧｅ
等の蒸着層よりなるソース電極５が形成されていると共
に、右側のコンタクト領域４の上にはＡｕＧｅ等の蒸着
層よりなるドレイン電極６が形成されており、ソース電
極５およびドレイン電極６はコンタクト領域４とオーミ
ック接合している。

【００１８】ノンドープ層３における一対のコンタクト
領域４同士の間にはゲートリセス領域７が形成され、該
ゲートリセス領域７にはノンドープ層３とショットキー
接合するゲート電極８が形成されている。

【００１９】また、導電層２、ノンドープ層３及びコン
タクト領域４の周囲には素子分離領域９が形成されてい
る。

【００２０】実施の形態１の特徴として、導電層２にお
けるゲート電極８とドレイン電極６の間の表面領域に、
高濃度のｐ導電型領域、電界緩和領域１０が形成されて
いる。

【００２１】なお、ソース電極５、ドレイン電極６、ゲ
ート電極８及びゲートリセス領域７の位置関係及び幅寸
法は図１に示すとおりである。

【００２２】また、導電層２の厚さは４５０オングスト
ローム、ノンドープ層３の厚さは３００オングストロー
ム、導電層２の不純物濃度は７ｅ１７ｃｍ^-3、電界緩和
領域１０の不純物濃度は７ｅ１７ｃｍ^-3、厚さは１００
オングストロームである。

【００２３】（実施の形態２）図２は、本発明の実施の
形態２におけるＭＩＳ型の電界効果型トランジスタの断
面構造を示しており、実施の形態１の電界効果型トラン
ジスタと同様の構成をもつ。

【００２４】実施の形態２では、電界緩和領域１０の不
純物濃度は６ｅ１７ｃｍ^-3、厚さは６２５オングストロ
ームである。

【００２５】実施の形態１と実施の形態２の違いは電界
緩和領域１０の形状、濃度、厚さにあり、実施の形態１
では電界緩和領域は定常状態で空乏化しており、実施の
形態２では空乏化せずに正孔が存在している。

【００２６】図３は実施の形態１および実施の形態２お
よび図８に示す従来例に係る電界効果型トランジスタに
おける耐圧特性を示している。

【００２７】従来例の構造は、電界緩和領域１０が設け
てある点を除いて本発明の実施の形態１と同じものであ
る。

【００２８】耐圧特性はソース電極とゲート電極をゼロ
バイアスに固定し、ドレイン電極に正方向の電圧を印加
したときのゲートリーク電流を比較した。

【００２９】これらの結果から明らかなように、実施の
形態１と実施の形態２の電界効果型トランジスタは従来
例に係る電界効果型トランジスタに比べて、ゲート耐圧
特性が飛躍的に改善されている。

【００３０】なお、従来、正方向にゲートバイアスをか
けたとき、半導体表面のトラップレベルに電荷がたまっ
て表面空乏層が広がり、チャネルが狭窄されてＲＦ動作
時の特性が劣化する問題があったが、実施の形態２にお
いては、ゲート・ドレイン間の半導体表面に濃いｐ型導
電領域が存在しているので、空乏化領域が広がることが
なく、特性の劣化をふせぐことができる。

【００３１】また、実施の形態１および実施の形態２に
おいては、ゲート電極と導電層の間にノンドープ層をは
さんだＭＩＳ型の電界効果型トランジスタについて記述
したが、ノンドープ層がなく、導電層に直接ショットキ
ーゲート電極を形成するＭＥＳ型の電界効果型トランジ
スタでもよい。

【００３２】また、導電層、コンタクト領域および電界
緩和領域は結晶成長法ではなく、イオン注入法で形成し
てもよい。

【００３３】さらに、実施の形態１および実施の形態２
においては、導電層をｎ導電型のＧａＡｓ層としたが、
ｎ導電型のＧａＡｓ層とＩｎＧａＡｓ層の多層膜からな
るヘテロ接合の導電層でもよく、本発明はいわゆるヘテ
ロ接合ＦＥＴにも適応可能である。

【００３４】また、実施の形態１および実施の形態２に
おいては、素子分離をエッチングで行なっているが、ボ
ロン、酸素などのイオン注入で行なってもよい。

【００３５】以下、本発明の第２の請求項に係る電界効
果型トランジスタの製造方法について説明する。

【００３６】図４および図５は、本発明の電界効果型ト
ランジスタの製造方法の各工程を示す断面図である。

【００３７】まず、図４（ａ）に示すように、半絶縁性
基板１上に結晶成長法によりＳｉが不純物としてドープ
されたｎ型のＧａＡｓよりなる導電層２および不純物が
ドープされていないＧａＡｓまたはＡｌＧａＡｓよりな
る半導体層としてのノンドープ層３およびＳｉが不純物
として高濃度にドープされたコンタクト層４Ａを順次積
層する。

【００３８】次に、図４（ｂ）に示すように、コンタク
ト層４Ａの上に第一のレジストパターン３１を形成した
後、該レジストパターン３１をマスクとする湿式エッチ
ング法により、コンタクト層４Ａとノンドープ層３と導
電層２と半絶縁性基板１の一部を除去して、素子分離領
域９を形成し、その後、該レジストパターン３１を除去
する。

【００３９】次に、図４（ｃ）に示すように、コンタク
ト層４Ａの上に第二のレジストパターン３２を形成した
後、該レジストパターン３２をマスクとする湿式エッチ
ング法により、コンタクト層４Ａを除去して、ゲートリ
セス領域７を形成するための準備段階となるリセス領域
７Ａを形成し、その後、該レジストパターン３２を除去
する。

【００４０】次に、図４（ｄ）に示すように、半絶縁性
基板１の上に酸化膜２１を形成した後、酸化膜２１の上
に第三のレジストパターン３３を形成し、該レジストパ
ターンをマスクとして酸化膜２１を窓開けした後、該レ
ジストパターン３３をマスクとしてＡｕＧｅ等の金属膜
２２Ａを蒸着し、その後、該レジストパターン３３をリ
フトオフすることにより、ソース電極２２Ｂおよびドレ
イン電極２２Ｃを形成する。

【００４１】次に、図５（ａ）に示すように、半絶縁性
基板１の上に第四のレジストパターン３４を形成した
後、該レジストパターン３４をマスクとして酸化膜２１
を窓開けした後、該酸化膜２１をマスクとする湿式エッ
チング法により、ソース領域とドレイン領域の間のコン
タクト層４Ａとノンドープ層３の表面を除去して、ゲー
トリセス領域７およびコンタクト領域４を形成する。

【００４２】次に、図５（ｂ）に示すように、半絶縁性
基板１の上に第五のレジストパターン３５を形成した
後、該レジストパターン３５をマスクとして例えばタン
グステンからなる高融点金属膜２３Ａを蒸着し、その
後、レジストパターン３５をリフトオフすることによ
り、ゲート電極２３Ｂを形成する。

【００４３】次に、図５（ｃ）に示すように、半絶縁性
基板１の上に第六のレジストパターン３６を形成した
後、該レジストパターン３６をマスクとして例えばＺｎ
イオンを注入し、アニールを施した後、レジストパター
ン３６を除去すると、図５（ｄ）に示すように、ゲート
電極とドレイン電極の間のノンドープ層の表面に電界緩
和領域１０を備えた電界効果型トランジスタが得られ
る。

【００４４】以下、本発明の第３の請求項に係る電界効
果型トランジスタの製造方法について説明する。

【００４５】図６および図７は、本発明の電界効果型ト
ランジスタの製造方法の各工程を示す断面図である。

【００４６】まず、図６（ａ）に示すように、半絶縁性
基板１上に結晶成長法によりＳｉが不純物としてドープ
されたｎ型のＧａＡｓよりなる第一の導電層４１および
不純物がドープされていないＧａＡｓまたはＡｌＧａＡ
ｓよりなるノンドープ層３およびＢｅが不純物としてド
ープされたｐ型のＧａＡｓよりなる前記第一の導電層と
反対型の第二の導電層４２Ａを順次積層する。

【００４７】次に、図６（ｂ）に示すように、半絶縁性
基板１の上に第一のレジストパターン３１を形成した
後、該レジストパターン３１をマスクとする湿式エッチ
ング法により、第二の導電層４２Ａとノンドープ層３と
第一の導電層４１と半絶縁性基板１の一部を除去して、
素子分離領域９を形成し、その後、該レジストパターン
３１を除去する。

【００４８】次に、図６（ｃ）に示すように、半絶縁性
基板１の上に第二のレジストパターン３２を形成した
後、該レジストパターン３２をマスクとする湿式エッチ
ング法により、第二の導電層４２Ａを除去して、電界緩
和領域４２を形成し、その後、該レジストパターン３２
を除去する。

【００４９】次に、図６（ｄ）に示すように、半絶縁性
基板１の上に第三のレジストパターン３３を形成し、例
えばＳｉイオンを注入し、アニールを施した後、レジス
トパターン３３を除去して、コンタクト領域４３を形成
する。

【００５０】次に、図７（ａ）に示すように、半絶縁性
基板１の上に第四のレジストパターン３４を形成し、該
レジストパターン３４をマスクとしてＡｕＧｅ等の金属
膜２２Ａを蒸着し、その後、該レジストパターン３４を
リフトオフすることにより、ソース電極２２Ｂおよびド
レイン電極２２Ｃを形成する。

【００５１】次に、図７（ｂ）に示すように、半絶縁性
基板１の上に第五のレジストパターン３５を形成した
後、該レジストパターン３５をマスクとして例えばタン
グステンからなる高融点金属膜２３Ａを蒸着し、その
後、レジストパターン３５をリフトオフすることによ
り、ゲート電極２３Ｂを形成すると、図７（ｃ）に示す
ように、ゲート電極とドレイン電極の間のノンドープ層
の表面に電界緩和領域４２を備えた電界効果型トランジ
スタが得られる。

【００５２】アニールは短時間に高温で加熱するラピッ
ド・サーマル・アニール法を用いると、結晶成長法で形
成したキャリアプロファイルが保たれる。

【００５３】また、ノンドープ層の材料にＡｌＧａＡｓ
層を用いると、ゲートリセス領域の形成に選択エッチン
グ法を用いることが可能となり、閾値制御が容易とな
る。また、オーミック電極の形成順序を最後にすること
もできる。

【００５４】本発明により、耐圧を向上できる場所に効
果的に高濃度領域を形成することが可能となる。

【００５５】

【発明の効果】本発明に係る電界効果型トランジスタに
よると、ゲート電極とドレイン電極との間の半導体表面
領域にｐ導電型の高濃度領域が存在し、ゲート電極ドレ
イン端における電界集中を抑制するので、耐圧特性を改
善することができる。

【００５６】請求項２および請求項３の発明に係る電界
効果型トランジスタの製造方法によると、導電層におけ
るゲート電極とドレイン電極の間の半導体表面の領域に
ｐ導電型の高濃度領域を形成することができるので、請
求項１の発明に係る電界効果型トランジスタを確実に製
造することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における電界効果型トラ
ンジスタの断面図

【図２】本発明の実施の形態２における電界効果型トラ
ンジスタの断面図

【図３】従来の電界効果型トランジスタおよび本発明の
電界効果型トランジスタの耐圧特性図

【図４】本発明の実施の形態１における電界効果型トラ
ンジスタの製造方法を示す工程断面図

【図５】本発明の実施の形態１における電界効果型トラ
ンジスタの製造方法を示す工程断面図

【図６】本発明の実施の形態２における電界効果型トラ
ンジスタの製造方法を示す工程断面図

【図７】本発明の実施の形態２における電界効果型トラ
ンジスタの製造方法を示す工程断面図

【図８】従来の電界効果型トランジスタの断面図

【符号の説明】

１ 半絶縁性基板 ２ 導電層 ３ ノンドープ層 ４ コンタクト領域 ４A コンタクト層 ５ ソース電極 ６ ドレイン電極 ７ ゲートリセス領域 ７Ａ リセス領域 ８ ゲート電極 ９ 素子分離領域 １０ 電界緩和領域 ２１ 酸化膜 ２２Ａ 金属膜 ２２Ｂ ソース電極 ２２Ｃ ドレイン電極 ２３Ａ 高融点金属膜 ２３Ｂ ゲート電極 ３１ 第一のレジストパターン ３２ 第二のレジストパターン ３３ 第三のレジストパターン ３４ 第四のレジストパターン ３５ 第五のレジストパターン ４１ 第一の導電層 ４２ 電界緩和領域 ４２Ａ 第二の導電層 ４３ コンタクト領域

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA05 BB10 BB18 CC01 CC03 DD09 DD16 DD68 FF31 GG12 HH20 5F102 FA01 GB01 GC01 GD01 GJ05 GL05 GM05 GM06 GM07 GN05 GR04 GR07 GR11 GT03 HC01 HC07 HC21

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板の上に形
   成された導電層と、前記導電層の上に形成された半導体
   層と、前記半導体層上の所定領域にそれぞれ形成された
   ソース電極およびドレイン電極と、前記ソース電極と前
   記ドレイン電極との間の前記半導体層上に形成されたゲ
   ート電極と、前記ゲート電極と前記ドレイン電極との間
   の前記半導体層の表面領域に形成された前記導電層と逆
   導電型の電界緩和領域とを設けた電界効果型トランジス
   タ。
2. 【請求項２】 半導体基板上に不純物ドープされた導電
   層、半導体層および不純物が高濃度にドープされてなる
   コンタクト領域を順次形成する工程と、前記半導体層を
   選択的にエッチングしてリセス領域を設ける工程と、前
   記半導体層の露出部の上にゲート電極を形成する工程
   と、前記半導体層における前記ゲート電極と前記ドレイ
   ン電極の間の表面領域に、イオン注入法により不純物を
   ドープしてなる前記導電層と反対型の導電領域を形成す
   る工程とを備えていることを特徴とする電界効果型トラ
   ンジスタの製造方法。
3. 【請求項３】 半導体基板上に、結晶成長法により、不
   純物がドープされてなる第一の導電層、半導体層および
   前記第一の導電層と反対型の第二の導電層を順次形成す
   る工程と、所定領域を残して前記第二の導電層を選択的
   にエッチングする工程と、露出した前記半導体層および
   第一の導電層における互いに間隔をおく一対の所定領域
   に、イオン注入法により不純物を高濃度にドープしてな
   るコンタクト領域を形成する工程と、前記コンタクト領
   域の上にソース電極およびドレイン電極をそれぞれ形成
   する工程と、前記半導体層における前記第二の導電層と
   前記コンタクト領域の間の露出部にゲート電極を形成す
   る工程とを備えていることを特徴とする電界効果型トラ
   ンジスタの製造方法。