JPH03104239A - 半導体装置 - Google Patents
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- JPH03104239A JPH03104239A JP24407689A JP24407689A JPH03104239A JP H03104239 A JPH03104239 A JP H03104239A JP 24407689 A JP24407689 A JP 24407689A JP 24407689 A JP24407689 A JP 24407689A JP H03104239 A JPH03104239 A JP H03104239A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＭＥＳＦＥＴ等の素子と配線Ｔ！！極とを化合物半導体
基板に併存させた半導体装置に関し、素子の特性を変調
させずに、配線電極と素子との間隔を小さくすることを
目的とし、 半導体素子が形成される化合物半導体層にデイーブレベ
ルを形成する不純物のイオン注入層を設け、該イオン注
入層の上に配線電極を形成したことを含み構戒し、また
は、半導体素子が形成される化合物半導体層にディープ
レベルを形成する不純物のイオン注入層を設け、該イオ
ン注入層の下方及び側方に素子が形成される活性領域と
反対の導電型層を形成するとともに、前記イオン注入層
の上に配線電極を設けたことを含み構或する．〔産業上
の利用分野〕 本発明は、半導体装置に関し、より詳しくは、ＭＥＳＦ
ＥＴ等の素子と配線電極とを化合物半導体層に併存させ
た半導体装置に関する。
基板に併存させた半導体装置に関し、素子の特性を変調
させずに、配線電極と素子との間隔を小さくすることを
目的とし、 半導体素子が形成される化合物半導体層にデイーブレベ
ルを形成する不純物のイオン注入層を設け、該イオン注
入層の上に配線電極を形成したことを含み構戒し、また
は、半導体素子が形成される化合物半導体層にディープ
レベルを形成する不純物のイオン注入層を設け、該イオ
ン注入層の下方及び側方に素子が形成される活性領域と
反対の導電型層を形成するとともに、前記イオン注入層
の上に配線電極を設けたことを含み構或する．〔産業上
の利用分野〕 本発明は、半導体装置に関し、より詳しくは、ＭＥＳＦ
ＥＴ等の素子と配線電極とを化合物半導体層に併存させ
た半導体装置に関する。
化合物半導体装置の集積度を向上するために、素子と配
線電極との間隔を狭くしているが、配線電極に印加され
る電圧によって素子の特性が変調されることがある。
線電極との間隔を狭くしているが、配線電極に印加され
る電圧によって素子の特性が変調されることがある。
例えば第５図に示すように、ガリウム砒素（Ｇａ＾Ｓ）
よりなる化合物半導体基板５０にＭＥＳＦＥＴ（ｍｅｔ
ａｌ ｓｅ＋ａｉｃｏｎｄｕｃＬｏｒ ｆｉｅｌｄ ｅ
ｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）５２と配線電極５
１を形成し、ＭＥＳＦＥＴ５２のドレイン電極５３と配
線電極５ｌとの距離を１０μｍにするとともに、ドレイ
ン電極５３・ソース電極５４間にドレイン電圧Ｖｌｌを
、ゲート電極５５にゲート電圧ｖ６をそれぞれ印加して
ドレイン電流■。を１．７ｍＡにする． そして、配線電極５２に印加する電圧を変化させて、第
６図に例示するような特性が得られ、負の配線電圧を−
４■よりも増加させた場合に、活性層５５を通るドレイ
ン電流■。が低下することになり、トランジスタの特性
が変調することがわかる． このため、闇値電圧−４ｖよりも大きな負の配線電圧を
配線電極５１に印加する半導体装置においては、配線電
極５１とＭＥＳＦＥＴ５２との距離をさらに離す必要が
あり、これによれば高集積化に支障をきたすといった不
都合がある．〔発明が解決しようとする課題〕 このため、比抵抗の高い化合物半導体基板を使用するこ
とにより、配線電極５ｌによるＭＥＳＦＥＴ５２への影
響を少なくした半導体装置が提案されているが、比抵抗
の高い化合物半導体基板にイオンを注入してこれをアニ
ールしても、注入されたイオンが活性化しにくくなり、
トランジスタ特性が悪くなるといった問題がある。
よりなる化合物半導体基板５０にＭＥＳＦＥＴ（ｍｅｔ
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ｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）５２と配線電極５
１を形成し、ＭＥＳＦＥＴ５２のドレイン電極５３と配
線電極５ｌとの距離を１０μｍにするとともに、ドレイ
ン電極５３・ソース電極５４間にドレイン電圧Ｖｌｌを
、ゲート電極５５にゲート電圧ｖ６をそれぞれ印加して
ドレイン電流■。を１．７ｍＡにする． そして、配線電極５２に印加する電圧を変化させて、第
６図に例示するような特性が得られ、負の配線電圧を−
４■よりも増加させた場合に、活性層５５を通るドレイ
ン電流■。が低下することになり、トランジスタの特性
が変調することがわかる． このため、闇値電圧−４ｖよりも大きな負の配線電圧を
配線電極５１に印加する半導体装置においては、配線電
極５１とＭＥＳＦＥＴ５２との距離をさらに離す必要が
あり、これによれば高集積化に支障をきたすといった不
都合がある．〔発明が解決しようとする課題〕 このため、比抵抗の高い化合物半導体基板を使用するこ
とにより、配線電極５ｌによるＭＥＳＦＥＴ５２への影
響を少なくした半導体装置が提案されているが、比抵抗
の高い化合物半導体基板にイオンを注入してこれをアニ
ールしても、注入されたイオンが活性化しにくくなり、
トランジスタ特性が悪くなるといった問題がある。
本発明はこのような問題に鑑みてなされたものであって
、素子の特性を変調させずに、配線電極と素子との間隔
を小さくすることができる半導体装置を提供することを
目的とする． 〔課題を解決するための手段〕 上記した課題は、第１図に例示するように半導体素子１
が形成される半絶縁性化合物半導体基板２にイオン注入
層７を設け、該イオン注入層７の上に配線電極８を形成
したこと特徴とする半導体装置、 または、第２図に示すように、半導体素子が形成される
半絶縁性化合物半導体基板２にイオン注入層７を設け、
該イオン注入層の下方及び側方に導電型層を形成すると
ともに、前記イオン注入層の上に配線電極を設けたこと
を特徴とする半導体装置により解決する。
、素子の特性を変調させずに、配線電極と素子との間隔
を小さくすることができる半導体装置を提供することを
目的とする． 〔課題を解決するための手段〕 上記した課題は、第１図に例示するように半導体素子１
が形成される半絶縁性化合物半導体基板２にイオン注入
層７を設け、該イオン注入層７の上に配線電極８を形成
したこと特徴とする半導体装置、 または、第２図に示すように、半導体素子が形成される
半絶縁性化合物半導体基板２にイオン注入層７を設け、
該イオン注入層の下方及び側方に導電型層を形成すると
ともに、前記イオン注入層の上に配線電極を設けたこと
を特徴とする半導体装置により解決する。
第１の発明によれば、半導体素子１を形成しようとする
化合物半導体基板２にイオン注入層７を設け、この上に
配線電極８を形成している。
化合物半導体基板２にイオン注入層７を設け、この上に
配線電極８を形成している。
このため、配線電極８の電圧による半導体素子１への影
響をイオン注入層７によって少なくすることができる． 例えば、化合物半導体基Ｆｉ．２にＭＥＳＦＦ，Ｔを形
成した場合に、第２図の実線で示すようなドレイン電流
■。と配線電圧Ｖ，との関係が得られることになり、半
導体素子ｌの特性を変調させない配線電圧ｖ１を、イオ
ン注入層７を有しない装置（第５．６図）よりも大きく
することが可能になる． また、半導体素子１と配線電極８との距離を短くしても
、イオン注入層７があるために、半導体素子１の特性に
変調をきたさない配線電極８の電圧を高くすることがで
き、半導体回路の集積度を高めることが可能になる（第
２図中二点鎖線、第６図）． これらは、次のような理由によるものと考えられる． 即ち、半絶縁性の化合物半導体基板２は、ＥＬ一２のよ
うな深いエネルギー準位を有しているために、第４図に
示すような特性があり、化合物半導体基板２に印加され
る電圧が闇値電圧Ｖ ＴＦＬよりも大きくなると、基板
２中を通る電流Ｉが増加して、この電流■の増加により
配線電極８の電圧が半導体素子１に伝わり易くなって、
半導体素子ｌの特性を変調させることになる． 入層７は、深いエネルギー単位を多く有しているために
、イオン注入層７かない場合よりも閾値電圧Ｖ ＴＦＬ
は大きくなり、半導体素子１に影響を与えない配線電圧
の限界値が高くなる． しかも、配線電極８と半導体素子ｌを近づけると、これ
らの間のエネルギー障壁の厚さが薄くなるため、配線電
圧による半導体素子１への影響が大きくなるが、イオン
注入層７において深いエネルギー準位が多くなっている
分だけ、その影響を抑制することができる． このために、半導体素子１と配線電極８との距離を短く
しても、イオン注入層７がない場合に比べて配線電圧に
よる影響を少なくすることができ、集積度を高めること
が可能になる． また、第２の発明によれば、イオン注入層ｌと化合物半
導体基板２との間のポテンシャル障壁を導電層ｌＯによ
ってさらに高くすることができ、半導体素子１の特性を
変調させない配線電圧Ｖ．の限界値をさらに高めること
が可能になる．〔実施例〕 そこで、以下に本発明の実施例を図面に基づいて説明す
る． 第１図は、本発明の第１の実施例を示す装置の断面であ
って、図中符号１は、半絶縁性のガリウム砒素（Ｇａ＾
３〉基板２に形成されたＭＥＳＦＥＴで、このＭＥＳＦ
ＥＴＩは、Ｇａ＾３基板２のトランジスタ形成領域Ａに
シリコンイオンを注入して形成したｎ型の活性層３と、
活性層３の中央領域にシッットキ接触したタングステン
シリサイドのゲート電極４と、ゲート電極４の両脇にお
いて活性１ｉ１３にオーミック接触した金あるいはその
合金よりなるソース電極５及びドレイン電極６とによっ
て構或されており、これらの電極４〜６のうち、ソース
電極５は接地され、また、ドレイン電極６には正の電圧
Ｖ．が、ゲート電極４には負の電圧ｖＧが印加されてい
る． ７は、ドレイン電極６から一定の距ＨＬをおいてＧａ＾
３基板２表層に形成されたイオン注入層で、このイオン
注入層７は、例えば酸素イオンをエネルギ−１３０ｋｅ
Ｖ、ドーズ量Ｉ Ｘ Ｉ Ｑ ”／ｄで注入して形成し
たもので、この上には配線電極８が形成されている． 次に、上記した実施例の作用について説明する．この実
施例において、ドレイン電極６からｌＯμｍ離した状態
でイオン注入層７を形成し、また、ドレイン電流Ｉ，が
１．７＋ｓ＾となるようにドレイン電圧Ｖ Ｄ ３ ｓ
ゲート電圧ｖＧの値を調整する．そして、配線電極８に
印加する負の配線電圧ｖ１の値を変えていくと、イオン
注入層７の存在によって第２図の実線に示すような特性
が得られ、配線電極８の電圧がＯ〜−８■となる範囲で
ドレイン電流■，が一定となり、さらに負の配線電圧■
ｂを増やすと、ドレイン電流ＩＩｌが徐々に低下する．
また、ドレイン電極６からの距離Ｌを６μｍとすれば、
第２図の二点鎖線に示すような特性が得られ、ＭＥＳＦ
ＥＴＩの特性に変調をきたさない配線電極８の印加電圧
を−５ｖとすることができる．この結果、ドレイン電流
■。、を低下させる電極電圧ｖ１が同じであっても、第
５．６図に示す従来装置よりも距離を短くすることがで
き、半導体回路の集積度を高めることが可能になる．こ
れらは、次のような理由によるものと考えられる． 即ち、ＧａＡｓ基［２は半絶縁性であり、ＥＬ−２のよ
うな深いエネルギー準位を有しているために第４図に示
すような特性が得られる．この場合、ＧａＡｓ基板２に
印加される電圧が、闇値電圧ＶＴＦＬＩを越えるとＧａ
＾３基板２に流れる電流■が大幅に増加し、この電流の
増加により配線電極８に加わる電圧が活性層３に伝わり
易くなって、活性層３底部に空乏層を生じさせるため、
配線電圧ｖｂを閾値電圧Ｖ？ＦＬＩよりも大きくすると
、第２図のようにドレイン電流Ｉ●が低下することにな
る。
響をイオン注入層７によって少なくすることができる． 例えば、化合物半導体基Ｆｉ．２にＭＥＳＦＦ，Ｔを形
成した場合に、第２図の実線で示すようなドレイン電流
■。と配線電圧Ｖ，との関係が得られることになり、半
導体素子ｌの特性を変調させない配線電圧ｖ１を、イオ
ン注入層７を有しない装置（第５．６図）よりも大きく
することが可能になる． また、半導体素子１と配線電極８との距離を短くしても
、イオン注入層７があるために、半導体素子１の特性に
変調をきたさない配線電極８の電圧を高くすることがで
き、半導体回路の集積度を高めることが可能になる（第
２図中二点鎖線、第６図）． これらは、次のような理由によるものと考えられる． 即ち、半絶縁性の化合物半導体基板２は、ＥＬ一２のよ
うな深いエネルギー準位を有しているために、第４図に
示すような特性があり、化合物半導体基板２に印加され
る電圧が闇値電圧Ｖ ＴＦＬよりも大きくなると、基板
２中を通る電流Ｉが増加して、この電流■の増加により
配線電極８の電圧が半導体素子１に伝わり易くなって、
半導体素子ｌの特性を変調させることになる． 入層７は、深いエネルギー単位を多く有しているために
、イオン注入層７かない場合よりも閾値電圧Ｖ ＴＦＬ
は大きくなり、半導体素子１に影響を与えない配線電圧
の限界値が高くなる． しかも、配線電極８と半導体素子ｌを近づけると、これ
らの間のエネルギー障壁の厚さが薄くなるため、配線電
圧による半導体素子１への影響が大きくなるが、イオン
注入層７において深いエネルギー準位が多くなっている
分だけ、その影響を抑制することができる． このために、半導体素子１と配線電極８との距離を短く
しても、イオン注入層７がない場合に比べて配線電圧に
よる影響を少なくすることができ、集積度を高めること
が可能になる． また、第２の発明によれば、イオン注入層ｌと化合物半
導体基板２との間のポテンシャル障壁を導電層ｌＯによ
ってさらに高くすることができ、半導体素子１の特性を
変調させない配線電圧Ｖ．の限界値をさらに高めること
が可能になる．〔実施例〕 そこで、以下に本発明の実施例を図面に基づいて説明す
る． 第１図は、本発明の第１の実施例を示す装置の断面であ
って、図中符号１は、半絶縁性のガリウム砒素（Ｇａ＾
３〉基板２に形成されたＭＥＳＦＥＴで、このＭＥＳＦ
ＥＴＩは、Ｇａ＾３基板２のトランジスタ形成領域Ａに
シリコンイオンを注入して形成したｎ型の活性層３と、
活性層３の中央領域にシッットキ接触したタングステン
シリサイドのゲート電極４と、ゲート電極４の両脇にお
いて活性１ｉ１３にオーミック接触した金あるいはその
合金よりなるソース電極５及びドレイン電極６とによっ
て構或されており、これらの電極４〜６のうち、ソース
電極５は接地され、また、ドレイン電極６には正の電圧
Ｖ．が、ゲート電極４には負の電圧ｖＧが印加されてい
る． ７は、ドレイン電極６から一定の距ＨＬをおいてＧａ＾
３基板２表層に形成されたイオン注入層で、このイオン
注入層７は、例えば酸素イオンをエネルギ−１３０ｋｅ
Ｖ、ドーズ量Ｉ Ｘ Ｉ Ｑ ”／ｄで注入して形成し
たもので、この上には配線電極８が形成されている． 次に、上記した実施例の作用について説明する．この実
施例において、ドレイン電極６からｌＯμｍ離した状態
でイオン注入層７を形成し、また、ドレイン電流Ｉ，が
１．７＋ｓ＾となるようにドレイン電圧Ｖ Ｄ ３ ｓ
ゲート電圧ｖＧの値を調整する．そして、配線電極８に
印加する負の配線電圧ｖ１の値を変えていくと、イオン
注入層７の存在によって第２図の実線に示すような特性
が得られ、配線電極８の電圧がＯ〜−８■となる範囲で
ドレイン電流■，が一定となり、さらに負の配線電圧■
ｂを増やすと、ドレイン電流ＩＩｌが徐々に低下する．
また、ドレイン電極６からの距離Ｌを６μｍとすれば、
第２図の二点鎖線に示すような特性が得られ、ＭＥＳＦ
ＥＴＩの特性に変調をきたさない配線電極８の印加電圧
を−５ｖとすることができる．この結果、ドレイン電流
■。、を低下させる電極電圧ｖ１が同じであっても、第
５．６図に示す従来装置よりも距離を短くすることがで
き、半導体回路の集積度を高めることが可能になる．こ
れらは、次のような理由によるものと考えられる． 即ち、ＧａＡｓ基［２は半絶縁性であり、ＥＬ−２のよ
うな深いエネルギー準位を有しているために第４図に示
すような特性が得られる．この場合、ＧａＡｓ基板２に
印加される電圧が、闇値電圧ＶＴＦＬＩを越えるとＧａ
＾３基板２に流れる電流■が大幅に増加し、この電流の
増加により配線電極８に加わる電圧が活性層３に伝わり
易くなって、活性層３底部に空乏層を生じさせるため、
配線電圧ｖｂを閾値電圧Ｖ？ＦＬＩよりも大きくすると
、第２図のようにドレイン電流Ｉ●が低下することにな
る。
ここで、ＧａＡｓ基板２にイオン注入層７を設けると、
このイオン注入層７が深いエネルギー準位をＧａＡｓ基
［２よりも多く有しているために、閾値電圧Ｖ？ＦＬは
さらに大きくなってｖＩＦＬ．となり、ドレイン電圧■
．を低下させない負の配線電圧ｖ１の限界値を大きくす
ることができる。
このイオン注入層７が深いエネルギー準位をＧａＡｓ基
［２よりも多く有しているために、閾値電圧Ｖ？ＦＬは
さらに大きくなってｖＩＦＬ．となり、ドレイン電圧■
．を低下させない負の配線電圧ｖ１の限界値を大きくす
ることができる。
しかも、配線ｔｉ７とドレイン電極６を近づけると、配
線電極８と活性層３とのエネルギーｌＩ！壁の厚さが薄
くなるため、配線電圧Ｖ，によるＭＥＳＦＥＴＩへの影
響が大きくなるが、イオン注入層７において深いエネル
ギー準位が多くなっている分だけ、その影響を少なくす
ることができる。
線電極８と活性層３とのエネルギーｌＩ！壁の厚さが薄
くなるため、配線電圧Ｖ，によるＭＥＳＦＥＴＩへの影
響が大きくなるが、イオン注入層７において深いエネル
ギー準位が多くなっている分だけ、その影響を少なくす
ることができる。
このために、活性層３と配線電極８との距離を短くして
も、イオン注入層７がない場合に比べて配線電圧■１に
よるＭＥＳＦＥＴＩへの影響を少なくすることができ、
集積度を高めることが可能になる． なお、上記した実施例でにおいては、酸素イオンを注入
してイオン注入層を形成したが、硼素イオン、プロトン
等を注入して形成することも可能である． 第３図は、本発明の第２の実施例の要部を示す断面図で
あって、図中符号１０は、ＧａＡｓ基板２に形成された
Ｐ型の導電層で、この導電層１０は、ベリリウム、マグ
ネシウム等のイオンを注入し、この後にその領域をア二
一ルして形成したもので、導電層１０の内部には、第１
の実施例と同様に、酸素イオン、硼素イオン等を打ち込
んだイオン注入層１１が形成されており、その上には配
線電極１２が設けられている． この実施例によれば、イオン注入層ｌ１とＧａＡｓ基板
２との間のポテンシャル障壁を、ｐ型の導電層ＩＯによ
ってさらに高くすることができ、ドレイン電流Ｉ．を低
下させない負の配線電圧Ｖ．かさらに大きくなる。
も、イオン注入層７がない場合に比べて配線電圧■１に
よるＭＥＳＦＥＴＩへの影響を少なくすることができ、
集積度を高めることが可能になる． なお、上記した実施例でにおいては、酸素イオンを注入
してイオン注入層を形成したが、硼素イオン、プロトン
等を注入して形成することも可能である． 第３図は、本発明の第２の実施例の要部を示す断面図で
あって、図中符号１０は、ＧａＡｓ基板２に形成された
Ｐ型の導電層で、この導電層１０は、ベリリウム、マグ
ネシウム等のイオンを注入し、この後にその領域をア二
一ルして形成したもので、導電層１０の内部には、第１
の実施例と同様に、酸素イオン、硼素イオン等を打ち込
んだイオン注入層１１が形成されており、その上には配
線電極１２が設けられている． この実施例によれば、イオン注入層ｌ１とＧａＡｓ基板
２との間のポテンシャル障壁を、ｐ型の導電層ＩＯによ
ってさらに高くすることができ、ドレイン電流Ｉ．を低
下させない負の配線電圧Ｖ．かさらに大きくなる。
なお、上記した実施例では、イオン注入層７，１ｌ或い
は導電層１０をＧａＡｓ基Ｆｉ２に設けたが、■属とＶ
属の元素からなる化合物半導体、その他の化合物半導体
よりなる基板に形成することもできる． また、上記した実施例では、基仮２に形成する半導体素
子としてＭＥＳＦＥＴを形成した場合について説明した
が、Ｈ Ｅ Ｍ Ｔ （ｈｉｇｈ ｅｌｅｃｔｒｏｎｎ
ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）を設ける場合
にも同様に適用できる． 〔発明の効果〕 以上述べたように第ｌの発明によれば、半導体素子を形
成する化合物半導体層にイオン注入層を設け、この上に
配線電極を形成しているので、配線電極に印加する配線
電圧による半導体素子への影響を、イオン注入層によっ
て抑制することができ、例えば、化合物半導体層にＭＥ
ＳＦＥＴを形成した場合に、第２図の実線に例示するよ
うなドレイン電流と配線電極の電圧との関係が得られ、
半導体素子の特性を変調させない配線電圧の限界値をイ
オン注入層を設けない装置よりも大きくすることが可能
になる． また、半導体素子と配線電極との距離を短くしても、イ
オン注入層があるために、半導体素子の特性に変調をき
たさない配線電圧の限界値を高くすることができ、半導
体回路の集積度を高めることが可能になる。
は導電層１０をＧａＡｓ基Ｆｉ２に設けたが、■属とＶ
属の元素からなる化合物半導体、その他の化合物半導体
よりなる基板に形成することもできる． また、上記した実施例では、基仮２に形成する半導体素
子としてＭＥＳＦＥＴを形成した場合について説明した
が、Ｈ Ｅ Ｍ Ｔ （ｈｉｇｈ ｅｌｅｃｔｒｏｎｎ
ｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）を設ける場合
にも同様に適用できる． 〔発明の効果〕 以上述べたように第ｌの発明によれば、半導体素子を形
成する化合物半導体層にイオン注入層を設け、この上に
配線電極を形成しているので、配線電極に印加する配線
電圧による半導体素子への影響を、イオン注入層によっ
て抑制することができ、例えば、化合物半導体層にＭＥ
ＳＦＥＴを形成した場合に、第２図の実線に例示するよ
うなドレイン電流と配線電極の電圧との関係が得られ、
半導体素子の特性を変調させない配線電圧の限界値をイ
オン注入層を設けない装置よりも大きくすることが可能
になる． また、半導体素子と配線電極との距離を短くしても、イ
オン注入層があるために、半導体素子の特性に変調をき
たさない配線電圧の限界値を高くすることができ、半導
体回路の集積度を高めることが可能になる。
また、第２の発明によれば、イオン注入層と化合物半導
体層との間のポテンシャル障壁を、導電層によってさら
に高くすることができ、半導体素子の特性を変調させな
い配線電圧を大きくすることができる．
体層との間のポテンシャル障壁を、導電層によってさら
に高くすることができ、半導体素子の特性を変調させな
い配線電圧を大きくすることができる．
第１図は、本発明の第１の実施例を示す装置の断面図、
第２図は、本発明の第１実施例装置のドレイン電流と配
線電圧との関係の一例を示す特性図、第３図は、本発明
の第２の実施例を示す装置の要部断面図、 第４図は、本発明に使用する基板に印加する電圧と電流
の関係の一例を示す特性図、 第５図は、従来装置の一例を示す断面図、第６図は、従
来装置のドレイン電流と配線電圧との関係の一例を示す
特性図である。 （符号の説明） １・・・ＭＥＳＦＥＴ， ２・・・ＧａＡｓ基仮（化合物半導体基板）、３・・・
活性層、 ４・・・ゲート電極、 ５・・・ソース電極、 ６・・・ドレイン電極、 ７・・・イオン注入層、 ８・・・配線電極、 １０・・・導電層、 １１・・・イオン注入層、 ｌ２・・・配線電極． 出 願 人 富士通株式会社
線電圧との関係の一例を示す特性図、第３図は、本発明
の第２の実施例を示す装置の要部断面図、 第４図は、本発明に使用する基板に印加する電圧と電流
の関係の一例を示す特性図、 第５図は、従来装置の一例を示す断面図、第６図は、従
来装置のドレイン電流と配線電圧との関係の一例を示す
特性図である。 （符号の説明） １・・・ＭＥＳＦＥＴ， ２・・・ＧａＡｓ基仮（化合物半導体基板）、３・・・
活性層、 ４・・・ゲート電極、 ５・・・ソース電極、 ６・・・ドレイン電極、 ７・・・イオン注入層、 ８・・・配線電極、 １０・・・導電層、 １１・・・イオン注入層、 ｌ２・・・配線電極． 出 願 人 富士通株式会社
Claims (2)
- （１）半導体素子が形成される化合物半導体層にディー
プレベルを形成する不純物のイオン注入層を設け、 該イオン注入層の上に配線電極を形成したことを特徴と
する半導体装置。 - （２）半導体素子が形成される化合物半導体層にディー
プレベルを形成する不純物のイオン注入層を設け、 該イオン注入層の下方及び側方に素子が形成される活性
領域と反対の導電型層を形成するとともに、 前記イオン注入層の上に配線電極を設けたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24407689A JPH03104239A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24407689A JPH03104239A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104239A true JPH03104239A (ja) | 1991-05-01 |
Family
ID=17113378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24407689A Pending JPH03104239A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0812020A2 (en) | 1996-06-04 | 1997-12-10 | Fujitsu Limited | Field effect transisor with reduced delay variation |
| US6200838B1 (en) | 1998-11-13 | 2001-03-13 | Fujitsu Quantum Devices Limited | Compound semiconductor device and method of manufacturing the same |
-
1989
- 1989-09-19 JP JP24407689A patent/JPH03104239A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0812020A2 (en) | 1996-06-04 | 1997-12-10 | Fujitsu Limited | Field effect transisor with reduced delay variation |
| US5942773A (en) * | 1996-06-04 | 1999-08-24 | Fujitsu Limited | Field effect transistor with reduced delay variation |
| CN1088542C (zh) * | 1996-06-04 | 2002-07-31 | 富士通株式会社 | 减少了延迟变动的场效应晶体管 |
| US6200838B1 (en) | 1998-11-13 | 2001-03-13 | Fujitsu Quantum Devices Limited | Compound semiconductor device and method of manufacturing the same |
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