JPH0758126A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPH0758126A JPH0758126A JP5219095A JP21909593A JPH0758126A JP H0758126 A JPH0758126 A JP H0758126A JP 5219095 A JP5219095 A JP 5219095A JP 21909593 A JP21909593 A JP 21909593A JP H0758126 A JPH0758126 A JP H0758126A
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Abstract
(57)【要約】
【目的】 化合物半導体集積回路のＪＦＥＴ相互間の影
響を低減する。 【構成】 化合物半導体集積回路の半絶縁性基板領域１
内に、相互に隣接するＪＦＥＴ１９、２０間を分離する
不純物領域８を設ける。不純物領域８は、負電源に接続
されて例えば−３Ｖに維持される。一方のＪＦＥＴ２０
のｐｎ接合のゲートに１Ｖ以上の高い電圧を印加したバ
イアス条件において、そのＪＦＥＴのゲートから半絶縁
性基板１を経由して他方のＪＦＥＴ１０に侵入する正孔
が不純物領域８から電源ラインに引き出される。ＪＦＥ
Ｔ相互間に生ずる変調を除き、精度が高い信号を得るこ
とが出来る。マイクロ波領域の汎用回路に好適である。
響を低減する。 【構成】 化合物半導体集積回路の半絶縁性基板領域１
内に、相互に隣接するＪＦＥＴ１９、２０間を分離する
不純物領域８を設ける。不純物領域８は、負電源に接続
されて例えば−３Ｖに維持される。一方のＪＦＥＴ２０
のｐｎ接合のゲートに１Ｖ以上の高い電圧を印加したバ
イアス条件において、そのＪＦＥＴのゲートから半絶縁
性基板１を経由して他方のＪＦＥＴ１０に侵入する正孔
が不純物領域８から電源ラインに引き出される。ＪＦＥ
Ｔ相互間に生ずる変調を除き、精度が高い信号を得るこ
とが出来る。マイクロ波領域の汎用回路に好適である。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体集積回路
に関し、更に詳しくは、接合型電界効果トランジスタを
備える化合物半導体集積回路に関する。
に関し、更に詳しくは、接合型電界効果トランジスタを
備える化合物半導体集積回路に関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体から成る集積
回路は、シリコン集積回路に比してその高速性に特徴が
あり、また、特定の機能を果たす機能デバイスとしても
注目されており、近年、その開発が進められている。
回路は、シリコン集積回路に比してその高速性に特徴が
あり、また、特定の機能を果たす機能デバイスとしても
注目されており、近年、その開発が進められている。
【０００３】ＧａＡｓ半導体から成る接合型電界効果ト
ランジスタ（以下、ＪＦＥＴと呼ぶ）は、ディジタル及
びアナログの各集積回路で採用され、特にマイクロ波等
の高周波用集積回路にその応用が見られる。ＪＦＥＴに
は、ショットキー接合ゲートを採用したＭＥＳＦＥＴ
と、ｐｎ接合ゲートのＪＦＥＴとが知られているが、ｐ
ｎ接合ゲートのＪＦＥＴは、ＭＥＳＦＥＴに比してゲー
ト・ソース間に高い正電圧を印加できるという利点があ
る。
ランジスタ（以下、ＪＦＥＴと呼ぶ）は、ディジタル及
びアナログの各集積回路で採用され、特にマイクロ波等
の高周波用集積回路にその応用が見られる。ＪＦＥＴに
は、ショットキー接合ゲートを採用したＭＥＳＦＥＴ
と、ｐｎ接合ゲートのＪＦＥＴとが知られているが、ｐ
ｎ接合ゲートのＪＦＥＴは、ＭＥＳＦＥＴに比してゲー
ト・ソース間に高い正電圧を印加できるという利点があ
る。
【０００４】図５は、ｐｎ接合のＪＦＥＴを含む従来の
化合物半導体集積回路の断面図である。この集積回路
は、例えばマイクロ波用の汎用アナログ回路として使用
される。同図において、半絶縁性基板１上には、多数の
ＪＦＥＴが配置されており、その内の２つのＪＦＥＴ１
０、２０が図面上示されている。
化合物半導体集積回路の断面図である。この集積回路
は、例えばマイクロ波用の汎用アナログ回路として使用
される。同図において、半絶縁性基板１上には、多数の
ＪＦＥＴが配置されており、その内の２つのＪＦＥＴ１
０、２０が図面上示されている。
【０００５】双方のＪＦＥＴ１０、２０は夫々、ソース
２及びドレイン３がｎ+領域、チャネル５がｎ型領域、
ゲートがｐｎ接合として形成されており、何れもｐｎ接
合ゲートのｎチャネル型ＦＥＴとして構成されている。
このように相互に隣接して形成される２つのＪＦＥＴ相
互間では、一方のＪＦＥＴのバイアス条件で、他方のＪ
ＦＥＴの電圧−電流特性が変調されることが知られてい
る。なお、図示の如く、以下の記述では、便宜上、影響
が与えられてその影響下での特性が測定される一方のＪ
ＦＥＴを測定系ＪＦＥＴと呼び、影響を与える側の他方
のＪＦＥＴをサイドゲートＪＦＥＴと呼ぶこととする。
２及びドレイン３がｎ+領域、チャネル５がｎ型領域、
ゲートがｐｎ接合として形成されており、何れもｐｎ接
合ゲートのｎチャネル型ＦＥＴとして構成されている。
このように相互に隣接して形成される２つのＪＦＥＴ相
互間では、一方のＪＦＥＴのバイアス条件で、他方のＪ
ＦＥＴの電圧−電流特性が変調されることが知られてい
る。なお、図示の如く、以下の記述では、便宜上、影響
が与えられてその影響下での特性が測定される一方のＪ
ＦＥＴを測定系ＪＦＥＴと呼び、影響を与える側の他方
のＪＦＥＴをサイドゲートＪＦＥＴと呼ぶこととする。
【０００６】図６に示した３つの曲線は夫々、測定系Ｊ
ＦＥＴの電圧−電流特性を示す。同図では、以下で説明
する他の図面と同様に、横軸に測定系ＪＦＥＴのゲート
電圧をとり、縦軸にドレイン電流の平方根√ＩDをとっ
ている。
ＦＥＴの電圧−電流特性を示す。同図では、以下で説明
する他の図面と同様に、横軸に測定系ＪＦＥＴのゲート
電圧をとり、縦軸にドレイン電流の平方根√ＩDをとっ
ている。
【０００７】曲線ａは、測定系ＪＦＥＴが単独で存在す
る場合の基本特性である。曲線ｂは、サイドゲートＪＦ
ＥＴのバイアス条件を、ソース及びドレインの印加電圧
Ｖnsg＝０Ｖ、ゲートの印加電圧Ｖpsg＝１．５Ｖとした
ときの測定系ＪＦＥＴの特性を示し、曲線ｃは、サイド
ゲートＪＦＥＴのバイアス条件を、ソース及びドレイン
の印加電圧Ｖnsg＝０．５Ｖで、ゲートの印加電圧Ｖpsg
＝２Ｖとしたときの測定系ＪＦＥＴの特性を示す。
る場合の基本特性である。曲線ｂは、サイドゲートＪＦ
ＥＴのバイアス条件を、ソース及びドレインの印加電圧
Ｖnsg＝０Ｖ、ゲートの印加電圧Ｖpsg＝１．５Ｖとした
ときの測定系ＪＦＥＴの特性を示し、曲線ｃは、サイド
ゲートＪＦＥＴのバイアス条件を、ソース及びドレイン
の印加電圧Ｖnsg＝０．５Ｖで、ゲートの印加電圧Ｖpsg
＝２Ｖとしたときの測定系ＪＦＥＴの特性を示す。
【０００８】
【発明が解決しようとする課題】図６に見られるよう
に、測定系ＪＦＥＴ１０の特性はサイドゲートＪＦＥＴ
２０のバイアス条件により変調され、特に、サイドゲー
トＪＦＥＴ２０のバイアス条件として、ソース及びドレ
イン領域に正のバイアスを印加した場合には、その変調
が大きくなる。この変調は、サイドゲートＪＦＥＴ２０
のｐｎ接合ゲートに対して１Ｖを越える順方向電圧を印
加するときに、ｎ型チャネル５から絶縁性基板１に注入
される正孔により生ずるものと考えられる。
に、測定系ＪＦＥＴ１０の特性はサイドゲートＪＦＥＴ
２０のバイアス条件により変調され、特に、サイドゲー
トＪＦＥＴ２０のバイアス条件として、ソース及びドレ
イン領域に正のバイアスを印加した場合には、その変調
が大きくなる。この変調は、サイドゲートＪＦＥＴ２０
のｐｎ接合ゲートに対して１Ｖを越える順方向電圧を印
加するときに、ｎ型チャネル５から絶縁性基板１に注入
される正孔により生ずるものと考えられる。
【０００９】上記ＪＦＥＴ相互間に生ずる変調は、半絶
縁性基板の絶縁性を高めること、又は、隣接するＪＦＥ
Ｔ素子相互間の間隔を大きく広げて素子間の電界を小さ
くすることで低減が可能である。しかし、化合物半導体
基板領域にＣｒ等の不純物イオンを注入してその絶縁性
を高めることは、その後に行なわれる不純物の拡散プロ
セスにおいてキャリア濃度の制御性を損なうこととな
り、また、ＪＦＥＴ素子間の間隔を広げることは高集積
化の目的に反するという問題がある。
縁性基板の絶縁性を高めること、又は、隣接するＪＦＥ
Ｔ素子相互間の間隔を大きく広げて素子間の電界を小さ
くすることで低減が可能である。しかし、化合物半導体
基板領域にＣｒ等の不純物イオンを注入してその絶縁性
を高めることは、その後に行なわれる不純物の拡散プロ
セスにおいてキャリア濃度の制御性を損なうこととな
り、また、ＪＦＥＴ素子間の間隔を広げることは高集積
化の目的に反するという問題がある。
【００１０】なお、ＪＦＥＴ間の素子分離のためにアイ
ソレーションとしてホウ素のイオン注入を行なう例があ
るが、ホウ素注入によるアイソレーションは、電子のト
ラップとして作用するものであるから、正孔の注入によ
り生ずる、ＪＦＥＴに特有の変調に対しては効果がな
い。
ソレーションとしてホウ素のイオン注入を行なう例があ
るが、ホウ素注入によるアイソレーションは、電子のト
ラップとして作用するものであるから、正孔の注入によ
り生ずる、ＪＦＥＴに特有の変調に対しては効果がな
い。
【００１１】本発明は、上記従来のＪＦＥＴを備える化
合物半導体集積回路の問題に鑑み、半絶縁性領域内で相
互に隣接するＪＦＥＴ間に生ずる信号特性の影響を防止
し、もって信頼性が高いＪＦＥＴを備える化合物半導体
集積回路を提供することを目的とする。
合物半導体集積回路の問題に鑑み、半絶縁性領域内で相
互に隣接するＪＦＥＴ間に生ずる信号特性の影響を防止
し、もって信頼性が高いＪＦＥＴを備える化合物半導体
集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明の化合物半導体集積回路は、半絶縁性領域内
に夫々形成された複数の接合型電界効果トランジスタを
備える化合物半導体集積回路において、各接合型トラン
ジスタ相互間の半絶縁性領域に、所定の電位に維持され
た不純物領域が形成されることを特徴とする。本発明の
望ましい実施態様では、接合型電界効果トランジスタが
ｎチャネル型であり、不純物領域がｎ型領域であり、更
に望ましい実施態様では、所定の電位が負電位である。
また、別の望ましい実施態様では、半導体集積回路がア
ナログ集積回路として構成される。
め、本発明の化合物半導体集積回路は、半絶縁性領域内
に夫々形成された複数の接合型電界効果トランジスタを
備える化合物半導体集積回路において、各接合型トラン
ジスタ相互間の半絶縁性領域に、所定の電位に維持され
た不純物領域が形成されることを特徴とする。本発明の
望ましい実施態様では、接合型電界効果トランジスタが
ｎチャネル型であり、不純物領域がｎ型領域であり、更
に望ましい実施態様では、所定の電位が負電位である。
また、別の望ましい実施態様では、半導体集積回路がア
ナログ集積回路として構成される。
【００１３】
【作用】ＪＦＥＴ相互間の半絶縁性領域内に、所定の電
位に維持される不純物領域を設ける構成により、一方の
ＪＦＥＴの接合ゲートが順方向となるバイアス条件で使
用される場合に、接合ゲートからチャネルを経由して半
絶縁性領域に注入されるキャリアが不純物領域で捕捉さ
れるので、隣接する他方のＪＦＥＴに与えられる影響が
低減される。
位に維持される不純物領域を設ける構成により、一方の
ＪＦＥＴの接合ゲートが順方向となるバイアス条件で使
用される場合に、接合ゲートからチャネルを経由して半
絶縁性領域に注入されるキャリアが不純物領域で捕捉さ
れるので、隣接する他方のＪＦＥＴに与えられる影響が
低減される。
【００１４】従来、ＪＦＥＴ相互間において、一方のＪ
ＦＥＴのバイアス条件により、隣接する他方のＪＦＥＴ
に対して信号特性を変化させる影響が与えられることは
知られていた。この影響は、絶縁性領域におけるその絶
縁性を高めることで本質的に防止可能である。このた
め、従来は、半絶縁性領域としての品質を一層高めるこ
とにより、この問題を解決する試みがなされてきた。し
かし、本発明によれば、化合物半導体集積回路の半絶縁
性領域内に所定の電位に維持される不純物領域を設ける
ことで、ＪＦＥＴ相互間の影響を確実に除くことが出来
る。
ＦＥＴのバイアス条件により、隣接する他方のＪＦＥＴ
に対して信号特性を変化させる影響が与えられることは
知られていた。この影響は、絶縁性領域におけるその絶
縁性を高めることで本質的に防止可能である。このた
め、従来は、半絶縁性領域としての品質を一層高めるこ
とにより、この問題を解決する試みがなされてきた。し
かし、本発明によれば、化合物半導体集積回路の半絶縁
性領域内に所定の電位に維持される不純物領域を設ける
ことで、ＪＦＥＴ相互間の影響を確実に除くことが出来
る。
【００１５】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。図１は、本発明の一実施
例の化合物半導体集積回路の構成を示す断面図である。
同図において、この実施例の化合物半導体集積回路は、
多数のＪＦＥＴが相互に隣接して形成されており、その
内の２つ、測定系ＪＦＥＴ１０及びサイドゲートＪＦＥ
Ｔ２０が示されている。各ＪＦＥＴ１０、２０には、夫
々を取り囲むガードリング８が形成されている。
本発明をより詳細に説明する。図１は、本発明の一実施
例の化合物半導体集積回路の構成を示す断面図である。
同図において、この実施例の化合物半導体集積回路は、
多数のＪＦＥＴが相互に隣接して形成されており、その
内の２つ、測定系ＪＦＥＴ１０及びサイドゲートＪＦＥ
Ｔ２０が示されている。各ＪＦＥＴ１０、２０には、夫
々を取り囲むガードリング８が形成されている。
【００１６】上記化合物半導体集積回路の製作にあたっ
ては、まず、マスクを介してＧａＡｓ半絶縁性基板１上
にｎ型不純物イオンを選択的に注入することにより、チ
ャネル領域、ソース及びドレイン領域を含む活性層と共
に、不純物領域を成すガードリング領域を形成する。ｎ
型不純物としては、例えばＳｉが採用される。
ては、まず、マスクを介してＧａＡｓ半絶縁性基板１上
にｎ型不純物イオンを選択的に注入することにより、チ
ャネル領域、ソース及びドレイン領域を含む活性層と共
に、不純物領域を成すガードリング領域を形成する。ｎ
型不純物としては、例えばＳｉが採用される。
【００１７】次いで、マスクを介してソース及びドレイ
ン領域及びガードリング領域のみに選択的にｎ型不純物
を注入し、これらの領域を高濃度に不純物が注入された
ｎ+型領域に形成する。更に、ソース２及びドレイン３
の領域の一部及びガードリング領域のみにｎ型不純物を
追加注入して、ソース２及びドレイン３の領域内に高濃
度ｎ型コンタクト層６を形成すると共に、高濃度ｎ型領
域を成すガードリング８を形成する。
ン領域及びガードリング領域のみに選択的にｎ型不純物
を注入し、これらの領域を高濃度に不純物が注入された
ｎ+型領域に形成する。更に、ソース２及びドレイン３
の領域の一部及びガードリング領域のみにｎ型不純物を
追加注入して、ソース２及びドレイン３の領域内に高濃
度ｎ型コンタクト層６を形成すると共に、高濃度ｎ型領
域を成すガードリング８を形成する。
【００１８】その後、更にマスクを介してチャネル５の
上面の一部にｐ型不純物、例えばＺｎを拡散してｐ型領
域４を形成することで、チャネル５との間でｐｎ接合ゲ
ートを得る。ソース２及びドレイン３のコンタクト層
６、ゲートのｐ型領域４、及びガードリング８に夫々金
属電極７をオーミックコンタクトとして形成すること
で、図１の化合物半導体集積回路が得られる。金属電極
７としては、例えばＡｕ−Ｇｅ−Ｎｉ合金が採用され
る。
上面の一部にｐ型不純物、例えばＺｎを拡散してｐ型領
域４を形成することで、チャネル５との間でｐｎ接合ゲ
ートを得る。ソース２及びドレイン３のコンタクト層
６、ゲートのｐ型領域４、及びガードリング８に夫々金
属電極７をオーミックコンタクトとして形成すること
で、図１の化合物半導体集積回路が得られる。金属電極
７としては、例えばＡｕ−Ｇｅ−Ｎｉ合金が採用され
る。
【００１９】図２は、上記実施例の化合物半導体集積回
路の一部を示す平面図である。同図に示すように、測定
系ＪＦＥＴ１０及びサイドゲートＪＦＥＴ２０のソース
２及びドレイン３の領域を囲んで、夫々ｎ+ガードリン
グ８が形成されている。各ガードリング８は、オーミッ
クコンタクトを成す金属電極７により負電源に接続され
て、その電位が例えば−３Ｖに維持される。
路の一部を示す平面図である。同図に示すように、測定
系ＪＦＥＴ１０及びサイドゲートＪＦＥＴ２０のソース
２及びドレイン３の領域を囲んで、夫々ｎ+ガードリン
グ８が形成されている。各ガードリング８は、オーミッ
クコンタクトを成す金属電極７により負電源に接続され
て、その電位が例えば−３Ｖに維持される。
【００２０】ｎ+ガードリング８は、ソース２及びドレ
イン３のコンタクト層６と同程度の濃度であればよいの
で、前記の如くコンタクト層６を形成するときに同時に
形成される。従って、ｎ+ガードリング８を形成するた
めの特別の工程の導入を必要としないで、従来の工程中
でマスクを変更するのみでｎ+ガードリング８が形成で
きる。
イン３のコンタクト層６と同程度の濃度であればよいの
で、前記の如くコンタクト層６を形成するときに同時に
形成される。従って、ｎ+ガードリング８を形成するた
めの特別の工程の導入を必要としないで、従来の工程中
でマスクを変更するのみでｎ+ガードリング８が形成で
きる。
【００２１】また、各ｎ+ガードリング８は、対応する
ＪＦＥＴ１０、２０の４方向を囲んで形成されているの
で、隣接する全てのＪＦＥＴに対する影響を抑制でき
る。なお、同図では、各ＪＦＥＴ１０、２０を夫々囲む
ガードリング８をＪＦＥＴ１０、２０毎に設けた例を示
したが、これに代えて、双方のＪＦＥＴ１０、２０の間
に１つの不純物領域が設けられる構成でもよい。
ＪＦＥＴ１０、２０の４方向を囲んで形成されているの
で、隣接する全てのＪＦＥＴに対する影響を抑制でき
る。なお、同図では、各ＪＦＥＴ１０、２０を夫々囲む
ガードリング８をＪＦＥＴ１０、２０毎に設けた例を示
したが、これに代えて、双方のＪＦＥＴ１０、２０の間
に１つの不純物領域が設けられる構成でもよい。
【００２２】上記実施例の化合物半導体集積回路につい
てサイドゲート効果を調べることとした。サイドゲート
ＪＦＥＴに、バイアス条件として、ソース及びドレイン
の印加電圧Ｖnsg＝０．５Ｖ、ゲートの印加電圧Ｖpsg＝
２．０Ｖを与えた。各ＪＦＥＴを囲むガードリングを夫
々−３Ｖの電位に維持して、サイドゲートＪＦＥＴに隣
接する測定系ＪＦＥＴの特性を測定した。その結果を図
３の曲線ｄに示す。比較のために、ＪＦＥＴの基本特性
（曲線ａ）と、曲線ｄと同じバイアス条件での従来の化
合物半導体集積回路の測定系ＪＦＥＴの特性（曲線ｃ）
を同図に再掲した。
てサイドゲート効果を調べることとした。サイドゲート
ＪＦＥＴに、バイアス条件として、ソース及びドレイン
の印加電圧Ｖnsg＝０．５Ｖ、ゲートの印加電圧Ｖpsg＝
２．０Ｖを与えた。各ＪＦＥＴを囲むガードリングを夫
々−３Ｖの電位に維持して、サイドゲートＪＦＥＴに隣
接する測定系ＪＦＥＴの特性を測定した。その結果を図
３の曲線ｄに示す。比較のために、ＪＦＥＴの基本特性
（曲線ａ）と、曲線ｄと同じバイアス条件での従来の化
合物半導体集積回路の測定系ＪＦＥＴの特性（曲線ｃ）
を同図に再掲した。
【００２３】図３から理解できるように、本実施例の化
合物半導体集積回路では、測定系ＪＦＥＴ１０の特性に
対するサイドゲートＪＦＥＴ２０の影響が抑えられ、基
本特性と同様の測定系ＪＦＥＴの電圧−電流特性が得ら
れた。この特性は、サイドゲートＦＥＴ２０の接合ゲー
トから半絶縁性基板１に注入された正孔が、ｎ+ガード
リング８から電源ラインに吸収されるので、測定系ＪＦ
ＥＴ１０に迄達しないことにより得られるものと考えら
れる。
合物半導体集積回路では、測定系ＪＦＥＴ１０の特性に
対するサイドゲートＪＦＥＴ２０の影響が抑えられ、基
本特性と同様の測定系ＪＦＥＴの電圧−電流特性が得ら
れた。この特性は、サイドゲートＦＥＴ２０の接合ゲー
トから半絶縁性基板１に注入された正孔が、ｎ+ガード
リング８から電源ラインに吸収されるので、測定系ＪＦ
ＥＴ１０に迄達しないことにより得られるものと考えら
れる。
【００２４】図４は、サイドゲートＪＦＥＴ２０のバイ
アス条件としてソース及びドレイン領域を０Ｖに維持
し、ガードリング８に−３Ｖの電位を与えた場合の測定
系ＪＦＥＴの電圧−電流特性を示している。得られた特
性は、隣接するＪＦＥＴが存在しない場合の基本特性と
何等変らず、従って、測定系ＪＦＥＴ１０を囲み、−３
Ｖに維持されるガードリング８を設けた場合にも、測定
系ＪＦＥＴ１０の特性がもとの基本特性を保つことが理
解できる。このように、ガードリング８は、当該ＪＦＥ
Ｔのドレイン電流に悪影響を及ぼすことなく、隣接する
ＪＦＥＴからのサイドゲート効果を抑制する作用があ
る。
アス条件としてソース及びドレイン領域を０Ｖに維持
し、ガードリング８に−３Ｖの電位を与えた場合の測定
系ＪＦＥＴの電圧−電流特性を示している。得られた特
性は、隣接するＪＦＥＴが存在しない場合の基本特性と
何等変らず、従って、測定系ＪＦＥＴ１０を囲み、−３
Ｖに維持されるガードリング８を設けた場合にも、測定
系ＪＦＥＴ１０の特性がもとの基本特性を保つことが理
解できる。このように、ガードリング８は、当該ＪＦＥ
Ｔのドレイン電流に悪影響を及ぼすことなく、隣接する
ＪＦＥＴからのサイドゲート効果を抑制する作用があ
る。
【００２５】上記実施例の構成は本発明の理解を容易に
するために記述されたものであり、本発明の構成を上記
実施例の構成にのみ限定することを意図するものではな
い。
するために記述されたものであり、本発明の構成を上記
実施例の構成にのみ限定することを意図するものではな
い。
【００２６】例えば、本発明の化合物半導体集積回路
は、必ずしもＧａＡｓ半導体から成るＪＦＥＴに限るも
のではなく、種々の半導体材料により形成できる。な
お、ＪＦＥＴがない場合の集積回路では上記現象は起こ
らないと考えられる。化合物半導体基板に作成されるＪ
ＦＥＴの場合に、そのＪＦＥＴをガードリングで囲うこ
とによりサイドゲート効果を抑制することができる。
は、必ずしもＧａＡｓ半導体から成るＪＦＥＴに限るも
のではなく、種々の半導体材料により形成できる。な
お、ＪＦＥＴがない場合の集積回路では上記現象は起こ
らないと考えられる。化合物半導体基板に作成されるＪ
ＦＥＴの場合に、そのＪＦＥＴをガードリングで囲うこ
とによりサイドゲート効果を抑制することができる。
【００２７】また、本発明の化合物半導体集積回路は、
必ずしもアナログ集積回路回路に限られず、ディジタル
集積回路に適用することも出来る。
必ずしもアナログ集積回路回路に限られず、ディジタル
集積回路に適用することも出来る。
【００２８】
【発明の効果】以上説明したように、本発明の化合物半
導体集積回路によると、ＪＦＥＴ相互間の半絶縁性領域
内に、所定の電位に維持される不純物領域を形成する構
成により、一方のＪＦＥＴのバイアス条件により生ずる
他方のＪＦＥＴへの影響を低減することが出来るので、
信頼性が高い化合物半導体集積回路を提供できたという
顕著な効果を奏する。
導体集積回路によると、ＪＦＥＴ相互間の半絶縁性領域
内に、所定の電位に維持される不純物領域を形成する構
成により、一方のＪＦＥＴのバイアス条件により生ずる
他方のＪＦＥＴへの影響を低減することが出来るので、
信頼性が高い化合物半導体集積回路を提供できたという
顕著な効果を奏する。
【図１】本発明の一実施例の化合物半導体集積回路の断
面図。
面図。
【図２】図１の実施例の化合物半導体集積回路の一部平
面図。
面図。
【図３】図１の実施例の化合物半導体集積回路の測定系
ＪＦＥＴの電圧−電流特性を示すグラフ。
ＪＦＥＴの電圧−電流特性を示すグラフ。
【図４】図１の実施例の化合物半導体集積回路における
ガードリングにバイアスした場合のＪＦＥＴの電圧−電
流特性を示すグラフ。
ガードリングにバイアスした場合のＪＦＥＴの電圧−電
流特性を示すグラフ。
【図５】従来の化合物半導体集積回路の断面図。
【図６】従来の化合物半導体集積回路におけるサイドゲ
ートＦＥＴのバイアス条件によるＪＦＥＴの電圧−電流
特性の変化を示すグラフ。
ートＦＥＴのバイアス条件によるＪＦＥＴの電圧−電流
特性の変化を示すグラフ。
１ 半絶縁性基板 ２ ソース ３ ドレイン ４ ｐ型領域 ５ ｎ型チャネル ６ コンタクト層 ７ 金属電極 ８ ガードリング １０ 測定系ＪＦＥＴ ２０ サイドゲートＪＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｅ
Claims (4)
- 【請求項１】 半絶縁性領域内に夫々形成された複数の
接合型電界効果トランジスタを備える化合物半導体集積
回路において、 前記各接合型トランジスタ相互間の前記半絶縁性領域
に、所定の電位に維持された不純物領域が形成されるこ
とを特徴とする化合物半導体集積回路。 - 【請求項２】 前記接合型電界効果トランジスタがｎチ
ャネル型であり、前記不純物領域がｎ型領域である、請
求項１に記載の化合物半導体集積回路。 - 【請求項３】 前記所定の電位が負電位である、請求項
２に記載の化合物半導体集積回路。 - 【請求項４】 前記半導体集積回路がアナログ集積回路
として構成される、請求項１から３のうちのいずれか１
項に記載の化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219095A JPH0758126A (ja) | 1993-08-11 | 1993-08-11 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219095A JPH0758126A (ja) | 1993-08-11 | 1993-08-11 | 化合物半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758126A true JPH0758126A (ja) | 1995-03-03 |
Family
ID=16730185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219095A Pending JPH0758126A (ja) | 1993-08-11 | 1993-08-11 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758126A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013201242A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 窒化物半導体素子 |
-
1993
- 1993-08-11 JP JP5219095A patent/JPH0758126A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013201242A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 窒化物半導体素子 |
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