JPH10135491A - ダイオードの製造方法および保護ダイオードを備えた電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ダイオードのｐｎ接合における接合容量の増
大を伴わずにその製造工程を簡素化する。 【解決手段】 半絶縁性のＧａＡｓ基板１１の主表面に
ｎ型不純物領域１２ａ，１２ｂを形成後、ｎ型不純物領
域１２ａおよび１２ｂの間の領域にｐ型不純物領域１３
を形成し、ラテラル型のｎｐｎ型ダイオードを形成す
る。ｐ型不純物領域１３を形成した領域には元々ｎ型不
純物領域が存在せず、また、ｐ型不純物領域１３とｎ型
不純物領域１２ａ，１２ｂとのオーバーラップ量はステ
ッパの高精度化によって十分小さくできるので、ｐ型不
純物領域１３の下側のｎ型不純物濃度は無視できる程度
に小さい。このため、ｐ型不純物領域１３をｎ型不純物
領域１２ａ，１２ｂよりも浅く形成したとしても、ｐｎ
接合の深さ方向の接合容量を小さく保つことは十分可能
であり、製造工程を簡素化できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体基板の主表面
に横方向に形成されるラテラル型のダイオードの製造方
法およびそのような保護ダイオードを備えた電界効果ト
ランジスタの製造方法に関する。

【０００２】

【従来の技術】従来、この種のラテラル型のダイオード
は、次のようにして製造されていた。すなわち、まず図
７（ａ）に示したように、半絶縁性のＧａＡｓ（ガリウ
ム・砒素）基板１０１の主表面に選択的に所定の深さの
ｎ型不純物領域１０２を形成する。次に、同図（ｂ）に
示したように、ｎ型不純物領域１０２の中央領域に、こ
のｎ型不純物領域１０２を２つのｎ型不純物領域１０２
ａ，１０２ｂへと分断するようにしてｐ型不純物領域１
０３を形成する。これによりｐ型不純物領域１０３の両
側にはｐｎ接合が形成され、ｎｐｎ型のラテラル型ダイ
オードが製造される。

【０００３】このとき、後から形成したｐ型不純物領域
１０３の下部にｎ型不純物領域１０２が残存していると
ｐｎ接合における接合容量が増大することとなるので、
これを避けるために、ｐ型不純物領域１０３ａの形成深
さをｎ型不純物領域１０２よりも十分深くする必要があ
る。このような方法は、ｎ型不純物領域１０２を貫通し
てｐ型不純物領域１０３を形成するようにしていること
から、通常、貫通型と呼ばれている。

【０００４】

【発明が解決しようとする課題】このように、従来、ラ
テラル型ダイオードの製造においては、ｎ型不純物領域
１０２ａ，１０２ｂに比べてｐ型不純物領域１０３の深
さを十分深くする必要があった。このため、例えばｐ型
不純物領域１０３の形成を拡散法で行う場合には長時間
の拡散が必要となってプロセス時間が長くなり、また、
ｐ型不純物領域１０３の形成をイオン注入法により行う
場合には高エネルギーのイオン注入が必要となってプロ
セス条件に制約が生ずる等、製造工程の簡素化が困難で
あった。

【０００５】この問題を解決するため、図８に示したよ
うに、ｎ型不純物領域の中央部（ｐ型不純物領域を形成
する部分）のＧａＡｓ基板１０１の主表面に予め凹部１
０４を形成し、この凹部１０４を含む領域にｐ型不純物
領域１０５を形成する方法がある。この方法では、凹部
１０４の深さの分だけｐ型不純物領域１０５自体の深さ
を浅く形成しても、ｐ型不純物領域１０５がｎ型不純物
領域１０２を貫通してｎ型不純物領域１０２の最深部に
まで到達できるようになるので、拡散時間の短縮化やイ
オン注入エネルギーの低減が可能となるが、その一方、
凹部１０４の形成という新たな工程が必要となり、製造
工程の簡素化という課題は解決できなかった。

【０００６】本発明はかかる問題点を解決するためにな
されたもので、その目的は、ｐｎ接合における接合容量
の増大を伴わずに製造工程を簡素化することができるダ
イオードの製造方法および保護ダイオードを備えた電界
効果トランジスタの製造方法を提供することにある。

【０００７】

【課題を解決するための手段】請求項１記載のダイオー
ドの製造方法は、半絶縁性基板の主表面に、相互に離間
した２つの第１導電型不純物領域を形成する工程と、２
つの第１導電型不純物領域によって挟まれた領域の主表
面に第２導電型不純物領域を形成し、第１導電型不純物
領域と第２導電型不純物領域の接合部を形成する工程と
を含むものである。

【０００８】このダイオードの製造方法では、第２導電
型不純物領域を形成する領域には第１導電型不純物領域
が形成されていないので、第２導電型不純物領域を浅く
形成したとしても、この第２導電型不純物領域の下側に
第１導電型不純物領域が残存することはほとんどなく、
両導電型領域の接合（ｐｎ接合）の深さ方向の接合容量
を小さくすることができる。また、フォトリソグラフィ
工程工程におけるマスク合わせを十分精度よく行うこと
ができれば、第１導電型不純物領域と第２導電型不純物
領域とのオーバーラップ量を十分小さくすることがで
き、第１導電型不純物領域より第２導電型不純物領域を
浅くしたとしてもｐｎ接合の深さ方向の接合容量を十分
小さくすることができる。

【０００９】請求項２記載のダイオードの製造方法で
は、請求項１記載のダイオードの製造方法において、第
２導電型不純物領域の形成工程の前に、さらに、第２導
電型不純物領域の形成領域の主表面に凹部を形成する工
程を含むように構成したものである。

【００１０】このダイオードの製造方法では、第２導電
型不純物領域を形成すべき領域の主表面に予め凹部を形
成しておき、この凹部から第２導電型不純物を導入して
第２導電型不純物領域を形成するようにしたので、第２
導電型不純物の導入に要する拡散時間やイオン注入エネ
ルギーを増大させなくとも、第１導電型不純物領域より
深い位置まで第２導電型不純物領域を形成することがで
き、ｐｎ接合の深さ方向の接合容量を極めて小さくする
ことができる。

【００１１】請求項３記載の保護ダイオードを備えた電
界効果トランジスタの製造方法は、半絶縁性基板の主表
面に電界効果トランジスタのソース領域とゲート電極と
を形成する工程と、ソース領域とゲート電極との間の半
絶縁性基板の主表面に相互に離間した２つの第１導電型
不純物領域を形成する工程と、２つの第１導電型不純物
領域によって挟まれた領域の主表面に第２導電型不純物
領域を形成し、第１導電型不純物領域と第２導電型不純
物領域の接合部を形成する工程と、２つの第１導電型不
純物領域をそれぞれ前記ソース領域およびゲート電極に
接続する工程とを含むように構成したものである。

【００１２】請求項４記載の保護ダイオードを備えた電
界効果トランジスタの製造方法は、第２導電型不純物領
域の形成工程の前に、さらに、第２導電型不純物領域の
形成領域の主表面に凹部を形成する工程を含むように構
成したものである。

【００１３】請求項３または請求項４記載の保護ダイオ
ードを備えた電界効果トランジスタの製造方法では、保
護ダイオードのｐｎ接合の深さ方向の接合容量の低減が
簡単な工程によって実現される。この結果、電界効果ト
ランジスタの高周波特性（カットオフ周波数特性等）の
低下を招くことなく、電界効果トランジスタ全体の製造
工程の簡素化が可能となる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１５】図１は本発明の一実施の形態に係るダイオ
ードの製造方法における主要工程を表すものである。本
実施の形態では、まず図１（ａ）に示したように、半絶
縁性のＧａＡｓ基板１１の主表面にｎ型不純物を選択的
に導入し、相互に離間した領域に所定の深さの２つのｎ
型不純物領域１２ａ，１２ｂを形成する。ｎ型不純物領
域１２ａと１２ｂとの間隔は、後工程で形成されるｐ型
不純物領域の幅よりも僅かに小さくする。このとき、ｎ
型不純物領域１２ａ，１２ｂの形成領域の画定にはフォ
トリソグラフィ技術を用い、また、導入するｎ型不純物
としては例えばシリコン（Ｓｉ）を用いる。この不純物
導入は、ドーズ量を例えば１〜３×１０¹³／ｃｍ² と
し、打ち込みエネルギーを例えば１００〜２００ｋｅＶ
とするイオン注入法により行う。但し、これらの条件
は、形成しようとするダイオードのｐｎ接合のブレーク
ダウン電圧に応じて変更可能である。また、不純物導入
は、通常の熱拡散法を用いて行うようにしてもよい。

【００１６】次に、同図（ｂ）に示したように、ｎ型不
純物領域１２ａおよび１２ｂの間の領域に例えば亜鉛
（Ｚｎ）等のｐ型不純物をイオン注入法により選択的に
導入し、ｐ型不純物領域１３を形成する。イオン注入後
は、結晶格子欠陥の修復等のためのアニール（熱処理）
を行う。なお、イオン注入条件は、形成しようとするダ
イオードのｐｎ接合のブレークダウン電圧に応じて変更
可能である。また、不純物導入は、亜鉛を熱拡散させて
行うようにしてもよい。

【００１７】こうして、ｐ型不純物領域１３とｎ型不純
物領域１２ａ，１２ｂとの間に、それぞれｐｎ接合が形
成され、ｎｐｎ型のラテラル型ダイオードが完成する。

【００１８】ここで、ｐｎ接合の接合容量を低減させる
ためには、ｐ型不純物領域１３の下部にｎ型不純物領域
ができるだけ残存しないようにすること、すなわち、ｐ
型不純物領域１３をｎ型不純物領域１２ａ，１２ｂより
も深く形成するのが望ましい。ところが、ｐ型不純物領
域１３とｎ型不純物領域１２ａ，１２ｂとのオーバーラ
ップ部を除き、ｐ型不純物領域１３の下側にはｎ型不純
物領域は元々存在していない。また、フォトリソグラフ
ィ工程で使用する露光装置（ステッパ）の露光精度（マ
スク合わせ精度）の近年における精度向上を考慮する
と、ｐ型不純物領域１３とｎ型不純物領域１２ａ，１２
ｂとの各オーバーラップ量ｄを十分小さくすることがで
きる。したがって、図２に示したように、ｐ型不純物領
域１３をｎ型不純物領域１２ａ，１２ｂよりも浅く形成
したとしても、ｐｎ接合の接合容量を小さく保つことは
十分可能であり、必ずしもｎ型不純物領域１２ａ，１２
ｂに比べてｐ型不純物領域１３を深く形成する必要はな
い。このため、ｐ型不純物領域１３の形成をイオン注入
法により行う場合には注入エネルギーを高くする必要が
なくなり、また、ｐ型不純物領域１３の形成を拡散法で
行う場合には拡散に要する時間を短縮できる。すなわ
ち、製造工程の簡素化が可能となる。

【００１９】なお、ｐｎ接合の接合容量の増大を抑える
には、図２のオーバーラップ量ｄは、ｎ型不純物領域１
２ａ，１２ｂの深さ程度以下、より具体的には０．５μ
ｍ以下とするのが望ましい。また、ｐ型不純物領域１３
のキャリア濃度は、図３に示したように、ｎ型不純物領
域１２ａ，１２ｂのキャリア濃度分布のピーク値Ｎ_pに
対して１桁以上高くすることが望ましい。なお、図３は
ｎ型不純物領域１２ａ，１２ｂにおける深さ方向のキャ
リア濃度分布を表すものである。

【００２０】次に、本発明の他の実施の形態を説明す
る。

【００２１】図４は本発明の他の実施の形態に係るダイ
オードの製造方法における主要工程を表すものである。
この図で、上記実施の形態（図１）と同一要素には同一
符号を付すものとする。本実施の形態では、まず図４
（ａ）に示したように、上記実施の形態の場合と同様の
条件によって、半絶縁性のＧａＡｓ基板１１の主表面の
相互に離間した領域に２つのｎ型不純物領域１２ａ，１
２ｂを形成する。次に、フォトリソグラフィ技術により
形成したレジストをマスクとして、ｎ型不純物領域１２
ａと１２ｂとの間の領域を選択的にエッチングし、所定
の深さの凹部１４を形成する。

【００２２】次に、凹部１４のエッチングに使用したマ
スクを用いて、凹部１４の内面からｐ型不純物である亜
鉛を拡散させ、ｐ型不純物領域１５を形成する。このと
き、凹部１４の底面はｎ型不純物領域１２ａ，１２ｂの
表面よりも低い位置にあることから、拡散時間が比較的
短くても、形成されるｐ型不純物領域１５の底部位置は
ｎ型不純物領域１２ａ，１２ｂの底部位置よりも深くな
る。すなわち、凹部１４の深さとｐ型不純物の深さ方向
の拡散距離との和がｎ型不純物領域１２ａ，１２ｂの深
さより大きくなるように制御を行えば、たとえｐ型不純
物領域１５自体の深さが浅くとも、ｐ型不純物領域１５
はｎ型不純物領域１２ａ，１２ｂを略完全に貫通するこ
とができる。

【００２３】ここで、凹部１４の深さは、従来例（図
８）に示した凹部１０４に比べて浅く形成することがで
きる。これは、次のような理由による。

【００２４】すなわち、図８では、ｎ型不純物領域が２
つに分離されていないため、ｐ型不純物領域１０５の下
部にｎ型不純物領域１０２ａ，１０２ａを残存させない
ようにするためには、凹部１０４の深さをｎ型不純物領
域１０２よりも深く、あるいは、少なくともｎ型不純物
領域１０２の深さ方向のキャリア濃度分布のピーク位置
ｐ（図３）よりも深く形成する必要がある。

【００２５】これに対し、本実施の形態では、ｎ型不純
物領域１２ａおよび１２ｂの間の領域には元々ｐ型不純
物領域が存在せず、また、上記したようにｎ型不純物領
域１２ａ，１２ｂとｐ型不純物領域１５とのオーバーラ
ップ量を十分小さくできることを考慮すれば、ｐ型不純
物領域１５の形成後においてもその下側にはｎ型不純物
は殆ど残存しない。このため、予め形成する凹部１４の
深さが従来より浅くても、ｐｎ接合における深さ方向の
接合容量は十分小さくなる。また、ｎ型不純物領域１２
ａ，１２ｂとｐ型不純物領域１５とのオーバーラップ部
分では、ｐ型不純物領域１５の下側にｎ型不純物領域が
残存するが、この残存領域がｎ型不純物領域１２ａ，１
２ｂのキャリア濃度分布のピーク位置ｐより深い領域部
分であれば、その部分のキャリア濃度は小さくなる。こ
のため、この部分でのｐｎ接合の深さ方向の空乏層は大
きくなって、深さ方向の接合容量は横方向のｐｎ接合の
容量に比べて十分小さくなり、実用上無視することがで
きる。

【００２６】このように、本実施の形態では、ｎ型不純
物領域１２ａ，１２ｂ間に予め凹部１４を形成する場合
に、この凹部１４の深さを従来よりも浅くすることがで
きるので、その形成がより容易となる。したがって、従
来の凹部形成による方法に比べて製造工程の簡素化が可
能となる。

【００２７】なお、本実施の形態のように半絶縁性基板
としてＧａＡｓ基板を用いる場合には、ｎ型不純物領域
１２ａ，１２ｂの不純物濃度よりもｐ型不純物領域１５
の不純物濃度を高くする方が容易であるため、ｎｐｎ型
ダイオードとしては、ｐ型キャリア濃度がｎ型キャリア
濃度より高くなるように形成し、ブレークダウン電圧が
ｎ型不純物領域１２ａ，１２ｂのキャリア濃度によって
定まるように設定するのが望ましい。

【００２８】次に、以上説明したダイオードの製造方法
を電界効果トランジスタの保護ダイオードの製造に適用
した例を説明する。

【００２９】図５は電界効果トランジスタの１つである
ＧａＡｓＭＥＳＦＥＴ（Metal Semiconductor FET)の平
面構造を表すものである。このＭＥＳＦＥＴは、ソース
電極とドレイン電極との間のチャネル領域上に２つのゲ
ート電極を配置したいわゆるデュアルゲート型のＧａＡ
ｓＭＥＳＦＥＴであり、例えば利得制御機能付加ＦＥＴ
や変換利得の得られるミクサ用素子等として用いられる
ものである。

【００３０】図５に示したように、このＭＥＳＦＥＴ
は、半絶縁性のＧａＡｓ基板１１と、このＧａＡｓ基板
１１上に選択的に形成されたチャネル領域２２と、チャ
ネル領域２２上からＧａＡｓ基板１１上にかけての所定
の領域に選択的に形成されたオーム性電極であるソース
電極２３およびドレイン電極２４と、ソース電極２３と
ドレイン電極２４との間のチャネル領域２２上に形成さ
れたショットキー接合からなる２つのゲート電極２５
ａ，２６ａとを含んで構成されている。

【００３１】ゲート電極２５ａ，２６ａは、それぞれ対
応するようにして、ＧａＡｓ基板１１上に形成されたゲ
ートパッド２５ｂ，２６ｂに接続され、ソース電極２３
は、ＧａＡｓ基板１１上に延びるソース配線２７に接続
されている。ソース配線２７とゲートパッド２５ｂ，２
６ｂとの間のＧａＡｓ基板１１には、図６に示した断面
構造の保護ダイオード２８，２９がそれぞれ形成されて
いる。ソース電極２３とドレイン電極２４との間のチャ
ネル領域２２上には絶縁膜（図示せず）が形成され、さ
らにこれらの全体を覆うようにしてパッシベーション膜
（図示せず）が形成されている。

【００３２】保護ダイオード２８，２９は、図６に示し
たように、ラテラル型のｎｐｎ型ダイオードであり、図
１で説明した製造工程によって形成されたものである。
この保護ダイオードのｎ型不純物領域１２ａ，１２ｂ上
には、ＡｕＧｅ／Ｎｉ等からなるオーミック電極１７
ａ，１７ｂが形成されており、このうちオーミック電極
１７ａは図５におけるソース配線２７と接続され、オー
ミック電極１７ｂは図５におけるゲートパッド２５ｂま
たは２６ｂに接続されている。

【００３３】次に、このような構成のＭＥＳＦＥＴの作
用を説明する。

【００３４】このＭＥＳＦＥＴでは、ゲート電極２５
ａ，２６ａに印加した電圧によりゲート電極２５ａ，２
６ａの下部のチャネル領域２２に生ずる空乏層の厚みを
変化させ、これによりチャネル領域２２の実質的な厚み
を変化させてソース電極２３とドレイン電極２４との間
の抵抗を変化させ、ドレイン電流を制御することができ
るようになっている。より具体的には、ゲート電極２５
ａ，２６ａに正の電圧を印加すると、その下の空乏層は
縮んでドレイン電流は増加し、逆に負の電圧を印加する
と、その下の空乏層が伸びてドレイン電流は減少するよ
うに作用する。または、ゲート電極２５ａ，２６ａとソ
ース電極２３との間（実際はゲートパッド２５ｂ，２６
ｂとソース配線２７との間）には、それぞれ保護ダイオ
ード２８，２９が設けられているため、サージ電圧等か
らＭＥＳＦＥＴを保護することができる。

【００３５】このＭＥＳＦＥＴは次のようにして形成す
る。まず、ＧａＡｓ基板１１の主表面に、ｎ型不純物を
選択的に導入してチャネル領域２２を形成する。次に、
全面に導電膜を形成したのち、これを選択的にエッチン
グ除去して、ソース電極２３、ソース配線２７およびド
レイン電極２４を形成する。次に、全面に導電膜を形成
し、これを選択的にエッチング除去することで、ゲート
電極２５ａ，２６ａおよびゲートパッド２５ｂ，２６ｂ
を形成する。なお、ゲートパッド２５ｂとゲート電極２
５ａとをつなぐゲート配線とソース配線２７との間は絶
縁膜で絶縁する。さらに、図１で説明した工程により、
ソース配線２７とゲートパッド２５ｂ，２６ｂとの間の
ＧａＡｓ基板１１に保護ダイオード２８，２９を形成す
る。その後、保護ダイオード２８，２９のオーミック電
極１７ａ，１７ｂをそれぞれソース配線２７およびゲー
トパッド２５ｂ，２６ｂに接続する。その後、全面にパ
ッシベーション膜（図示せず）を形成し、ＭＥＳＦＥＴ
の製造を完了する。

【００３６】以上の工程のうち、保護ダイオード２８，
２９の形成工程は、図１で説明したように、従来の方法
に比べて簡素化できる。すなわち、保護ダイオードのｐ
ｎ接合の深さ方向の接合容量の低減を簡単な工程によっ
て実現することができる。この結果、電界効果トランジ
スタの高周波特性（カットオフ周波数特性等）の低下を
招くことなく電界効果トランジスタの製造工程を簡素化
でき、性能維持と製造コスト低減とを同時に実現でき
る。

【００３７】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明はこれらの実施の形態に限定さ
れるものではなく、その均等の範囲で種々変形可能であ
る。例えば、上記実施の形態では、電界効果トランジス
タとしてＧａＡｓＭＥＳＦＥＴに保護ダイオードを内蔵
させる場合を説明したが、そのほか、Ｊ−ＦＥＴ（接合
型ＦＥＴ）やＭＯＳＦＥＴ(Metal Oxide Semiconductor
FET) に保護ダイオードを内蔵させる場合にも適用する
ことができる。

【００３８】

【発明の効果】以上説明したように、請求項１または請
求項２記載のダイオードの製造方法によれば、半絶縁性
基板の主表面に相互に離間した２つの第１導電型不純物
領域を形成すると共に、これらの２つの第１導電型不純
物領域によって挟まれた領域に第２導電型不純物領域を
形成するようにしたので、第２導電型不純物領域を形成
する領域には元々第１導電型不純物領域が存在しないこ
ととなる。このため、第２導電型不純物領域を従来より
も浅く形成したとしても、第１導電型不純物領域と第２
導電型不純物領域とのオーバーラップ部を除けば第２導
電型不純物領域の下側に第１導電型不純物領域が残存す
ることはなく、両導電型領域の接合（ｐｎ接合）の深さ
方向の接合容量を小さくすることができる。また、フォ
トリソグラフィ工程工程におけるマスク合わせ精度を向
上させて第１導電型不純物領域と第２導電型不純物領域
とのオーバーラップ量を十分小さくできれば、第１導電
型不純物領域より第２導電型不純物領域を浅くしたとし
てもｐｎ接合の深さ方向の接合容量を十分小さくするこ
とができる。すなわち、保護ダイオードの接合容量を小
さく抑えつつ、第２導電型不純物領域を浅く形成できる
こととなり、第２導電型不純物の導入に要する拡散時間
やイオン注入エネルギーを増大させる必要がない。この
ため、製造工程の簡素化、ひいては製造コストの低減が
可能になるという効果がある。

【００３９】特に、請求項２記載のダイオードの製造方
法によれば、第２導電型不純物領域を形成すべき領域の
主表面に予め凹部を形成しておき、この凹部から第２導
電型不純物を導入して第２導電型不純物領域を形成する
ようにしたので、第２導電型不純物の導入に要する拡散
時間やイオン注入エネルギーを増大させずに、第１導電
型不純物領域より深い位置まで第２導電型不純物領域を
形成することができ、ｐｎ接合の深さ方向の接合容量を
極めて小さくすることができる。すなわち、従来の凹部
形成を伴う方法に比べ、第２導電型不純物領域の下側に
存在する第１導電型不純物量を極めて少なくすることが
でき、保護ダイオードの深さ方向の接合容量をより小さ
くできるという効果がある。

【００４０】また、請求項３または請求項４記載の保護
ダイオードを備えた電界効果トランジスタの製造方法に
よれば、請求項１または請求項２に記載のダイオードの
製造方法を電界効果トランジスタの保護ダイオードに適
用したので、この保護ダイオードのｐｎ接合の深さ方向
の接合容量の低減が簡単な工程によって実現される。こ
の結果、電界効果トランジスタの高周波特性（カットオ
フ周波数特性等）の低下を招くことなく、電界効果トラ
ンジスタ全体の製造工程の簡素化が可能となるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るダイオードの製造
方法の主要工程を表す素子断面図である。

【図２】図１に示したダイオードの製造方法の変形例を
説明するための素子平面図である。

【図３】ｎ型不純物領域の深さ方向のキャリア濃度分布
を表す図である。

【図４】本発明の他の実施の形態に係るダイオードの製
造方法の主要工程を表す素子断面図である。

【図５】本発明の一実施の形態に係る保護ダイオードを
備えた電界効果トランジスタの製造方法を説明するため
の平面図である。

【図６】図５における保護ダイオードの構造を表す断面
図である。

【図７】従来のダイオードの製造方法の主要工程を表す
断面図である。

【図８】図７に示したダイオードの製造方法の変形例を
説明するための素子平面図である。

【符号の説明】

１１…ＧａＡｓ基板、１２ａ，１２ｂ…ｎ型不純物領
域、１３…ｐ型不純物領域、１４…凹部、１５…ｐ型不
純物領域、１７ａ，１７ｂ…オーミック電極、２２…チ
ャネル領域、２３…ソース電極、２４…ドレイン電極、
２５ａ，２６ａ…ゲート電極、２５ｂ，２６ｂ…ゲート
パッド、２７…ソース配線、２８，２９…保護ダイオー
ド

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半絶縁性基板の主表面に、相互に離間し
   た２つの第１導電型不純物領域を形成する工程と、 前記２つの第１導電型不純物領域によって挟まれた領域
   の主表面に第２導電型不純物領域を形成し、第１導電型
   不純物領域と第２導電型不純物領域の接合部を形成する
   工程とを含むことを特徴とするダイオードの製造方法。
2. 【請求項２】 前記第２導電型不純物領域の形成工程の
   前に、さらに、 第２導電型不純物領域の形成領域の主表面に凹部を形成
   する工程を含むことを特徴とする請求項１記載のダイオ
   ードの製造方法。
3. 【請求項３】 半絶縁性基板の主表面に、電界効果トラ
   ンジスタのソース領域とゲート電極とを形成する工程
   と、 前記ソース領域とゲート電極との間の半絶縁性基板の主
   表面に、相互に離間した２つの第１導電型不純物領域を
   形成する工程と、 前記２つの第１導電型不純物領域によって挟まれた領域
   の主表面に第２導電型不純物領域を形成し、第１導電型
   不純物領域と第２導電型不純物領域の接合部を形成する
   工程と、 前記２つの第１導電型不純物領域をそれぞれ前記ソース
   領域およびゲート電極に接続する工程とを含むことを特
   徴とする保護ダイオードを備えた電界効果トランジスタ
   の製造方法。
4. 【請求項４】 前記第２導電型不純物領域の形成工程の
   前に、さらに、 第２導電型不純物領域の形成領域の主表面に凹部を形成
   する工程を含むことを特徴とする請求項３記載の保護ダ
   イオードを備えた電界効果トランジスタの製造方法。