JPS63160280A

JPS63160280A - 砒化ガリウム半導体デバイス

Info

Publication number: JPS63160280A
Application number: JP30640486A
Authority: JP
Inventors: Sumihisa Kudo; 工藤　純久
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-12-24
Filing date: 1986-12-24
Publication date: 1988-07-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は砒化ガリウム半導体デバイス、特に、電界効果
トランジスタにおける短チヤネル効果を防止した構造の
砒化ガリウム半導体デバイスに関する。

Ｃ従来の技術〕低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ　−ＭＥＳ　−ＦＥＴと略す。）が広く知ら
れている。また、このＧａＡｓ　−ＭＥＳ−ＦＥＴの一
つとして、ショットキ障壁ゲート形電界効果トランジス
タ（ＳＢＧ・ＦＥＴと略す。）が知られている。５ＢＧ
−ＦＥＴはｎ導電型の能動領域主面に設けられたオーミ
ック接触構造のソース・ドレイン電極と、その中間に一
つあるいは二つ設けられたショットキ接合構造のゲート
電極とからなり、シングルゲート構造あるいはデュアル
ゲート構造を構成している。

ＧａＡｓ　−ＭＥＳ−ＦＥＴを含む砒化ガリウム半導体
デバイスについては、たとえば、日経マグロウヒル社発
行［日経エレクトロニクスＪ　１９８３年１２月１９日
号、Ｐ１２９〜ＰＩ　４２に記載されている。

この文献には、ゲート長を短くすると、ゲート閾値Ｖｔ
ｈが低下する現象、すなわち、短チヤネル効果が現れる
旨記載されている。同文献には、「短チヤネル効果が顕
著になれば、ゲート長のわずかなバラツキも■、が大き
く変化する。この結果、ＬＳＩ上のすべてのトランジス
タを動作させることが困難になる。」旨記載されている
。また、以下には、短チヤネル効果を抑える技術がいく
つか記載されている。

〔発明が解決しようとする問題点〕

ＧａＡｓ−ＭＥＳ−ＦＥＴにおいて、ゲート長をサブミ
クロンとしていくと、前述のように短チヤネル効果が現
れ、ドレインコンダクタンスが増大する。

ＧａＡｓ−ＭＥＳ−ＦＥＴの一般的を構造は、第９図に
示されるように、ＧａＡｓからなる半絶縁性基板１の主
面に、それぞれｎ十形からなるソース領域２とドレイン
領域３が設けられるとともに、これらソース領域２およ
びドレイン領域３間にｎ形のチャネル領域４が設けられ
た構造となっている。また、前記ソース領域２上にはソ
ース電極５が、前記ドレイン領域３上にはドレイン電極
６が、前記チャネル領域４上にはゲート電極７がそれぞ
れ設けられている。

しかし、このような構造では、以下の理由から短チヤネ
ル効果が発生することが、本発明者によってあきらかに
された。

すなわち、前記構造のＧａＡｓ−ＭＥＳ−ＦＥＴにあっ
ては、ソース領域２とドレイン領域３は、同一の深さに
設けられているため、ソース領域２とドレイン領域３と
の対面する面積が広く。これが、ゲート直下の電位ポテ
ンシャルを高め、結果としてソース領域２とドレイン領
域３間に、矢印で示されるように洩れ電流８が流れてし
まい、ドレインコンダクタンスが増大してしまう。

本発明の目的は、ＭＥＳ　−ＦＥＴにおける短チヤネル
効果の低減が達成できる砒化ガリウム半導体デバイスを
提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明のＧａＡｓ　−ＭＥＳ−ＦＥＴにあっ
ては、ドレイン領域の底をソース領域の底よりも大幅に
浅くし、ソース領域に対面するドレイン領域の対応面積
を極端に少なくした構造となっている。

〔作用〕

上記した手段によれば、本発明のＧａＡＳ　’ＭＥＳ　
−ＦＥＴにあっては、ドレイン領域の底は、ソース領域
の底よりも大幅に浅くなっていることから、ソース領域
に対面するドレイン領域の対応面積が少ないため、ゲー
ト直下の電位ポテンシャルが緩和され、ソース領域とド
レイン領域間に洩れ電流が流れ難くなり、ドレインコン
ダクタンスが小さくなる。

〔実施例〕

第１図は本発明の一実施例による０、ａＡｓ−ＭＥＳ　
−ＦＥＴの要部を示す断面図、第２図〜第７図は本発明
の一実施例によるＧａＡｓ−ＭＥＳ・ＦＥＴの製造方法
を示す断面図であって、第２図は主面に部分的にｎ影領
域を形成した状態のウェハを示す断面図、第３図はソー
ス領域が形成されたウェハの断面図、第４図はドレイン
領域が形成されたウェハの断面図、第５図はソース電極
およびドレイン電極が形成されたウェハの断面図、第６
図はゲート電極が形成されたウェハの断面図、第７図は
パンシベーション膜が形成されたウェハの断面図である
。

この実施例ではＧａＡｓショットキ障壁ゲート形電界効
果トランジスタ（ＧａＡｓ−ＭＥＳ−ＦＥＴ）の製造技
術に本発明を通用した例を示す。

ＧａＡｓ−ＭＥＳＦＥＴチップ（以下、単にチップ９と
称す。）は、第２図〜第７図に示される方法によって製
造され、第１図に示されるような構造となる。

以下、第２図〜第７図を参照しながら、チップ９の製造
方法について説明することによって、チップ９の構造に
ついて説明する。

チップ９の製造にあっては、最初に第２図に示されるよ
うな化合物半導体薄板（ウェハ）１０が用意される。こ
のウェハ１０はＧａＡＳからなる半絶縁性基板１からな
っている。この半絶縁性基板１の主面には、常用のホト
リソグラフィによって部分的に絶縁膜１１が設けられる
とともに、Ｓｉが打ち込まれ、ｎＪｆｈＪ域１２が設け
られる。このイオン打ち込みは、たとえば、５０ｋｅｖ
のエネルギーで行われ、不純物の打ち込み濃度は、５Ｘ
Ｉ　Ｑ”ｃｍ−３程度となる。また、ｎ影領域１２の深
さは０．２μｍ程度となる。

つぎに、前記絶縁１１１１１１が除去されるとともに、
第３図に示されるように、再びウェハ１０の主面には、
常用のホトリソグラフィによって部分的に絶縁膜１３が
設けられ、かつＳｉが高濃度で打ち込まれる。このイオ
ン打ち込みは、たとえば、１５０ｋｅｖのエネルギーで
行われ、不純物の打ち込み濃度は、ＩｘＩＯ１３ｃｍ′
３程度となる。このイオン打ち込みによって、前記ｎ影
領域１２の左端に重複してソース領域２が形成される。

このソース領域２は、ソース抵抗低減の目的もあって、
イオン打ち込みエネルギーが高く、数μｍと深く（厚く
）形成される。

つぎに、前記絶縁膜１３が除去されるとともに、第４図
に示されるように、再びウェハ９の主面には、常用のホ
トリソグラフィによって部分的に絶縁膜１４が設けられ
、かつＳｉが高濃度で打ち込まれる。このイオン打ち込
みは、たとえば、７５ｋｅｙのエネルギーで行われ、不
純物の打ち込み濃度は、８Ｘ１０”ｃｍ−３程度となる
。このイオン打ち込みによって、前記ｎ影領域１２の右
端に重複してドレイン領域３が形成される。このドレイ
ン領域３は、イオン打ち込みエネルギーが前記ソース領
域２を形成する場合と異なり、低くかつ前記ｎ影領域１
２を形成する場合よりもわずかに高いエネルギーで行わ
れる。これは、ドレイン領域３の深さをできるだけ浅（
して、前記ソース領域２に対面する面積を小さくし、ソ
ース領域２とドレイｙ領域３間に洩れ電流が流れ難くす
るためである。しかし、このドレイン領域３は余り薄く
すると、このドレイン領域３上に設けられるドレイン電
極との間にオーミックがとれなくなる。したがって、前
記ドレイン領域３は、オーミックがとれることを限度と
して薄く形成され、たとえば、０．５μｍ前後の厚さに
形成される。

前記ソース領域２およびドレイン領域３の形成によって
、ソースＭ域２とドレイン領域３のｎ影領域１２は、チ
ャネル領域４となる。

つぎに、前記絶縁膜１４は除去される。その後、第５図
に示されるように、ウェハ９の主面は、常用のホトリソ
グラフィによって、ソース電極およびドレイン電極の形
成領域を除いて絶縁膜１５が設けられるとともに、蒸着
、リフトオフ法によってそれぞれ厚さ１μｍ程度のＡｕ
−Ｇｅ／Ｎｉ／Ａｕからなるソース電極５およびドレイ
ン電極６が形成される。

つぎに、第６図に示されるように、再びウェハ１０の主
面には常用のホトリソグラフィによって、ゲート電極を
形成する領域を除（領域に絶縁膜１６が形成されるされ
るとともに、この絶縁膜１６およびこの絶縁膜１６上に
残留するホトレジスト膜（図示せず。）を利用して、リ
フトオフ法によって、アルミニウムからなるゲート電極
３が形成される。

つぎに、第７図に示されるように、ウェハ１０の主面全
域はナイトライド膜（ＳｉＮ）・のようなパンシベーシ
ョンＭ１７で被われるとともに、常用のホトリソグラフ
ィによって、ポンディングパッドを形成する部分のパッ
シベーション膜１７が除去され、各電極のポンディング
パッド１８が形成される。また、ウェハｌＯは格子状に
分断され（第２図および第７図における一点鎖線の分断
線１９で分断される。）、第１図に示されるようなチッ
プ９が製造される。

このようなチップ９は支持板に固定されるとともに、各
ボンディングバンド１８と外部端子となるリード等の内
端とが、第１図に示されるように、ワイヤ２０によって
接続され、さらにレジンパッケージ又はセラミックパッ
ケージに封止されて電界効果トランジスタ単体として使
用される。

（１）本発明のＧａＡｓ−ＭＥＳ−ＦＥＴにあっては、
ドレイン領域の底は、ソース領域の底よりも大幅に浅く
なっていることから、ソース領域に対面するドレイン領
域の対応面積が少ないため、ゲート直下の電位ポテンシ
ャルが緩和され、ソース領域とドレイン領域間に洩れ電
流が流れ難くなるという効果が得られる。

（２）上記（１）により、本発明のＧａＡｓ−ＭＥＳ−
ＦＥＴは、ソース領域とドレイン領域間に洩れ電流が流
れ難くなることがらドレインコンダクタンスが小さくな
り、利得向上が達成できるという効果が得られる。

（３）本発明のＧａＡｓ−ＭＥＳｉ’ＥＴ構造は、その
製造において、３度に亘って行なわれるイオン注入の条
件を変更するだけで短チヤネル効果が生じないＧａＡｓ
　−ＭＥＳ−ＦＥＴを再現性良く製造できるという効果
が得られる。

（４）上記（３）により、本発明の本発明によれば、Ｇ
ａＡｓ−ＭＥＳ−ＦＥＴの製造歩留の向上を達成できる
という効果が得られる。

（５）上記（１）〜（４）により、本発明によれば、高
利得のＧａＡｓ　−ＭＥＳ−ＦＥＴを安価に提供するこ
とができるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第８図に示さ
れるように、ウェハ１０の主面にソース領域２を形成す
る際、ｎ影領域１２の右端に対面するつ呈ハ１０上に、
イオン注入時所望量のイオンが通過する厚さのスルー膜
２１を設けておけば、ドレイン領域３は前記ソース領域
２と同時に形成できる。すなわち、分断線１９の主面に
、たとえば、１５０Ｋｅｖのエネルギーでイオンを注入
した場合、前記スルー膜２１の真下の部分では、所定量
しかイオンが打ち込まれないため、ソース領域２に対面
するドレイン領域３部分では、ドレイン領域３の深さが
薄い浅底領域２２が形成される。また、前記ソース領域
２から遠い距離にあるドレイン領域３領域は、深底領域
２３となる。

この結果、前記実施例と同様に、浅底領域２２は底が浅
いため、ソース領域２に対面する領域が少なく、ゲート
直下のポテンシャルが低くなって、ソース領域２と浅底
領域２２との間での洩れ電流は発生し難くなり、短チヤ
ネル効果が抑えられる。

また、底が深い深底領域２３はソース領域２から遠いた
め、両者間での電流の洩れは生じない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＧａＡｓショットキ
障壁ゲート形電界効果トランジスタの製造技術に適用し
た場合について説明したが、それに限定されるものでは
なく、ＧａＡｓ　ＩＣ等にも通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明のＧａＡｓ　−ＭＵＳ−ＦＥＴにあっては、ドレ
イン領域の底は、ソース領域の底よりも大幅に浅くなっ
ていることから、ソース領域に対面するドレイン領域の
対応面積が少ないため、ゲート直下の電位ポテンシャル
が緩和され、ソース領域とドレイン領域間に洩れ電流が
流れ難くなり、ドレインコンダクタンスが小さくなる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＧａＡＳ−ＭＥＳ　−
ＦＥＴの要部を示す断面図、第２図は同じ＜：ＧａＡｓ　−ＭＥＳ−ＦＥＴの製造に
おけるウェハを示す断面図、第３図は同じくソース領域が形成されたウェハの断面図
、第４図は同じくドレイン領域が形成されたウェハの断面
図、第５図は同じくソース電極およびドレイン電極が形成さ
れたウェハの断面図、第６図は同じくゲート電極が形成されたウエハの断面図
、第７図は同じくパッシベーション膜が形成されたウェハ
の断面図、第８図は本発明の他の実施例によるＧａＡｓ・ＭＥＳ　
−ＦＥＴの製造におけるウェハを示す断面図、第９図は従来のＧａＡｓ−ＭＥＳ−ＦＥＴの要部を示す
断面図である。 ■・・・半絶縁性基板、２・・・ソース領域、３・・・
ドレイン領域、４・・・チャネル領域、５・・・ソース
電極、６・・・ドレイン電極、７・・・ゲート電極、８
・・・洩れ電流、９・・・チップ、１０・・・ウェハ、
１１・・・絶縁膜、１２−−−ｎ影領域、１３，１４．
１５．１６・・・絶縁膜、１７・・・パッシベーション
膜、１８・・・ポンディングパッド、１９・・・分断線
、２０・・・ワイヤ、２１・・・スルー膜、２２・・・
浅底領域、２３・・・深底′ｐＩ域。第１図第　　３　　区７−テ・−）鷲Ｊ裡第　　４　　図７グ第　　５　　図第　　６　　図第　　７　　図第　　８　　図第　　９　　図

Claims

【特許請求の範囲】１、チャネル領域と、このチャネル領域の両側にそれぞ
れ別々に設けられたソース領域およびドレイン領域とか
らなる電界効果トランジスタを有する砒化ガリウム半導
体デバイスであって、少なくとも前記チャネル領域側の
ドレイン領域の底がチャネル領域側のソース領域の底よ
りも浅くなっていることを特徴とする砒化ガリウム半導
体デバイス。２、前記チャネル領域側のドレイン領域の底は、チャネ
ル領域の底と略同じ深さとなっていることを特徴とする
特許請求の範囲第１項記載の砒化ガリウム半導体デバイ
ス。