JPS63305567A - 化合物半導体デバイスおよびその製造方法ならびにウエハ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は化合物半導体デバイスの製造技術、たとえば、
ショットキ障壁ゲート形電界効果トランジスタあるいは
ソヨソトキ障壁ゲート形電界効果トランジスタを有する
ＩＣ等の化合物半導体デバイスの製造技術に関する。

〔従来の技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（ＧａＡｓ−ＦＥＴとｍｔ。

）が広く知られている。また、このＧａＡｓ−ＦＥＴの
一つとして、ショットキ障壁ゲート形電界効果トランジ
スタ（ＭＥＳ−ＦＥＴとも称する。

）が知られている。ＭＥＳ　−ＦＥＴはｎ導電型の能動
領域主面に設けられたオーミック接触構造のソース・ド
レイン電極と、その中間に一つあるいは二つ設けられた
シッットキ接合構造のゲート電極とからなり、シングル
ゲート構造あるいはデュアルゲート構造を構成している
。

前記ＧａＡｓ−ＭＥＳ−ＦＦ、Ｔの特性、たとえば、雑
音指数（Ｎ　Ｆ）や電力利得（ＰＧ）は、相互コンダク
タンス（ｇｍ）の向上によって向上する。また、ＩＣの
動作速度を向上させるためにも、ｇｍの向上を図る必要
がある。前記ｇｍを向上させる手法の一つとして、ゲー
ト長を短くする方法が知られている。

しかし、ゲート長を短くすると、短チヤネル効果が生じ
る。短チヤネル効果については、たとえば、日経マグロ
ウヒル社発行［日経エレクトロニクスＪ　１９８３年１
２月１９日号、Ｐ１２９〜Ｐ１４２に記載されている。

この文献には、ゲート長を短（すると、ゲート閾電圧Ｖ
Ｌｋが低下する現象、すなわち、短チヤネル効果が現れ
る旨記載されている。同文献には、「短チヤネル効果が
顕著になれば、ゲート長のわずかなバラツキもＶいが大
きく変化する。この結果、ＬＳＩ上のすべてのトランジ
スタを動作させることが困難になる。」旨記載されてい
る。

一方、前記ゲート閾電圧■いのバラツキ（変動幅）を低
くするために、たとえば、工業調査会発行［電子材料４
１９８３年１月号、昭和５８年１月１日発行、Ｐ７７〜
Ｐ８３に記載されているように、ゲート直下のｎ形から
なるチャネルの下に、ｐＪｔｉ　（ｐ形層）を埋め込ん
だ例が開示されている。

この構造では、チャネル（能動層）の不純物プロファイ
ルの厚さをｐｎ接合面で精度よく制御することによって
、■いのバラツキを低く抑えるようになっている。

〔発明が解決しようとする問題点〕

ＧａＡｓ−ＭＥＳ−ＦＥＴにおけるｖいのバラツキを低
く抑える技術として、前記のように、ゲート直下のｎ形
のチャネルの下にｐｈｉを埋め込む技術が開発されてい
る。また、この構造では、ｐｎ接合の存在から短チヤネ
ル効果の発生も抑止できる。

このようなｐ層埋め込みＦＥＴは、Ｖいのバラツキの抑
止等初期の目的が充分達成できるが、以下に記すような
問題があることが、本発明者によってあきらかにされた
。

すなわち、前記ｐ層埋め込みＦＥＴは、第１３図にその
概要を示すように、半絶縁性ＧａＡＳ基板ｌの主面表層
部にｎ形のチャネル層２を有するとともに、このチャネ
ルＮ２の両端にそれぞれｎ＋形からなるソース領域３お
よびドレイン領域４を有している。また、前記各領域上
には、ソース電極５．ドレイン′＠、掻６．ゲート電極
７が設けられている。また、前記チャネル［２の下には
ｐ形層からなるｐ形埋込層８が設けられている・このよ
うなｐＮ埋め込みＦＥＴは、その製造において、前記ｐ
形埋込Ｎ８を形成するために以下に記すような２通りの
方法がある。

一つの方法としては、半絶縁性ＱａＡｓ基板１の主面に
ｐ形埋込層８を形成するための窪みをエツチングによっ
て形成し、その後、選択エピタキシャル成長によってこ
の窪みを埋め、かつその後の工程でさらに半絶縁性Ｇａ
ｆｉ、ｓ基板ｌの主面全域に半絶縁性層をエピタキシャ
ル成長によって形成する方法である。

また、他の一つの方法は、半絶縁性ＧａＡｓ基“板１の
主面にイオン打ち込みでチャネル層２およびソース領域
３ならびにドレイン領域４を形成した後、更に不純物を
打ち込んでｐ形埋込層８を形成する方法である。

しかし、これらの方法では、いずれもｐ形埋込Ｎ８を形
成するためのホトリソグラフィ工程を必要とし、工程が
複雑となり、製、造コストの低減を妨げる。また、前記
ホトリソグラフィもパターンの微細化、すなわち、ゲー
ト長がｌＩＪｍ、あるいはサブミクロンと極めて短くな
って来ている状況下では、高精度な技術が必要とされ、
作業性が低くなる嫌いがある。

また、前記ｐ形埋込層８をイオン打ち込みによって形成
する前記後者の方法は、不純物がチャネル層２にも打ち
込まれるため、チャネル層２における電子の移動度（モ
ビリティ：μ）が、たとえば、１０％〜２０％程度低下
し、動作速度が遅くなるという問題も派生する。

このようなことから、本発明者は短チヤネル効果発生を
抑止し、かつチャネル層での電子の移動度を低下させな
い方法として、半絶縁性ＧａＡｓ基板の主面全域にエピ
タキシャル成長によってｐ形層を形成し、その後、イオ
ン打ち込みによってチャネル層およびソース・ドレイン
領域を形成し、前記チャネル層の下に、ｐ形層を残留さ
せる構造を検討した。この構造は前述のような埋め込み
によるｐ形層を有することから、短チヤネル効果の抑止
を図ることができ、かつ■いのバラツキの変動を低くす
ることができる。また、チャネル層はイオン打ち込みに
よって形成されるが、その後このチャネル層内には不純
物が打ち込まれるようなことはないので、電子の移動度
の低下を引き起こすようなことはない、さらに、ｐ形層
はエピタキシャル成長によって形成されることから、イ
オン打ち込みによって形成する場合のホトリソグラフィ
工程が廃止でき、面倒な工程を省略できる。

しかし、この構造は、アクティブ領域から外れた非アク
ティブ領域上に載るゲート電極は充分な耐圧が取れない
ことが判明した。すなわち、ゲート電極をＡＪＩで形成
した場合、このＡｌｌは非アクティブ領域を構成するｐ
形層との間でショットキ接合を構成しないため、ゲート
電極とｐ形層との間で電流の漏れが生じてしまうことが
判明した。

そこで、本発明者は、アクティブ領域から外れた非アク
ティブ領域を、ゲート電極を構成する金属との間でショ
ットキ接合を形成する構造にすれば、■いの安定化、短
チヤネル効果発生抑止を図れる構造とすることができる
とともに、その製造においてチャネル層の電子の移動度
を下げることなく、かつ製造工程の簡略化を図ることが
できるということに気がつき本発明を成した。

本発明の目的は、高速動作、高周波動作に適した短ゲー
トＧａＡｓ−ＭＥＳ−ＦＥＴを提供することにある。

本発明の目的は、ゲート閾電圧のバラツキが小さいＧａ
Ａｓ−ＭＥＳ−ＦＥＴ技術を提供することにある。

本発明の他の目的は、短チヤネル効果が発生しないＧａ
Ａｓ−ＭＥＳ　−ＦＥＴ技術を提供することにある。

本発明の他の目的は、高速動作２高周波動作に適した短
ゲートＧａＡｓ−ＭＥＳ−ＦＥＴの製造に適したウェハ
を提供することにある。

本発明の他の目的は、製造コストの低減が達成できる短
ゲートＧａＡｓ−ＭＥＳ−ＦＥＴの製造技術を提供する
ことにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

ｃ問題点を解決するための手段〕 本＋９１において開示される発明のうち代表的なものの
概要を簡華に説明すれば、下記のとおりである。

すなわち、本発明のＧａＡｓ　−ＭＥＳ−ＦＥＴの製造
にあっては、最初に半絶縁性ＧａＡｓ基板からなろウェ
ハの主面にエピタキシャル成長によってｐ−形層、この
ｐ−形層上に載る半絶縁層を形成する。その後、このウ
ェハの主面に、イオン打ち込みによってｎ形のチャネル
層およびこのチャネル層の両端に連なるｎ十形のソース
領域、ドレイン領域を形成する。この際、前記チャネル
層。

ソース領域、ドレイン領域は下層のｐ−形層からなるｐ
形埋込層との間にｐｎ接合を構成するようにする。

〔作用〕

上記した手段によれば、本発明のＧａＡｓ−ＭＥＳ−Ｆ
ＥＴは、ｎ形のチャネル層の下にｐ形埋込層が設けられ
ていることから、チャネル層の不純物プロファイルの厚
さをｐｎ接合面で高精度に制御できるため、Ｖｔｈのバ
ラツキを低く抑えることができ、かつ短チヤネル効果も
発生しなくなり、特性が安定する。また、このＦＥＴは
、その製造方法において、ｐ形埋込層の形成によってチ
ャネル層に不純物が入る等のことはないので、チャネル
層における電子の移動度が低下するという弊害も避けら
れ高速動作が可能となる。さらに、ｐ形埋込層および半
絶縁層はエピタキシャル成長によって連続的に製造でき
ること、ｐ形埋込層の形成のためのホトリソグラフィ工
程は不要となること等によって工数の低減による製造コ
スト軽減が達成できる。

〔実施例〕

以下図面を参照して本発明の一実施例、特にｎチャネル
のＣ；ａＡｓ・ＭＥＳ　−ＦＥＴを製造する例について
説明する。

第１図は本発明の概要を示す模式図、第２図は本発明の
一実施例によるＧａＡｓ−ＭＥＳ　−ＦＥＴの要部を示
す平面図、第３図は同じく断面図、第４図〜第１０図は
本発明の一実施例によるＧａＡｓ−ＭＥＳ−ＦＥＴの製
造における各工程でのウェハを示す図であって、第４図
はウェハを示す断面図、第５図はチャネル層が設けられ
たウェハの断面図、第６図はソース・ドレイン領域が設
けられたウェハの断面図、第７図はソース・ドレインｉ
橿が設けられたウェハの断面図、第８図はリセスが設け
られたウェハの断面図、第９図はゲート電極が設けられ
たウェハの断面図、第１０図はパフシヘーション膜が設
けられたウェハの断面図である。

本発明は原理的には、第１図に示されるように、ウェハ
９の主面表層部に設けられたアクティブ領域ＩＯと、こ
のアクティブ領域ＩＯの周囲に拡がる非アクティブ領域
１１との間に亘って延在する配線層１２が、いずれの領
域にあってもショットキー接合を有して接触するという
ことにある。

第１図は、ＧａＡｓ　−ＭＥＳ−ＦＥＴに本発明を通用
した場合の模式図である。同図において、半絶縁性Ｇａ
Ａｓ基板１の主面にはｐ〜形層からなるｐ形埋込層８が
設けられ、かつこのｐ形埋込層８上には半絶縁ＪＷ１３
が設けられている。また、ウェハ９、この場合あるいは
以後、ウェハ９とは単に半絶縁性ＧａＡｓ基板ｌ自体あ
るいは半絶縁性ＧａＡｓ基板１上に設けられたｐ形埋込
Ｎ８゜半絶縁層１３等各層をも含めて呼称する場合とが
あるが、ウェハ９の主面には、ｎ十形層からなるソース
領域３およびドレイン領域４が設けられているとともに
、これらソース領域３およびドレイン領域４間にはｎ形
のチャネル層２が設けられている。前記チャネル層２お
よびソース領域３ならびにドレイン領域４は下層のｐ形
埋込層８に到達し、それぞれ界面にｐｎ接合を構成して
いる。

したがって、前記チャネルＮ２の厚さ、特に不純物プロ
ファイルの厚さをｐｎ接合面で精度よく制御できること
から、Ｖいのバラツキを低（抑えることができる。また
、チャネル層２およびソース領域３ならびにドレイン領
域４はその下層にｐ形埋込層８が延在することがら、電
流リークは発生せず、ゲート長を短くしても短チヤネル
効果は起きなくなる。

一方、前記ソース領域３およびドレイン領域４上にはそ
れぞれ金糸材料からなるソース電極（Ｓ）５およびドレ
イン電極（Ｄ）６が設けられている。また、前記チャネ
ル層２上にはＡｎからなるゲート電ｆｆ１（Ｇ）７が設
けられている。この場合、特に、ゲート電極７は、ワイ
ヤ１４を接続するポンディングパッド１５を設けるため
、アクティブ領域ｌＯを抜けて非アクティブ領域１１に
延在し、この非アクティブ領域】１で幅広のポンディン
グパッド１５を形成する構造となっている。

この構造では、アクティブ領域１０内において、配線層
１２はｎ形のチャネルＮ２の表面にショットキー接合に
よって接触するとともに、非アクティブ領域１１におい
ても半絶縁Ｊｉ１３とショットキー接合によって接触し
ている。したがって、配線層Ｉ２と半絶縁層１３化で電
流リークが発生せず特性が安定する。

また、この構造ではｐ形埋込層８および半絶縁層１３は
、いずれもエピタキシャル成長によって形成できるとと
もに、連続的に形成することができるため、製造も容易
である。また、チャネル層２は、ｎ；Ｉ記半絶縁層１３
にイオン打ち込みによって形成され、かつその後、この
チャネル層２内に不純物が打ち込まれることはなく、イ
オン打ち込みによって形成された不純物４度は、その後
変化することもないことから、所望の電子移動度を維持
でき、Ｉ？ＥＴは設計通りに高速動作するようになる。

つぎに、図面を参照しながら、本発明の一実施例につい
て説明する。

この実施例のＧａＡｓ−ＭＥＳ−ＦＥＴチップ（以下、
単にチップと称す。）２０は、第２図および第３図に示
されるように、ソース電極５とドレイン電極６との間に
一本のゲート電極７を設けたシングル・ゲート構造とな
っている。また、この構造は、ゲート電極７がＴ字状に
延在している。

第２図において、直線的に延在するゲート電極７部分お
よびこのゲート電極７部分の両側に位置するソース領域
３ならびにドレイン領域４部分に亘る一点ｔ１ｖＡで囲
まれる領域がアクティブ領域１０である。また、ソース
電極５およびドレイン電極６ならびにゲート電極７にお
いて二点鎖線による矩形領域がポンディングパッド１５
である。

つぎに、チップ２０の製造について説明し、これにより
チップ２０の構造についても説明することにする。

最初に第４図に示されるように、ウェハ９が用意される
。このウェハ９は半絶縁性ＧａＡｓ基板ｌが主体となっ
ている。同図のウェハ９にあっては、半絶縁性ＧａＡｓ
基板１の主面にｐ形埋込層８およびこのｐ形埋込層８上
に載る半絶縁層Ｉ３がすでにエピタキシャル成長法によ
って連続的に形成されている。これらのｐ形埋込層８お
よび半絶縁Ｊ！１１３はＭＯＣＶＤ　（Ｍｅｔａ　ｌ　
　Ｏｒｇａ−ｎｉｃ　　Ｃｈｅｍｉｃａｌ　　Ｖａｐｏ
ｒ　　Ｄｅ−ｐｏｓｉｔｉｏｎ）法やＭＢＥ　（Ｍｏ　
Ｉ　ｅｃｕ−１ａｒ　　Ｂｅａｍ　　Ｅｐｉｔａｘｙ）
法で形成される。

たとえば、前記ｐ形埋込層８および半絶縁層１３は、Ｍ
ＯＣＶＤ法によって形成される。すなわち、前記半絶縁
性ＧａＡＳ基板ｌの主面には、不純物濃度ＮＡがｌ　Ｑ
　Ｉ　Ｓ　〜５　ｘ　ｌ　Ｑ　Ｉ　ｈ　ｃ　ｍ　−３，
厚さが０．８＃ｍ−０，３）ｔｍのｐ−形層２１が形成
される。また、このｐ−形層２１上には、アンドープの
半絶縁層１３が形成される。この半絶縁層！３は、その
不純物濃度Ｎ４が２ＸＩＱ”ｃｍ−’。

厚さが０．１μｍ〜０．２μｍとなっている。この場合
、前記不純物濃度および厚さは、後工程で形成するｎ形
のチャネル層を形成する場合におけるイオン打ち込みの
量によって適宜選択する。なお、前記半絶縁Ｎ１３は、
不純物をドープしないで形成されるが、実際には使用す
る機器によってはｎ−形層となってしまうことが多い。

この結果、Ａ１を接合させた場合、ショットキー接合を
構成するようになる。なお、前記ｐ−形７１２１は、半
絶縁層１３の形成によってｐ形埋込Ｎ８となる。

つぎに、第５図に示されるように、ウェハ９の主面全域
に絶縁膜２２が形成される。また、この絶縁膜２２は、
常用のホトリソグラフィによって、選択的に除去される
。その後、Ｓｉ＋がイオン打ち込まれ、チャネル層２が
形成される。このチャネルＮ２は、前記半絶縁層１３を
越えて、下層のｐ形埋込層８にまで到達する。この結果
、チャネル層２の底には、ｐｎ接合が形成されることと
なる。

つぎに、前記絶縁膜２２が除去される。また、ウェハ９
の主面には、再び絶縁膜２３が全面に設けられる。また
、この絶縁膜２３は常用のホトリソグラフィによって、
第６図に示されるように、ソース領域３およびドレイン
領域４を形成する領域に対応して除去される。その後、
Ｓｉ＋が高濃度に打ち込まれ、ｎ十形層からなるソース
領域３およびドレイン領域４が形成される。これらソー
ス領域３およびドレイン領域４も、前記チャネル層２と
同様にｐ形埋込層８に接触し、その界面にｐｎ接合を構
成するようになる。この結果、チャネル層２を外れて電
流が流れなくなり、ゲートを短くしても電流は流れなく
なり、短チヤネル効果は発生しなくなる。なお、同図お
よび他の図において、ｐ形埋込層８が存在していた上面
位置をチャネル層２およびソース領域３ならびにドレイ
ン領域４において、説明の便宜上二点鎖線で示すことに
する。

つぎに、前記絶縁膜２３が除去される。その後、第７図
に示されるように、このウェハ９の主面は、常用のホト
リソグラフィによって、ソース領域３およびドレイン領
域４の形成領域を除いてＳｉＯ２膜のような絶縁膜２４
が設けられるとともに、ｆ着２　リフトオフ法によって
ソース１掻５およびドレイン電極６が形成される。この
両電極は共に同一構成となり、たとえば、下層が厚さ１
３００人のＡｕＧｅｊｇ、そのＡｕＧｅ層上に形成サレ
タ厚さ３００人のＮｉ層、Ｎ１層上に形成された厚さ４
５００人の最上層のＡｕ層と、からなっている。

つぎに、第８図に示されるように、ウェハ９の主面全域
にホトレジストｌ１Ｋ２５が蒸着によって形成されると
ともに、このホトレジスト膜２５は、常用のホトリソグ
ラフィによって選択的に除去される。その後、前記ホト
レジスト膜２５をマスクとして、露出した絶縁Ｍ２４が
エツチング除去され、かつ露出したチャネルＮ２の表層
部が特性に合うようにエツチングされ、すなわち、リセ
スエッチングされ、リセス２６が形成される。

つぎに、第９図に示されるように、前記ウェハ９の主面
全域には、ゲート電極材料、他Ａ旦が蒸着されるととも
に、前記ホトレジスト膜２５は除去される。このリフト
オフ法によって、ＡＪＪからなるゲート電極７が形成さ
れる。このゲート電極７は、第２図に示されるようなパ
ターンに形成される。そして、ゲート電極７は、チャネ
ル層２およびソース領域３ならびにドレイン領域４から
なるアクティブ領域１０上のチャネル層２上を延在する
だけでな（、アクティブ領域１０の外側に延在する半絶
縁層１３からなる非アクティブ領域ｌｌ上にも延在する
。ゲート電極７はチャネル層２とシｇ７）キー接合を構
成するとともに、非アクティブ領域１１が半絶縁層１−
３、すなわち、ｎ−形となっていることから、同様にシ
ョットキー接合を構成する。したがって、ゲート電極７
は非アクティブ領域１１との間に所望の耐圧を有するよ
うになる。

つぎに、第１Ｏ図に示されるように、ウェハ９の主面に
はバンシヘーシクン膜２７が設けられる。

すなわち、ウェハ９の主面全域にはナイトライドａ（Ｓ
ｉＮ）のような絶縁膜が形成されるとともに、常用のホ
トリソグラフィによって、第２図および第１０図に示さ
れるように、ソース領域３およびドレイン領域４ならび
にゲート電極７の給電点（ポンディングパッド１５）を
形成する部分のパ、ｊンベーション膜２７が除去され、
各電極のポンディングパッド１５が形成される。また、
ウェハ９は、第１Ｏ図の一点鎖線で示される位置で分断
され、第２図および第３図に示されるようなチップ２０
が製造される。

このようなチップ２０は支持板に固定されるとともに、
各ボンディングバンド１５と外部端子となるリードの内
端とがワイヤ１４によって接続され、さらにレジンパッ
ケージまたはセラミックパッケージに封止されて電界効
果トランジスタ単体として使用される。

このような実施例によれば、っぎのような効果が得られ
る。

（１）本発明によって製造されたＧａＡｓ−ＭＥＳ・Ｆ
ＥＴは、チャネル層の下部にはｐｎ接合が構成されてい
ることから、チャネル層の不純物プロファイルの厚さを
ｐｎ接合面で精度よく制御することができ、■いのバラ
ツキを低く抑えることができるという効果が得られる。

（２）上記（１）により、本発明のＧａＡｓ−ＭＩＥＳ
−ＦＥＴは、チャネル層の下部は逆導電型となっている
ため、短チヤネル効果を抑止できるという効果が得られ
る。

（３）上記（２）により、本発明のＧａＡｓ−ＭＥＳ−
ＦＥＴは、短チヤネル効果の抑止によってゲート長を短
くできるため、相互コンダクタンス（ｇｍ）の向上、す
なわち、雑音指数（ＮＦ）や電力利得（ＰＧ）等のＦＥ
Ｔ特性の向上が達成できるという効果が得られる。

（４）本発明のＧａＡｓ−ＭＥＳ−ＦＥＴは、ゲート電
極は非アクティブ領域においても、非アクティブ領域が
ゲート電極を構成するＡ１とショットキー接合を構成す
るｎ−形層（半絶縁層）であることから、充分な耐圧が
とれるという効果が得られる。

（５）本発明のＧａＡｓ−ＭＥＳ−ＦＥＴの製造におい
ては、ｐ形埋込層は半絶縁性ＧａＡｓ基板の主面にエピ
タキシャル成長によって容易に形成でき、特に面倒なホ
トリソグラフィ工程を必要としない利点があるという効
果が得られる。

（６）本発明のＧａＡｓ−ＭＥＳ−ＦＥＴの製造におい
ては、チャネル層はｐ形埋込層が形成された後形成され
るため、チャぶ形層の不純物濃度がｐ形埋込層を形成す
る際に変化するようなこともなく、チャネル層における
電子移動度の低下が起きないという効果が得られる。

（７）本発明のＧａＡｓ　−ＭＥＳ　−ＦＥＴの製造に
おいては、ｐ形埋込層を設けるために、微細なイオン打
ち込みを行わないため、面倒なホトリソグラフィ工程も
必要とせず、工数の低減も可能となるという効果が得ら
れる。

（８）本発明によれば、ｐ形埋込層を有するウェハを提
供することができるという効果が得られる。

（９）本発明によれば、短ゲー）ＧａＡｓ−ＭＥＳ　−
ＦＥＴの製造に適したウェハを提供することができると
いう効果が得られる。

（１０）上記（１）〜（９）により、本発明によれば、
高速動作、高周波動作に適した短ゲートＧａＡｓ−ＭＥ
Ｓ−ＦＥＴを安価に提供できるという相乗効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第１１図に示
されるように、チャネル層２の底がｐ形埋込層８に到達
しない構造でもよい、これは、チャネル層２の底がｐ形
埋込層８に近接していれば、チャネル１１２の下に電流
が流れる層、すなわち、短チヤネル効果を発生してしま
う半艶Ｉ！層１３は極めて薄いため、電流のリークは極
めて少ない。したがって、使用するＦＥＴの特性によっ
ては、チャネル層２の底がｐ形埋込１ｉ　８に近接して
いる構造でも良い。

また、第１２図に示されるように、半絶縁Ｎ１３からな
る非アクティブ領域１１において、ゲート電極７が接触
する領域をイオン打ち込みによってｎ−形Ｎ２Ｂにして
おく構造でも、非アクティブ領域１１に延在するゲート
電極７の耐圧が得られることとなり、前記実施例同様な
効果が得られる。

また、前記実施例では、ｎ形層とショットキー接合を構
成する電極材料としてＡｆｌを使用したが、他の材料、
たとえば、単体材料としてＰＬ、Ｍｏ、二層以上の多層
材料としては、Ｔ　ｉ　／　Ｐ　ｔ　／　Ａ　ｕ　。

Ｍｏ／Ｐ　ｔ／Ａｕ、Ｗシリサイド等でもよい。また、
ｐ形チャネル層を有するＧａＡｓ−ＭＥＳ・ＦＥＴの場
合は、ｐ形層とショットキー接合を構成する電極材料を
選択すればよい、この場合、非アクティブ領域はｐ−形
層あるいは半絶縁層にして、ゲート１挽と非アクティブ
領域との耐圧を得る必要がある。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＧａＡｓ−ＭＥＳ−
ＦＥＴの製造技術に通用した場合について説明したが、
それに限定されるものではなく、たとえば、ＧａＡｓ１
Ｃ等の製造技術などに適用できる。

本発明は少なくともＧａＡｓ等の化合物半導体装置の製
造技術には適用できる。

〔発明の効果〕

本朝において開示される発明のうち代表的なものによっ
て得られる効果を節華に説明すれば、下記のとおりであ
る。

すなわち、本発明のＧａＡｓ−ＭＥＳ−ＦＥＴは、ｎ形
のチャネル層の下にｐ形埋込層（ｐ−形層）が設けられ
ていることから、チャネル層の不純物プロファイルの厚
さをｐｎ接合面で高精度に制御できるため、■いのバラ
ツキを低く抑えることができ、かつ短チヤネル効果も発
生しなくなり、特性が安定する。また、このＦＥＴは、
その製造方法において、ｐ形埋込層の形成によってチャ
ネル層に不純物が入る等のことはないので、チャネル層
における電子の移動度が低下するという弊害も避けられ
高速動作が可能となる。さらに、ｐ形埋込層および半絶
縁層はエピタキシャル成長によって連続的に製造できる
こと、ｐ形埋込層の形成のためのホトリソグラフィ工程
は不要となること等によって工数の低減が達成できる。

したがって、本発明によれば、高速動作、高周波動作に
適した短ゲートＧａＡｓ−ＭＥＳ−ＦＥＴを安価に提供
することができる。

【図面の簡単な説明】

第１図は本発明の概要を示す模式図、 第２図は本発明の一実施例によるＧａＡＳ−ＭＥＳ−Ｆ
ＥＴの要部を示す平面図、 第３図は同じく断面図、 第４図は本発明によるＧａＡｓ　−ＭＥＳ　−ＦＥＴの
製造に用いられるウェハを示す断面図、第５図は本発明
によるＧａＡｓ−ＭＥＳ−ＦＥＴの製造におけるチャネ
ル層形成状態を示す断面図、 第６図は同しくソース・ドレイン領域が設けられたウェ
ハの断面図、 第７図は同しくソース・ドレイン電極が設けられたウェ
ハの断面図、 第８図は同じ（リセスが設けられたウェハの断面図、 第９図は同じくゲート電極が設けられたウェハの断面図
、 第１０図は同じくバッシベーシッン膜が設けられたウェ
ハの断面図、 第１１図は本発明の他の実施例による断面図、第１２図
は本発明の他の実施例による断面図、第１３図は従来の
ｐＨ埋め込みＦＥＴの概要を示す断面図である。 ｌ・・・半絶縁性ＧａＡＳ基板、２・・・チャネル層、
３・・・ソース領域、４・・・ドレイン領域、５・・・
ソース電極、６・・・ドレイン電極、７・・・ゲート電
極、８・・・ｐ形埋込層、９・・・ウェハ、１０・・・
アクティブ領域、１１・・・非アクティブ領域、１２・
・・配線層、１３・・・半絶縁層、１４・・・ワイヤ、
１５・・・ポンディングバンド、２０・・・チップ、２
１・・・ｐ−形層、２２・・・絶縁膜、２３・・・絶８
Ｍ膜、２４・・・絶縁膜、２５・・・ホトレジスト膜、
２６・・・リセス、２７・・・バフシヘーション膜、２
８・・・ｎ−形層。

Claims (1)

1. 【特許請求の範囲】 １、アクティブ領域と、このアクティブ領域の周囲に拡
   がる非アクティブ領域と、前記アクティブ領域と非アク
   ティブ領域の両領域に亘って延在する配線層と、を有す
   る半導体デバイスであって、前記アクティブ領域および
   非アクティブ領域の下には前記アクティブ領域との間で
   ｐｎ接合を構成する埋込層が設けられ、かつ前記配線層
   はそれぞれショットキ接合によって前記アクティブ領域
   および非アクティブ領域に接触していることを特徴とす
   る半導体デバイス。 ２、前記アクティブ領域および非アクティブ領域の配線
   層との接触部分は、同一導電型となっていることを特徴
   とする特許請求の範囲第１項記載の半導体デバイス。 ３、前記アクティブ領域には、ＧａＡｓ・ＭＥＳ・ＦＥ
   Ｔが形成され、かつｎ形チャネル層上に形成されたゲー
   ト電極から延在する配線層の一端は、半絶縁層の非アク
   ティブ領域にショットキー接合によって接触しているこ
   とを特徴とする特許請求の範囲第１項記載の半導体デバ
   イス。 ４、前記配線層は非アクティブ領域に形成されたｎ＾−
   形領域に接触していることを特徴とする特許請求の範囲
   第３項記載の半導体デバイス。 ５、半絶縁性ＧａＡｓ基板からなるウェハの主面に第１
   導電型層およびこの第１導電型層上に載る半絶縁層を順
   次エピタキシャル成長させる工程と、前記ウェハの主面
   に部分的にかつ前記第１導電型層に到達あるいは近接す
   る深さに第２導電型からなるアクティブ領域をイオン打
   ち込みによって形成する工程と、前記アクティブ領域と
   非アクティブ領域に亘って配線層を形成する工程と、を
   有することを特徴とする半導体デバイスの製造方法。 ６、前記アクティブ領域にはＧａＡｓ・ＭＥＳ・ＦＥＴ
   が形成され、このＦＥＴのゲート電極はアクティブ領域
   から非アクティブ領域に亘って延在し、前記ゲート電極
   はアクティブ領域および非アクティブ領域にショットキ
   ー接合によって接触していることを特徴とする特許請求
   の範囲第５項記載の半導体デバイスの製造方法。 ７、半絶縁性基板と、この半絶縁性基板の主面に形成さ
   れた第１導電型層と、この第１導電型層上に形成された
   半絶縁層と、からなるウェハ。 ８、前記第１導電型層はｐ＾−形層となるとともに、前
   記半絶縁層はｎ＾−形層となっていることを特徴とする
   特許請求の範囲第７項記載のウェハ。