JPH01225177A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01225177A JPH01225177A JP5105288A JP5105288A JPH01225177A JP H01225177 A JPH01225177 A JP H01225177A JP 5105288 A JP5105288 A JP 5105288A JP 5105288 A JP5105288 A JP 5105288A JP H01225177 A JPH01225177 A JP H01225177A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタに関する。
金属と半導体との接触からなるシヨ・ントキー接触をゲ
ートとする接合形ＦＥＴは、構造および製造工程が簡単
なため、ゲート長の微細化に適し、特に電子移動度の大
きいＧａＡｓを用いて高周波特性の優れた素子や、高速
動作の集積回路が得られている。
ートとする接合形ＦＥＴは、構造および製造工程が簡単
なため、ゲート長の微細化に適し、特に電子移動度の大
きいＧａＡｓを用いて高周波特性の優れた素子や、高速
動作の集積回路が得られている。
第２図は従来の電界効果トランジスタの一例を示す断面
図である。
図である。
半絶縁性ＧａＡｓ基板１の上に、不純物拡散防止のため
の高抵抗のＧａＡｓバッファ層２を形成する。
の高抵抗のＧａＡｓバッファ層２を形成する。
次に、ＧａＡｓバッファ層２上に第１のｎ型ＧａＡｓ層
３を形成する。
３を形成する。
次に、第１のｎ型ＧａＡｓ層３上に第２のｎ型ＧａＡｓ
層５を形成する。
層５を形成する。
次に、写真蝕刻法により、第１のｎ型ＧａＡｓ層３上の
一部までエツチングを行ない、リセスを形成する。
一部までエツチングを行ない、リセスを形成する。
次に、第１のｎ型ＧａＡｓ層３上に形成したリセス上に
ゲート電８ｉ！８を形成する。
ゲート電８ｉ！８を形成する。
次に、第２のｎ型ＧａＡｓ層５上にソース電極１０及び
ドレイン電極１１を形成することにより電界効果トラン
ジスタを形成していた。
ドレイン電極１１を形成することにより電界効果トラン
ジスタを形成していた。
上述した従来のｎ型ＧａＡｓ層上にゲート電極を有する
ＦＥＴは、ｎ型ＧａＡｓｊＦ！厚と濃度によりドレイン
電流Ｉ ＤＳＳが決まるため、リセスの掘り込み量によ
りトレイン電ｊｔＩｎｓｑが大きく影響されてしまい、
リセスのエツチング量の制御部が非常に難かしいという
欠点がある。
ＦＥＴは、ｎ型ＧａＡｓｊＦ！厚と濃度によりドレイン
電流Ｉ ＤＳＳが決まるため、リセスの掘り込み量によ
りトレイン電ｊｔＩｎｓｑが大きく影響されてしまい、
リセスのエツチング量の制御部が非常に難かしいという
欠点がある。
本発明の目的は、ドレイン電流１ｒｌＳ！ｉが、リセス
のエツチング量によって影響されず、トレイン電流Ｉ（
＋ｓｓの均一性、制御性が可能な電界効果Ｉ・ランジス
タを提供することにある。
のエツチング量によって影響されず、トレイン電流Ｉ（
＋ｓｓの均一性、制御性が可能な電界効果Ｉ・ランジス
タを提供することにある。
本発明の電界効果トランジスタは、Ｇ ａ Ａ ｓ基板
の上に設けられた第１のｎ型ＧａＡｓ層と、前記第１の
ｎ型ＧａＡｓ層上に設けられた非ドープＧａＡｓＪｉｌ
と、前記非ドープＧａＡｓ層上に設けられたゲート電極
と、前記非ドープＧａＡｓ層上に設けられた第２のｎ型
ＧａＡｓ層と、前記第２のｎ型ＧａＡｓ層上に設けられ
たソース電極及びドレイン電極とを含んで構成される。
の上に設けられた第１のｎ型ＧａＡｓ層と、前記第１の
ｎ型ＧａＡｓ層上に設けられた非ドープＧａＡｓＪｉｌ
と、前記非ドープＧａＡｓ層上に設けられたゲート電極
と、前記非ドープＧａＡｓ層上に設けられた第２のｎ型
ＧａＡｓ層と、前記第２のｎ型ＧａＡｓ層上に設けられ
たソース電極及びドレイン電極とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示したチップの断面図である。
めの工程順に示したチップの断面図である。
第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板ｌの
上に、不純物拡散防止のための高抵抗のＧａＡｓバッフ
ァ層２を、分子線エピタキシー法により１μｍの厚さに
形成する。
上に、不純物拡散防止のための高抵抗のＧａＡｓバッフ
ァ層２を、分子線エピタキシー法により１μｍの厚さに
形成する。
次に、ＧａＡｓバッファ層２上に、シリコンを３Ｘ１０
”Ｃｍ−’の濃度にドープした第１のｎ型ＧａＡｓ層３
を、分子線エピタキシー法により０．０８μｍの厚さに
形成する。
”Ｃｍ−’の濃度にドープした第１のｎ型ＧａＡｓ層３
を、分子線エピタキシー法により０．０８μｍの厚さに
形成する。
次に、非ドープＧａＡｓ層４を、分子線エピタキシー法
により０．０２μｍの厚さに形成する。
により０．０２μｍの厚さに形成する。
次に、非ドープＧａＡｓ層４上に、シリコンを２Ｘ１０
”ｃｍ−’の濃度にドープした第２のｎ型ＧａＡｓ層５
を、分子線エピタキシー法により０．１μｍの厚さに形
成する。
”ｃｍ−’の濃度にドープした第２のｎ型ＧａＡｓ層５
を、分子線エピタキシー法により０．１μｍの厚さに形
成する。
次に、第１図（ｂ）に示すように、リン′＃Ｉｉ＝過酸
化水素水：水＝５：１：１００のエツチング液を用いた
写真蝕刻法により、非ドープＧａＡｓ層４を上から０．
０１μｍまでエツチングを行ない、リセスを形成する。
化水素水：水＝５：１：１００のエツチング液を用いた
写真蝕刻法により、非ドープＧａＡｓ層４を上から０．
０１μｍまでエツチングを行ない、リセスを形成する。
次に、第１図（ｃ）に示すように、非ドープＧａＡｓ層
４上に形成したリセス上にアルミニウムを蒸着して、ゲ
ート電極８を形成する。
４上に形成したリセス上にアルミニウムを蒸着して、ゲ
ート電極８を形成する。
次に、第２のｎ型ＧａＡｓ層５上にソース電極１０及び
ドレイン電極１１を形成することにより電界効果トラン
ジスタを形成する。
ドレイン電極１１を形成することにより電界効果トラン
ジスタを形成する。
本実施例では、非ドープＧａＡｓ層４上にリセスを形成
するため、リセスのエツチング量には第１のｎ型ＧａＡ
ｓ層３が影響されない効果がある。
するため、リセスのエツチング量には第１のｎ型ＧａＡ
ｓ層３が影響されない効果がある。
以上説明したように、本発明は、第１のｎ型ＧａＡｓ層
上に非ドープＧａＡｓ層を形成し、その上にリセスを形
成することにより、第１のｎ型ＧａＡｓ層が影響されな
いため、ｎ型ＧａλＳ層厚と濃度で決定されるドレイン
電流Ｉ ＤＳＳがリセス形成のためのエツチングによっ
て影響されず、ドレイン電流Ｉ Ｄ！Ｉｓの均一性、制
御性が可能となる効果がある。
上に非ドープＧａＡｓ層を形成し、その上にリセスを形
成することにより、第１のｎ型ＧａＡｓ層が影響されな
いため、ｎ型ＧａλＳ層厚と濃度で決定されるドレイン
電流Ｉ ＤＳＳがリセス形成のためのエツチングによっ
て影響されず、ドレイン電流Ｉ Ｄ！Ｉｓの均一性、制
御性が可能となる効果がある。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程順に示したチップの断面図、第２図は従来の電
界効果トランジスタの一例を示す断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ＧａＡｓバッファ層、３・・・・・・ｎ型ＧａＡｓ層、
４・・・・・・非ドープＧａＡｓ層、５・・・・・・ｎ
型ＧａＡｓ層、７・・・・・・ホトレジスト層、８・・
・・・・ゲート電極、１０・・曲・ソース電極、１１・
・・・・・ドレイン電極。
めの工程順に示したチップの断面図、第２図は従来の電
界効果トランジスタの一例を示す断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ＧａＡｓバッファ層、３・・・・・・ｎ型ＧａＡｓ層、
４・・・・・・非ドープＧａＡｓ層、５・・・・・・ｎ
型ＧａＡｓ層、７・・・・・・ホトレジスト層、８・・
・・・・ゲート電極、１０・・曲・ソース電極、１１・
・・・・・ドレイン電極。
Claims (1)
- ＧａＡｓ基板上に設けられた第１のｎ型ＧａＡｓ層と
、前記第１のｎ型ＧａＡｓ層上に設けられた非ドープＧ
ａＡｓ層と、前記非ドープＧａＡｓ層上に設けられたゲ
ート電極と、前記非ドープＧａＡｓ層上に設けられた第
２のｎ型ＧａＡｓ層と、前記第２のｎ型ＧａＡｓ層上に
設けられたソース電極及びドレイン電極とを含んで形成
されていることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105288A JPH01225177A (ja) | 1988-03-03 | 1988-03-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105288A JPH01225177A (ja) | 1988-03-03 | 1988-03-03 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01225177A true JPH01225177A (ja) | 1989-09-08 |
Family
ID=12876034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105288A Pending JPH01225177A (ja) | 1988-03-03 | 1988-03-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01225177A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312246A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
-
1988
- 1988-03-03 JP JP5105288A patent/JPH01225177A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02312246A (ja) * | 1989-05-26 | 1990-12-27 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
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