JPH05136347A - 化合物半導体集積回路及びその製造方法 - Google Patents
化合物半導体集積回路及びその製造方法Info
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- JPH05136347A JPH05136347A JP3295777A JP29577791A JPH05136347A JP H05136347 A JPH05136347 A JP H05136347A JP 3295777 A JP3295777 A JP 3295777A JP 29577791 A JP29577791 A JP 29577791A JP H05136347 A JPH05136347 A JP H05136347A
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Abstract
(57)【要約】 （修正有）
【目的】ゲート抵抗を低減し、素子間の干渉を低減した
化合物半導体集積回路及びその製造方法を提供するこ
と。 【構成】耐熱性金属からなるゲート電極下層部３が実質
的に能動領域２上に設けられ、低抵抗金属からなるゲー
ト電極上層部４がゲート電極下層部３を覆って形成さ
れ、ゲート電極上層部４は、該能動領域外に設けられた
絶縁性被膜５の上の配線金属と接続された化合物半導体
集積回路。この集積回路は、ゲート電極下層部３のパタ
ーンを形成後、絶縁性被膜５を形成し、ゲート電極下層
部３の頂部を露出させ、ゲート電極上層部４のパターン
を形成する等の方法で製造する。
化合物半導体集積回路及びその製造方法を提供するこ
と。 【構成】耐熱性金属からなるゲート電極下層部３が実質
的に能動領域２上に設けられ、低抵抗金属からなるゲー
ト電極上層部４がゲート電極下層部３を覆って形成さ
れ、ゲート電極上層部４は、該能動領域外に設けられた
絶縁性被膜５の上の配線金属と接続された化合物半導体
集積回路。この集積回路は、ゲート電極下層部３のパタ
ーンを形成後、絶縁性被膜５を形成し、ゲート電極下層
部３の頂部を露出させ、ゲート電極上層部４のパターン
を形成する等の方法で製造する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体電界効果
トランジスタを集積した化合物半導体集積回路及びその
製造方法に関する。
トランジスタを集積した化合物半導体集積回路及びその
製造方法に関する。
【０００２】
【従来の技術】従来、化合物半導体電界効果トランジス
タは、その製造工程中の高温アニールに対する対策のた
め、タングステン化合物等の比較的抵抗の高い耐熱性金
属がゲート電極材に用いられていた。そして、そのゲー
ト抵抗を低減するために、金等の低抵抗金属を耐熱性金
属と積層して被着し、この積層膜をゲート電極に加工し
て使用する方法が、例えば電子情報通信学会技術研究報
告，ＥＤ８８−１４７（１９８９年）第８１頁から第８
６頁に記載されている。この方法は、上層部と下層部の
金属を同時に加工するために位置ずれ等の問題が起き
ず、工程が簡便であるという利点があった。
タは、その製造工程中の高温アニールに対する対策のた
め、タングステン化合物等の比較的抵抗の高い耐熱性金
属がゲート電極材に用いられていた。そして、そのゲー
ト抵抗を低減するために、金等の低抵抗金属を耐熱性金
属と積層して被着し、この積層膜をゲート電極に加工し
て使用する方法が、例えば電子情報通信学会技術研究報
告，ＥＤ８８−１４７（１９８９年）第８１頁から第８
６頁に記載されている。この方法は、上層部と下層部の
金属を同時に加工するために位置ずれ等の問題が起き
ず、工程が簡便であるという利点があった。
【０００３】
【発明が解決しようとする課題】上記従来技術は、ゲー
ト電極用積層膜をそのまま配線材に使うと化合物半導体
表面と下層部金属が直接接触する部分の面積が大きくな
るということに配慮されておらず、また、配線材として
使わない場合でも、図３に電界効果トランジスタの上面
図を示すように、ゲート電極１のパターンにつながる配
線材との接続用パッド１’を能動領域２の外に設ける必
要があるということについて配慮されていなかった。そ
のため、いずれの場合も化合物半導体表面と下層部金属
が能動領域２の外で直接接触する部分の面積をあまり小
さくすることができず、素子間の干渉を低減できないと
いう問題があった。
ト電極用積層膜をそのまま配線材に使うと化合物半導体
表面と下層部金属が直接接触する部分の面積が大きくな
るということに配慮されておらず、また、配線材として
使わない場合でも、図３に電界効果トランジスタの上面
図を示すように、ゲート電極１のパターンにつながる配
線材との接続用パッド１’を能動領域２の外に設ける必
要があるということについて配慮されていなかった。そ
のため、いずれの場合も化合物半導体表面と下層部金属
が能動領域２の外で直接接触する部分の面積をあまり小
さくすることができず、素子間の干渉を低減できないと
いう問題があった。
【０００４】本発明の第１の目的は、ゲート抵抗を低減
するとともに、素子間の干渉を低減した化合物半導体集
積回路を提供することにある。本発明の第２の目的は、
ゲート抵抗を低減するとともに、素子間の干渉を低減し
た化合物半導体集積回路の製造方法を提供することにあ
る。
するとともに、素子間の干渉を低減した化合物半導体集
積回路を提供することにある。本発明の第２の目的は、
ゲート抵抗を低減するとともに、素子間の干渉を低減し
た化合物半導体集積回路の製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記第１の目的は、
（１）チャネル電流を制御するためのゲート電極が化合
物半導体からなる能動領域上に設けられた電界効果トラ
ンジスタを複数個有する化合物半導体集積回路におい
て、実質的に上記能動領域外の部分に設けられた絶縁性
被膜の上に配線金属が設けられ、上記ゲート電極は、能
動領域内で該配線金属と接続されたことを特徴とする化
合物半導体集積回路、（２）上記１記載の化合物半導体
集積回路において、実質的に上記能動領域外の部分は、
上記能動領域の一方の境界から外部の２平方ミクロンを
越えた範囲であることを特徴とする化合物半導体集積回
路、（３）耐熱性金属を下層部に、低抵抗金属を上層部
に積層したゲート電極が、化合物半導体からなる能動領
域上に設けられた電界効果トランジスタを複数個有する
化合物半導体集積回路において、上記ゲート電極の下層
部は、電界効果トランジスタの実質的に能動領域上に設
けられ、上記ゲート電極の上層部は、該能動領域外に設
けられた配線金属と接続されたことを特徴とする化合物
半導体集積回路、（４）上記３記載の化合物半導体集積
回路において、上記能動領域外に設けられた配線金属
は、化合物半導体表面に被着された絶縁性被膜上に設け
られたことを特徴とする化合物半導体集積回路、（５）
上記３又は４記載の化合物半導体集積回路において、上
記ゲート電極の下層部が設けられた実質的に能動領域の
範囲は、能動領域の一方の境界から外部の２平方ミクロ
ンまでを含む範囲であることを特徴とする化合物半導体
集積回路、（６）上記３から５のいずれか一に記載の化
合物半導体集積回路において、上記ゲート電極の上層部
を構成する低抵抗金属と上記電界効果トランジスタのオ
ーミック電極用金属が同一の材料であることを特徴とす
る化合物半導体集積回路、（７）上記１から６のいずれ
か一に記載の化合物半導体集積回路において、上記能動
領域は、素子間分離用金属又は素子間分離用溝で囲まれ
たことを特徴とする化合物半導体集積回路によって達成
される。
（１）チャネル電流を制御するためのゲート電極が化合
物半導体からなる能動領域上に設けられた電界効果トラ
ンジスタを複数個有する化合物半導体集積回路におい
て、実質的に上記能動領域外の部分に設けられた絶縁性
被膜の上に配線金属が設けられ、上記ゲート電極は、能
動領域内で該配線金属と接続されたことを特徴とする化
合物半導体集積回路、（２）上記１記載の化合物半導体
集積回路において、実質的に上記能動領域外の部分は、
上記能動領域の一方の境界から外部の２平方ミクロンを
越えた範囲であることを特徴とする化合物半導体集積回
路、（３）耐熱性金属を下層部に、低抵抗金属を上層部
に積層したゲート電極が、化合物半導体からなる能動領
域上に設けられた電界効果トランジスタを複数個有する
化合物半導体集積回路において、上記ゲート電極の下層
部は、電界効果トランジスタの実質的に能動領域上に設
けられ、上記ゲート電極の上層部は、該能動領域外に設
けられた配線金属と接続されたことを特徴とする化合物
半導体集積回路、（４）上記３記載の化合物半導体集積
回路において、上記能動領域外に設けられた配線金属
は、化合物半導体表面に被着された絶縁性被膜上に設け
られたことを特徴とする化合物半導体集積回路、（５）
上記３又は４記載の化合物半導体集積回路において、上
記ゲート電極の下層部が設けられた実質的に能動領域の
範囲は、能動領域の一方の境界から外部の２平方ミクロ
ンまでを含む範囲であることを特徴とする化合物半導体
集積回路、（６）上記３から５のいずれか一に記載の化
合物半導体集積回路において、上記ゲート電極の上層部
を構成する低抵抗金属と上記電界効果トランジスタのオ
ーミック電極用金属が同一の材料であることを特徴とす
る化合物半導体集積回路、（７）上記１から６のいずれ
か一に記載の化合物半導体集積回路において、上記能動
領域は、素子間分離用金属又は素子間分離用溝で囲まれ
たことを特徴とする化合物半導体集積回路によって達成
される。
【０００６】上記第２の目的は、（８）耐熱性金属によ
ってゲート電極パターンを形成する第１工程、絶縁性被
膜を形成する第２工程、該耐熱性金属頂部の該絶縁性被
膜を除去して耐熱性金属頂部を露出させる第３工程、低
抵抗金属によって上記ゲート電極パターンを覆うパター
ン及び配線パターンを形成する第５工程を含む上記１又
は３記載の化合物半導体集積回路を製造することを特徴
とする化合物半導体集積回路の製造方法、（９）上記８
記載の化合物半導体集積回路の製造方法において、上記
第１工程の後に、選択成長法により、上記該耐熱性金属
の厚さよりも薄いオーミック電極用化合物半導体層を形
成する工程を有し、上記第３工程は、上記絶縁性被膜の
上に、表面が平坦化したフォトレジスト膜を形成し、そ
の表面からエッチングして、フォトレジスト膜と上記絶
縁性被膜を除去して、上記耐熱性金属頂部を露出させる
工程であることを特徴とする化合物半導体集積回路の製
造方法、（１０）上記８記載の化合物半導体集積回路の
製造方法において、上記第１工程の後に、選択成長法に
より、上記該耐熱性金属の厚さよりも厚いオーミック電
極用化合物半導体層を形成する工程を有し、上記第３工
程は、上記絶縁性被膜の上に形成されたマスクを用いて
垂直異方性エッチングにより上記耐熱性金属頂部の絶縁
性被膜を除去する工程であることを特徴とする化合物半
導体集積回路の製造方法、（１１）チャネルを構成する
化合物半導体層の上に耐熱性金属を形成する工程、該耐
熱性金属を所定のパターンとする工程、該耐熱性金属の
パターンをマスクとして上記チャネルを構成する化合物
半導体層を除去して素子間分離を行い、能動領域を形成
する工程、上記耐熱性金属をゲート電極パターンに加工
する工程を含む上記１又は３記載の化合物半導体集積回
路を製造することを特徴とする化合物半導体集積回路の
製造方法、（１２）上記１１記載の化合物半導体集積回
路の製造方法において、上記チャネルを構成する化合物
半導体層は、エピタキシャル成長法により形成され、該
形成の後に該化合物半導体層の表面を大気に曝すことな
く、上記耐熱性金属を形成することを特徴とする化合物
半導体集積回路の製造方法によって達成される。
ってゲート電極パターンを形成する第１工程、絶縁性被
膜を形成する第２工程、該耐熱性金属頂部の該絶縁性被
膜を除去して耐熱性金属頂部を露出させる第３工程、低
抵抗金属によって上記ゲート電極パターンを覆うパター
ン及び配線パターンを形成する第５工程を含む上記１又
は３記載の化合物半導体集積回路を製造することを特徴
とする化合物半導体集積回路の製造方法、（９）上記８
記載の化合物半導体集積回路の製造方法において、上記
第１工程の後に、選択成長法により、上記該耐熱性金属
の厚さよりも薄いオーミック電極用化合物半導体層を形
成する工程を有し、上記第３工程は、上記絶縁性被膜の
上に、表面が平坦化したフォトレジスト膜を形成し、そ
の表面からエッチングして、フォトレジスト膜と上記絶
縁性被膜を除去して、上記耐熱性金属頂部を露出させる
工程であることを特徴とする化合物半導体集積回路の製
造方法、（１０）上記８記載の化合物半導体集積回路の
製造方法において、上記第１工程の後に、選択成長法に
より、上記該耐熱性金属の厚さよりも厚いオーミック電
極用化合物半導体層を形成する工程を有し、上記第３工
程は、上記絶縁性被膜の上に形成されたマスクを用いて
垂直異方性エッチングにより上記耐熱性金属頂部の絶縁
性被膜を除去する工程であることを特徴とする化合物半
導体集積回路の製造方法、（１１）チャネルを構成する
化合物半導体層の上に耐熱性金属を形成する工程、該耐
熱性金属を所定のパターンとする工程、該耐熱性金属の
パターンをマスクとして上記チャネルを構成する化合物
半導体層を除去して素子間分離を行い、能動領域を形成
する工程、上記耐熱性金属をゲート電極パターンに加工
する工程を含む上記１又は３記載の化合物半導体集積回
路を製造することを特徴とする化合物半導体集積回路の
製造方法、（１２）上記１１記載の化合物半導体集積回
路の製造方法において、上記チャネルを構成する化合物
半導体層は、エピタキシャル成長法により形成され、該
形成の後に該化合物半導体層の表面を大気に曝すことな
く、上記耐熱性金属を形成することを特徴とする化合物
半導体集積回路の製造方法によって達成される。
【０００７】図１は本発明の化合物半導体集積回路を構
成する電界効果トランジスタの一例の上面図であり、図
２は図１のａ−ａ’における断面図である。耐熱性金属
からなるゲート電極下層部３と、低抵抗金属からなるゲ
ート電極上層部４が異なるパターンで形成される。ゲー
ト電極下層部３は、ほとんどの部分あるいは全部が能動
領域２内にある。ゲート電極上層部４は、能動領域外
で、ほとんどの部分あるいは全部が絶縁性被膜５の上に
形成された配線金属と接続する。能動領域内においては
ゲート電極下層部とゲート電極上層部は重なる必要があ
るが、化合物半導体集積回路の製造の際、この位置合わ
せのためには高精度の位置合わせ精度を持つフォトレジ
スト露光装置を用いたり、上層部の金属パターンを下層
部よりも合わせ誤差の分だけ太くしておけばよい。
成する電界効果トランジスタの一例の上面図であり、図
２は図１のａ−ａ’における断面図である。耐熱性金属
からなるゲート電極下層部３と、低抵抗金属からなるゲ
ート電極上層部４が異なるパターンで形成される。ゲー
ト電極下層部３は、ほとんどの部分あるいは全部が能動
領域２内にある。ゲート電極上層部４は、能動領域外
で、ほとんどの部分あるいは全部が絶縁性被膜５の上に
形成された配線金属と接続する。能動領域内においては
ゲート電極下層部とゲート電極上層部は重なる必要があ
るが、化合物半導体集積回路の製造の際、この位置合わ
せのためには高精度の位置合わせ精度を持つフォトレジ
スト露光装置を用いたり、上層部の金属パターンを下層
部よりも合わせ誤差の分だけ太くしておけばよい。
【０００８】ゲート電極下層部を構成する耐熱性金属
は、Ｗ、Ｍｏ等の高融点金属、ＷＳｉ、ＷＮ、ＷＳｉＮ
等の高融点金属の化合物を用いることが好ましい。ま
た、その厚みは、１００ｎｍから１μｍの範囲であるこ
とが好ましい。この厚みが１μｍを越えると加工形状が
悪くなる傾向にある。
は、Ｗ、Ｍｏ等の高融点金属、ＷＳｉ、ＷＮ、ＷＳｉＮ
等の高融点金属の化合物を用いることが好ましい。ま
た、その厚みは、１００ｎｍから１μｍの範囲であるこ
とが好ましい。この厚みが１μｍを越えると加工形状が
悪くなる傾向にある。
【０００９】ゲート電極上層部を構成する低抵抗金属
は、Ａｕ、Ａｌ等を用いることが好ましい。その厚み
は、１００ｎｍから５００ｎｍの範囲程度であることが
好ましいが、ゲート電極の幅により好ましい範囲はある
程度変わる。ゲート電極上層部は、さらに２層に分けて
その下層部には、Ｍｏ、Ｔｉ等の接着性を向上させるた
めにＭｏ、Ｔｉ等の層を１０ｎｍから１００ｎｍの範囲
の厚みで設けることが好ましい。
は、Ａｕ、Ａｌ等を用いることが好ましい。その厚み
は、１００ｎｍから５００ｎｍの範囲程度であることが
好ましいが、ゲート電極の幅により好ましい範囲はある
程度変わる。ゲート電極上層部は、さらに２層に分けて
その下層部には、Ｍｏ、Ｔｉ等の接着性を向上させるた
めにＭｏ、Ｔｉ等の層を１０ｎｍから１００ｎｍの範囲
の厚みで設けることが好ましい。
【００１０】
【作用】本発明の化合物半導体集積回路を構成する電界
効果トランジスタのゲート電極又はその下層部は、能動
領域外の部分で化合物半導体と直接接触する部分の面積
をゼロ又は最小限とすることができた。そのため、素子
間干渉の少ない高性能の化合物半導体集積回路を作成す
ることができた。
効果トランジスタのゲート電極又はその下層部は、能動
領域外の部分で化合物半導体と直接接触する部分の面積
をゼロ又は最小限とすることができた。そのため、素子
間干渉の少ない高性能の化合物半導体集積回路を作成す
ることができた。
【００１１】
【実施例】以下、実施例によって本発明を説明する。 実施例１ 図４ａ〜ｆは、図１及び図２に示した電界効果トランジ
スタを製造するための工程図である。半絶縁性ＧａＡｓ
基板６の上に、アンドープＧａＡｓバッファ層（厚さ３
００ｎｍ）７、ｎ型ＧａＡｓチャネル層８及びアンドー
プＡｌＧａＡｓ層９をエピタキシャル成長させる。ここ
でｎ型ＧａＡｓチャネル層８の厚さ及び不純物濃度はそ
れぞれ１５ｎｍ、３×１０18（１／ｃｍ3）である。ま
たアンドープＡｌＧａＡｓ層９の厚さは１５ｎｍであ
る。このアンドープＡｌＧａＡｓ層９はゲート電極とｎ
型ＧａＡｓチャネル層のショットキー特性を改善するた
めに設けられた（図４ａ）。
スタを製造するための工程図である。半絶縁性ＧａＡｓ
基板６の上に、アンドープＧａＡｓバッファ層（厚さ３
００ｎｍ）７、ｎ型ＧａＡｓチャネル層８及びアンドー
プＡｌＧａＡｓ層９をエピタキシャル成長させる。ここ
でｎ型ＧａＡｓチャネル層８の厚さ及び不純物濃度はそ
れぞれ１５ｎｍ、３×１０18（１／ｃｍ3）である。ま
たアンドープＡｌＧａＡｓ層９の厚さは１５ｎｍであ
る。このアンドープＡｌＧａＡｓ層９はゲート電極とｎ
型ＧａＡｓチャネル層のショットキー特性を改善するた
めに設けられた（図４ａ）。
【００１２】次に、メサエッチングによってｎ型ＧａＡ
ｓチャネル層８を切断し、能動領域２を形成して素子間
分離を行ったのち、厚さ７００ｎｍのＷＳｉ膜によって
ゲート電極下層部３を形成する（図４ｂ）。ついで全面
にＳｉＯ2膜を形成し、フォトレジスト膜のパターンを
マスクに異方性エッチングにより、ＳｉＯ2膜の所定の
部分を除き、ゲート電極下層部３の両側及びメサエッチ
部にＳｉＯ2膜１０’、１０を形成すると共に、さらに
アンドープＡｌＧａＡｓ層９、ｎ型ＧａＡｓチャネル層
８の所定の部分を除く。次に、ゲート電極下層部３の厚
さより薄いオーミック電極用高濃度ｎ型ＧａＡｓ層１１
をＭＯＣＶＤ法によって選択成長させる（図４ｃ）。
ｓチャネル層８を切断し、能動領域２を形成して素子間
分離を行ったのち、厚さ７００ｎｍのＷＳｉ膜によって
ゲート電極下層部３を形成する（図４ｂ）。ついで全面
にＳｉＯ2膜を形成し、フォトレジスト膜のパターンを
マスクに異方性エッチングにより、ＳｉＯ2膜の所定の
部分を除き、ゲート電極下層部３の両側及びメサエッチ
部にＳｉＯ2膜１０’、１０を形成すると共に、さらに
アンドープＡｌＧａＡｓ層９、ｎ型ＧａＡｓチャネル層
８の所定の部分を除く。次に、ゲート電極下層部３の厚
さより薄いオーミック電極用高濃度ｎ型ＧａＡｓ層１１
をＭＯＣＶＤ法によって選択成長させる（図４ｃ）。
【００１３】ついで層間絶縁膜のＳｉＯ2膜１２を堆積
し、平坦化用フォトレジスト膜１３を塗布する（図４
ｄ）。さらにフォトレジスト膜をエッチバックし、ゲー
ト電極下層部３の頂部を露出せしめる（図４ｅ）。つい
でＭｏ膜１４（厚さ５００Å）とＡｕ膜１５（厚さ２０
００Å）の積層膜を被着し、ゲート電極上層部４を形成
し、ＡｕＧｅ合金によるソース、ドレイン電極１６を形
成し、電界効果トランジスタが完成する（図４ｆ）。
し、平坦化用フォトレジスト膜１３を塗布する（図４
ｄ）。さらにフォトレジスト膜をエッチバックし、ゲー
ト電極下層部３の頂部を露出せしめる（図４ｅ）。つい
でＭｏ膜１４（厚さ５００Å）とＡｕ膜１５（厚さ２０
００Å）の積層膜を被着し、ゲート電極上層部４を形成
し、ＡｕＧｅ合金によるソース、ドレイン電極１６を形
成し、電界効果トランジスタが完成する（図４ｆ）。
【００１４】図４ｇは図４ｆの上面図である。図４ｆは
図４ｇのｂ−ｂ’における断面図である。ここでＭｏ膜
１４は低抵抗金属であるＡｕ膜１５とＳｉＯ2膜１２の
接着力を改善する目的で用いられた。
図４ｇのｂ−ｂ’における断面図である。ここでＭｏ膜
１４は低抵抗金属であるＡｕ膜１５とＳｉＯ2膜１２の
接着力を改善する目的で用いられた。
【００１５】図５は１０μｍ離れた隣接電界効果トラン
ジスタのソース電極と基板間に−５Ｖを与えたとき、上
記の方法で作成された電界効果トランジスタについて、
図４のゲート電極下層部３が能動領域２の外で直接接触
する部分１７の面積を種々変えてのドレイン電流の変化
を調べた結果を示す図である。横軸はパッドの面積、縦
軸はドレイン電流の変化率を示す。図５から分かるよう
にゲート電極下層部３が能動領域２の外で直接接触する
部分１７の面積が２μｍ2以下になると隣接トランジス
タに電圧を与えたときと与えないときの電流の比が０．
９５以上になり、隣接素子の影響を少なくすることがで
きる。
ジスタのソース電極と基板間に−５Ｖを与えたとき、上
記の方法で作成された電界効果トランジスタについて、
図４のゲート電極下層部３が能動領域２の外で直接接触
する部分１７の面積を種々変えてのドレイン電流の変化
を調べた結果を示す図である。横軸はパッドの面積、縦
軸はドレイン電流の変化率を示す。図５から分かるよう
にゲート電極下層部３が能動領域２の外で直接接触する
部分１７の面積が２μｍ2以下になると隣接トランジス
タに電圧を与えたときと与えないときの電流の比が０．
９５以上になり、隣接素子の影響を少なくすることがで
きる。
【００１６】実施例２ 図６ａ〜ｆは、本発明の電界効果トランジスタを製造す
るための第２の方法による工程図である。実施例１と同
様に、半絶縁性ＧａＡｓ基板６の上にアンドープＧａＡ
ｓバッファ層（厚さ３００ｎｍ）７、ｎ型ＧａＡｓチャ
ネル層８及びアンドープＡｌＧａＡｓ層９をエピタキシ
ャル成長させる。（図６ａ）。ついでメサエッチングに
よってｎ型ＧａＡｓチャネル層８を切断し、能動領域２
を形成して素子間分離を行ったのち、厚さ２００ｎｍの
ＷＳｉ膜によってゲート電極下層部３を形成する（図６
ｂ）。
るための第２の方法による工程図である。実施例１と同
様に、半絶縁性ＧａＡｓ基板６の上にアンドープＧａＡ
ｓバッファ層（厚さ３００ｎｍ）７、ｎ型ＧａＡｓチャ
ネル層８及びアンドープＡｌＧａＡｓ層９をエピタキシ
ャル成長させる。（図６ａ）。ついでメサエッチングに
よってｎ型ＧａＡｓチャネル層８を切断し、能動領域２
を形成して素子間分離を行ったのち、厚さ２００ｎｍの
ＷＳｉ膜によってゲート電極下層部３を形成する（図６
ｂ）。
【００１７】つぎに、実施例１と同様に、ＳｉＯ2膜の
形成とフォトレジスト膜のパターンをマスクにした異方
性エッチングにより、ゲート電極下層部３の両側及びメ
サエッチ部にＳｉＯ2膜１０’、１０を形成したのち、
ゲート電極下層部３の厚さより厚いオーミック電極用高
濃度ｎ型ＧａＡｓ層１１をＭＯＣＶＤ法によって選択成
長させる（図６ｃ）。ついで層間絶縁膜のＳｉＯ2膜１
２を堆積し、ゲート電極上層部のパターン以外の部分を
フォトレジスト膜１３で覆う（図６ｄ）。ついで弗化炭
素ガスを用いた異方性ドライエッチングによってＳｉＯ
2膜１２を垂直にエッチングしてゲート電極下層部３の
頂部を露出せしめる（図６ｅ）。ついでＭｏとＡｕの積
層膜を被着し、ゲート電極上層部４を形成し、ＡｕＧｅ
合金によるソース、ドレイン電極１６を形成すれば電界
効果トランジスタが完成する（図６ｆ）。この方法によ
ればゲート電極下層部３の厚さを薄くできるので図６ｆ
中に図示したゲート長Ｌｇのバラツキを少なくできる利
点がある。
形成とフォトレジスト膜のパターンをマスクにした異方
性エッチングにより、ゲート電極下層部３の両側及びメ
サエッチ部にＳｉＯ2膜１０’、１０を形成したのち、
ゲート電極下層部３の厚さより厚いオーミック電極用高
濃度ｎ型ＧａＡｓ層１１をＭＯＣＶＤ法によって選択成
長させる（図６ｃ）。ついで層間絶縁膜のＳｉＯ2膜１
２を堆積し、ゲート電極上層部のパターン以外の部分を
フォトレジスト膜１３で覆う（図６ｄ）。ついで弗化炭
素ガスを用いた異方性ドライエッチングによってＳｉＯ
2膜１２を垂直にエッチングしてゲート電極下層部３の
頂部を露出せしめる（図６ｅ）。ついでＭｏとＡｕの積
層膜を被着し、ゲート電極上層部４を形成し、ＡｕＧｅ
合金によるソース、ドレイン電極１６を形成すれば電界
効果トランジスタが完成する（図６ｆ）。この方法によ
ればゲート電極下層部３の厚さを薄くできるので図６ｆ
中に図示したゲート長Ｌｇのバラツキを少なくできる利
点がある。
【００１８】実施例３ 図７ａ〜ｆは本発明の電界効果トランジスタを製造する
ための第３の方法による工程図である。実施例１と同様
半絶縁性ＧａＡｓ基板６の上にアンドープＧａＡｓバッ
ファ層７、ｎ型ＧａＡｓチャネル層８及びアンドープＡ
ｌＧａＡｓ層９をエピタキシャル成長させる（図７
ａ）。ついで厚さ２００ｎｍのＷＳｉ膜３’を被着し、
電界効果トランジスタの能動領域以外のＷＳｉ膜を除去
した後、このＷＳｉ膜をマスクとしてメサエッチングを
行う（図７ｂ）。ついでこのＷＳｉ膜をゲート電極パタ
ーンに加工し、ゲート電極下層部３を形成する（図７
ｃ）。
ための第３の方法による工程図である。実施例１と同様
半絶縁性ＧａＡｓ基板６の上にアンドープＧａＡｓバッ
ファ層７、ｎ型ＧａＡｓチャネル層８及びアンドープＡ
ｌＧａＡｓ層９をエピタキシャル成長させる（図７
ａ）。ついで厚さ２００ｎｍのＷＳｉ膜３’を被着し、
電界効果トランジスタの能動領域以外のＷＳｉ膜を除去
した後、このＷＳｉ膜をマスクとしてメサエッチングを
行う（図７ｂ）。ついでこのＷＳｉ膜をゲート電極パタ
ーンに加工し、ゲート電極下層部３を形成する（図７
ｃ）。
【００１９】この後、実施例１と同様に、ＳｉＯ2膜の
形成とフォトレジスト膜のパターンをマスクにした異方
性エッチングにより、ゲート電極下層部３の両側及びメ
サエッチ部にＳｉＯ2膜１０’、１０を形成した後、高
濃度ｎ型ＧａＡｓ層１１を形成し（図７ｄ）、ＳｉＯ2
層１２を形成し（図７ｅ）、次いでゲート電極上層部４
及びソース、ドレイン電極１６を形成して電界効果トラ
ンジスタが完成する（図７ｆ）。
形成とフォトレジスト膜のパターンをマスクにした異方
性エッチングにより、ゲート電極下層部３の両側及びメ
サエッチ部にＳｉＯ2膜１０’、１０を形成した後、高
濃度ｎ型ＧａＡｓ層１１を形成し（図７ｄ）、ＳｉＯ2
層１２を形成し（図７ｅ）、次いでゲート電極上層部４
及びソース、ドレイン電極１６を形成して電界効果トラ
ンジスタが完成する（図７ｆ）。
【００２０】図７ｇは図７ｆの電界効果トランジスタの
上面図である。図７ｆは図７ｇのｃ−ｃ’における断面
図である。この方法によれば図７ｇに示すようにゲート
電極下層部３はすべて能動領域２の中に有る構造を実現
できる。この方法ではゲート電極下層部の能動領域外に
おける接触面積をゼロにできるほか、ゲート電極下層部
がメサエッチングの段差部と接触しないためこの接触に
起因するゲートリーク電流を低減することができる。
上面図である。図７ｆは図７ｇのｃ−ｃ’における断面
図である。この方法によれば図７ｇに示すようにゲート
電極下層部３はすべて能動領域２の中に有る構造を実現
できる。この方法ではゲート電極下層部の能動領域外に
おける接触面積をゼロにできるほか、ゲート電極下層部
がメサエッチングの段差部と接触しないためこの接触に
起因するゲートリーク電流を低減することができる。
【００２１】また本方法においてアンドープＡｌＧａＡ
ｓ層９をＭＢＥ法でエピタキシャル成長したのち大気に
曝すことなくＷＳｉ膜を被着して電界効果トランジスタ
を作製したところ、しきい電圧のバラツキを約１／２に
することができた。これはしきい電圧を決めるゲート電
極下の半導体層が一度も大気に曝されないためプロセス
に対して安定であるためと思われる。
ｓ層９をＭＢＥ法でエピタキシャル成長したのち大気に
曝すことなくＷＳｉ膜を被着して電界効果トランジスタ
を作製したところ、しきい電圧のバラツキを約１／２に
することができた。これはしきい電圧を決めるゲート電
極下の半導体層が一度も大気に曝されないためプロセス
に対して安定であるためと思われる。
【００２２】以上の実施例ではソース、ドレイン電極と
してＡｕＧｅ合金を用いたが、オーミック電極用高濃度
ｎ型ＧａＡｓ層１１の上部にＩｎを加えＧａを減らし
て、結晶組成をＩｎＡｓに近付けることにより、Ｍｏ／
Ａｕ積層膜やＡｌ等の低抵抗金属がソース、ドレイン電
極として使用できた。この方法ではゲート電極上層部の
低抵抗金属材とオーミック電極用金属材を同一にできる
ため工程が簡略化できる利点がある。
してＡｕＧｅ合金を用いたが、オーミック電極用高濃度
ｎ型ＧａＡｓ層１１の上部にＩｎを加えＧａを減らし
て、結晶組成をＩｎＡｓに近付けることにより、Ｍｏ／
Ａｕ積層膜やＡｌ等の低抵抗金属がソース、ドレイン電
極として使用できた。この方法ではゲート電極上層部の
低抵抗金属材とオーミック電極用金属材を同一にできる
ため工程が簡略化できる利点がある。
【００２３】実施例４ 図８は本発明の第４の実施例の電界効果トランジスタの
上面図である。この電界効果トランジスタは、能動領域
２が素子間分離用金属１８で囲まれている。素子間分離
用金属１８に代えて同じ位置に素子間分離用溝を用いて
もよい。従来の電界効果トランジスタに素子間分離用金
属又は溝を設ける場合は、図９に示すようにゲート電極
パッド１’を避けて素子間分離用金属又は溝を設ける必
要があったが、本発明の電界効果トランジスタの場合、
素子間分離用金属又は溝は、能動領域２に近接して設け
ることができるため、素子の集積密度を向上できる利点
がある。
上面図である。この電界効果トランジスタは、能動領域
２が素子間分離用金属１８で囲まれている。素子間分離
用金属１８に代えて同じ位置に素子間分離用溝を用いて
もよい。従来の電界効果トランジスタに素子間分離用金
属又は溝を設ける場合は、図９に示すようにゲート電極
パッド１’を避けて素子間分離用金属又は溝を設ける必
要があったが、本発明の電界効果トランジスタの場合、
素子間分離用金属又は溝は、能動領域２に近接して設け
ることができるため、素子の集積密度を向上できる利点
がある。
【００２４】この素子間分離用金属又は溝は、実施例１
の製造工程において、メサエッチングによる能動領域２
を形成した後、ＳｉＯ2膜１０、１０’を形成する前に
これらを形成すれば良い。また素子間分離用金属材とし
てゲート電極下層部の耐熱性金属と同一のものを用いれ
ば工程が簡略化できる。
の製造工程において、メサエッチングによる能動領域２
を形成した後、ＳｉＯ2膜１０、１０’を形成する前に
これらを形成すれば良い。また素子間分離用金属材とし
てゲート電極下層部の耐熱性金属と同一のものを用いれ
ば工程が簡略化できる。
【００２５】以上の実施例によれば、ＧａＡｓ系の化合
物半導体を用いたが、本発明はその他素子間干渉が問題
になる全ての化合物半導体集積回路に有効である。また
ゲート電極下層部の耐熱性金属としてＷＳｉを用いたが
他にＷ、Ｍｏ等の高融点金属、ＷＮ、ＷＳｉＮ等の窒化
物等化合物半導体に対して安定ならば抵抗の大きい材料
も使用できることはいうまでもない。
物半導体を用いたが、本発明はその他素子間干渉が問題
になる全ての化合物半導体集積回路に有効である。また
ゲート電極下層部の耐熱性金属としてＷＳｉを用いたが
他にＷ、Ｍｏ等の高融点金属、ＷＮ、ＷＳｉＮ等の窒化
物等化合物半導体に対して安定ならば抵抗の大きい材料
も使用できることはいうまでもない。
【００２６】
【発明の効果】本発明によれば、ゲート抵抗を低減し、
素子間の干渉を低減した化合物半導体集積回路を得るこ
とができるため工業上の利益が大きい。
素子間の干渉を低減した化合物半導体集積回路を得るこ
とができるため工業上の利益が大きい。
【図１】本発明の電界効果トランジスタの上面図であ
る。
る。
【図２】本発明の電界効果トランジスタの断面図であ
る。
る。
【図３】従来の電界効果トランジスタの上面図である。
【図４ａ】実施例１の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図４ｂ】実施例１の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図４ｃ】実施例１の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図４ｄ】実施例１の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図４ｅ】実施例１の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図４ｆ】実施例１の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図４ｇ】実施例１の電界効果トランジスタの上面図で
ある。
ある。
【図５】隣接する電界効果トランジスタに電圧を印加し
たときのドレイン電流の変化率を、ゲート電極パッドの
面積を変えて調べた結果を示す図である。
たときのドレイン電流の変化率を、ゲート電極パッドの
面積を変えて調べた結果を示す図である。
【図６ａ】実施例２の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図６ｂ】実施例２の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図６ｃ】実施例２の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図６ｄ】実施例２の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図６ｅ】実施例２の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図６ｆ】実施例２の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図７ａ】実施例３の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図７ｂ】実施例３の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図７ｃ】実施例３の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図７ｄ】実施例３の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図７ｅ】実施例３の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図７ｆ】実施例３の電界効果トランジスタの製造工程
を示すための断面図である。
を示すための断面図である。
【図７ｇ】実施例３の電界効果トランジスタの上面図で
ある。
ある。
【図８】実施例４の電界効果トランジスタの上面図であ
る。
る。
【図９】従来の電界効果トランジスタの上面図である。
１ ゲート電極 １’ パッド ２ 能動領域 ３ ゲート電極下層部 ３’ ＷＳｉ膜 ４ ゲート電極上層部 ５ 絶縁性被膜 ６ ＧａＡｓ基板 ７ ＧａＡｓバッファ層 ８ ｎ型ＧａＡｓチャネル層 ９ アンドープＡｌＧａＡｓ層 １０、１０’、１２ ＳｉＯ2膜 １１ 高濃度ｎ型ＧａＡｓ層 １３ フォトレジスト膜 １４ Ｍｏ膜 １５ Ａｕ膜 １６ ソース、ドレイン電極 １７ 接触する部分 １８ 素子間分離用金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼澤 浩幸 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 渕上 伸隆 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 宮▲崎▼ 勝 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (12)
- 【請求項１】チャネル電流を制御するためのゲート電極
が化合物半導体からなる能動領域上に設けられた電界効
果トランジスタを複数個有する化合物半導体集積回路に
おいて、実質的に上記能動領域外の部分に設けられた絶
縁性被膜の上に配線金属が設けられ、上記ゲート電極
は、能動領域内で該配線金属と接続されたことを特徴と
する化合物半導体集積回路。 - 【請求項２】請求項１記載の化合物半導体集積回路にお
いて、実質的に上記能動領域外の部分は、上記能動領域
の一方の境界から外部の２平方ミクロンを越えた範囲で
あることを特徴とする化合物半導体集積回路。 - 【請求項３】耐熱性金属を下層部に、低抵抗金属を上層
部に積層したゲート電極が、化合物半導体からなる能動
領域上に設けられた電界効果トランジスタを複数個有す
る化合物半導体集積回路において、上記ゲート電極の下
層部は、電界効果トランジスタの実質的に能動領域上に
設けられ、上記ゲート電極の上層部は、該能動領域外に
設けられた配線金属と接続されたことを特徴とする化合
物半導体集積回路。 - 【請求項４】請求項３記載の化合物半導体集積回路にお
いて、上記能動領域外に設けられた配線金属は、化合物
半導体表面に被着された絶縁性被膜上に設けられたこと
を特徴とする化合物半導体集積回路。 - 【請求項５】請求項３又は４記載の化合物半導体集積回
路において、上記ゲート電極の下層部が設けられた実質
的に能動領域の範囲は、能動領域の一方の境界から外部
の２平方ミクロンまでを含む範囲であることを特徴とす
る化合物半導体集積回路。 - 【請求項６】請求項３から５のいずれか一に記載の化合
物半導体集積回路において、上記ゲート電極の上層部を
構成する低抵抗金属と上記電界効果トランジスタのオー
ミック電極用金属が同一の材料であることを特徴とする
化合物半導体集積回路。 - 【請求項７】請求項１から６のいずれか一に記載の化合
物半導体集積回路において、上記能動領域は、素子間分
離用金属又は素子間分離用溝で囲まれたことを特徴とす
る化合物半導体集積回路。 - 【請求項８】耐熱性金属によってゲート電極パターンを
形成する第１工程、絶縁性被膜を形成する第２工程、該
耐熱性金属頂部の該絶縁性被膜を除去して耐熱性金属頂
部を露出させる第３工程、低抵抗金属によって上記ゲー
ト電極パターンを覆うパターン及び配線パターンを形成
する第５工程を含む請求項１又は３記載の化合物半導体
集積回路を製造することを特徴とする化合物半導体集積
回路の製造方法。 - 【請求項９】請求項８記載の化合物半導体集積回路の製
造方法において、上記第１工程の後に、選択成長法によ
り、上記該耐熱性金属の厚さよりも薄いオーミック電極
用化合物半導体層を形成する工程を有し、上記第３工程
は、上記絶縁性被膜の上に、表面が平坦化したフォトレ
ジスト膜を形成し、その表面からエッチングして、フォ
トレジスト膜と上記絶縁性被膜を除去して、上記耐熱性
金属頂部を露出させる工程であることを特徴とする化合
物半導体集積回路の製造方法。 - 【請求項１０】請求項８記載の化合物半導体集積回路の
製造方法において、上記第１工程の後に、選択成長法に
より、上記該耐熱性金属の厚さよりも厚いオーミック電
極用化合物半導体層を形成する工程を有し、上記第３工
程は、上記絶縁性被膜の上に形成されたマスクを用いて
垂直異方性エッチングにより上記耐熱性金属頂部の絶縁
性被膜を除去する工程であることを特徴とする化合物半
導体集積回路の製造方法。 - 【請求項１１】チャネルを構成する化合物半導体層の上
に耐熱性金属を形成する工程、該耐熱性金属を所定のパ
ターンとする工程、該耐熱性金属のパターンをマスクと
して上記チャネルを構成する化合物半導体層を除去して
素子間分離を行い、能動領域を形成する工程、上記耐熱
性金属をゲート電極パターンに加工する工程を含む請求
項１又は３記載の化合物半導体集積回路を製造すること
を特徴とする化合物半導体集積回路の製造方法。 - 【請求項１２】請求項１１記載の化合物半導体集積回路
の製造方法において、上記チャネルを構成する化合物半
導体層は、エピタキシャル成長法により形成され、該形
成の後に該化合物半導体層の表面を大気に曝すことな
く、上記耐熱性金属を形成することを特徴とする化合物
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295777A JPH05136347A (ja) | 1991-11-12 | 1991-11-12 | 化合物半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295777A JPH05136347A (ja) | 1991-11-12 | 1991-11-12 | 化合物半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136347A true JPH05136347A (ja) | 1993-06-01 |
Family
ID=17825025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295777A Pending JPH05136347A (ja) | 1991-11-12 | 1991-11-12 | 化合物半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136347A (ja) |
-
1991
- 1991-11-12 JP JP3295777A patent/JPH05136347A/ja active Pending
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