JPH0449626A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0449626A JPH0449626A JP16011190A JP16011190A JPH0449626A JP H0449626 A JPH0449626 A JP H0449626A JP 16011190 A JP16011190 A JP 16011190A JP 16011190 A JP16011190 A JP 16011190A JP H0449626 A JPH0449626 A JP H0449626A
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- gaas
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 31
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000004913 activation Effects 0.000 abstract 3
- 238000009413 insulation Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特に電界効果トランジスタ
に関する。
に関する。
（従来の技術）
従来の電界効果トランジスタの構造断面図を第５図に示
す。半絶縁性基板１上の活性層２は通常リセス構造をと
り高耐化が計られる。同図では２段のリセス構造を示す
が、１段あるいは多段のリセス構造も同様に高耐圧化に
効果がある。リセス構造にすることによりリセスエツジ
部Ｂに電界分布が分散され耐圧を向上させることかで″
きる。通常リセス深さはほぼ表面空乏層幅程度に設定さ
れることが多くこの時所定の電流値が得られるようにゲ
ート７下の活性層２の厚さが決定される。
す。半絶縁性基板１上の活性層２は通常リセス構造をと
り高耐化が計られる。同図では２段のリセス構造を示す
が、１段あるいは多段のリセス構造も同様に高耐圧化に
効果がある。リセス構造にすることによりリセスエツジ
部Ｂに電界分布が分散され耐圧を向上させることかで″
きる。通常リセス深さはほぼ表面空乏層幅程度に設定さ
れることが多くこの時所定の電流値が得られるようにゲ
ート７下の活性層２の厚さが決定される。
しかしながら、この構造はゲート７とドレイン５の間の
表面状態の影響を受けやすい。すなわち、半導体表面保
護膜として用いられる絶縁膜１１の膜種、形成法の違い
により活性層２と絶縁膜１１との間のトラップ準位等の
界面状態が変化しやすく、マイクロ波帯の高周波動作時
（以下ＲＦ動作と略す）の最大電流値が低下するなどの
高周波特性（以下ＲＦ特性と略す）の劣化を招きやすい
という欠点がある。特に同図ゲート端部Ａの右側に活性
層２と絶縁膜１１の界面が存在し、界面状態のばらつき
による、ＲＦ特性の変動の制御が難しいという欠点があ
る。
表面状態の影響を受けやすい。すなわち、半導体表面保
護膜として用いられる絶縁膜１１の膜種、形成法の違い
により活性層２と絶縁膜１１との間のトラップ準位等の
界面状態が変化しやすく、マイクロ波帯の高周波動作時
（以下ＲＦ動作と略す）の最大電流値が低下するなどの
高周波特性（以下ＲＦ特性と略す）の劣化を招きやすい
という欠点がある。特に同図ゲート端部Ａの右側に活性
層２と絶縁膜１１の界面が存在し、界面状態のばらつき
による、ＲＦ特性の変動の制御が難しいという欠点があ
る。
このように従来の構造ではゲート・ドレイン間での活性
層２の表面状態の影響を受けやす＜ＲＦ特性の変動の制
御が困難であり、また、従来構造の範囲ではさらに性能
向上、特に耐圧向上を図ることは難しい。
層２の表面状態の影響を受けやす＜ＲＦ特性の変動の制
御が困難であり、また、従来構造の範囲ではさらに性能
向上、特に耐圧向上を図ることは難しい。
（発明が解決しようとする課題）
上記のように従来の電界効果トランジスタではゲートド
レイン間の表面状態の影響を受け、ＲＦ動作時の表面空
乏層の制御が困難となり最大電流値等のＲＦ特性の制御
が困難である。また従来の構造では特性の向上特に耐圧
の向上を図る上で限界があるという欠点がある。本発明
の目的はＲＦ特性、特に耐圧の高い電界効果トラジスタ
を得ることにある。
レイン間の表面状態の影響を受け、ＲＦ動作時の表面空
乏層の制御が困難となり最大電流値等のＲＦ特性の制御
が困難である。また従来の構造では特性の向上特に耐圧
の向上を図る上で限界があるという欠点がある。本発明
の目的はＲＦ特性、特に耐圧の高い電界効果トラジスタ
を得ることにある。
（課題を解決するための手段）
本発明の電界効果トランジスタは、活性層と、活性層上
部に形成された活性層より低濃度のｎ−層あるいはｉ層
と、前記ｎ−層あるいはｉ層内に活性層内に達しないよ
うに形成された１段あるいは多段のリセス構造と、前記
リセス構造内に形成されたゲートとを備えていることを
特徴とする。
部に形成された活性層より低濃度のｎ−層あるいはｉ層
と、前記ｎ−層あるいはｉ層内に活性層内に達しないよ
うに形成された１段あるいは多段のリセス構造と、前記
リセス構造内に形成されたゲートとを備えていることを
特徴とする。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明の電界効果トランジスタの一実施例の断
面図である。半絶縁性基板１の上部に１〜５×１０１７
ｃｍ−３に不純物添加したｎ型ＧａＡｓの活性層２（以
下活性層と略す）を形成し、活性層２の上部に活性層２
より低い不純物を添加したｎ型ＧａＡｓ層（以下ｎ−Ｇ
ａＡｓ層と略す）３を形成する。ｎ −ＧａＡｓ層３上
部に高不純物添加のｎ型半導体層（以下ｎ ＋ＧａＡｓ
層と略す）４を形成し、ｎ ＋ＧａＡｓ層４上にソース
電極６及びドレイン電極５を形成する。ｎ −ＧａＡｓ
層３は２段リセスされており内側のリセス内部にゲート
７が形成されている。この時リセスはｎ −ＧａＡｓ層
３内にあり、ゲート７の底部は活性層２には達していな
い。第４図は上記構造でのゲート７端での電界緩和の効
果を説明する構造断面の等ポテンシャル線の図である。
面図である。半絶縁性基板１の上部に１〜５×１０１７
ｃｍ−３に不純物添加したｎ型ＧａＡｓの活性層２（以
下活性層と略す）を形成し、活性層２の上部に活性層２
より低い不純物を添加したｎ型ＧａＡｓ層（以下ｎ−Ｇ
ａＡｓ層と略す）３を形成する。ｎ −ＧａＡｓ層３上
部に高不純物添加のｎ型半導体層（以下ｎ ＋ＧａＡｓ
層と略す）４を形成し、ｎ ＋ＧａＡｓ層４上にソース
電極６及びドレイン電極５を形成する。ｎ −ＧａＡｓ
層３は２段リセスされており内側のリセス内部にゲート
７が形成されている。この時リセスはｎ −ＧａＡｓ層
３内にあり、ゲート７の底部は活性層２には達していな
い。第４図は上記構造でのゲート７端での電界緩和の効
果を説明する構造断面の等ポテンシャル線の図である。
同図（ａ）はゲート７をｎ−ＧａＡｓ層３の内部にリセ
ス構造を有する場合を示し、同時（ｂ）はゲート７をｎ
−ＧａＡｓ層をつらぬき、活性層２に達しなリセス構造
の場合のポテンシャル分布を示す。ゲート端での電界集
中部第４図（ａ）のＩＡ及び同図（ｂ）の２Ａを比較す
ると、ｎ −ＧａＡｓ層３内にリセスを有するゲート構
造が大幅に電界集中を緩和することができ、耐圧向上を
はかることができる。またゲート７ドレイン５間の半導
体表面はｎ−ＧａＡｓ層３であり、活性層２が直接表面
にさらされておらず、表面状態の変動に対し、ＲＦ動作
時の特性変動が少ないという利点を有する。
ス構造を有する場合を示し、同時（ｂ）はゲート７をｎ
−ＧａＡｓ層をつらぬき、活性層２に達しなリセス構造
の場合のポテンシャル分布を示す。ゲート端での電界集
中部第４図（ａ）のＩＡ及び同図（ｂ）の２Ａを比較す
ると、ｎ −ＧａＡｓ層３内にリセスを有するゲート構
造が大幅に電界集中を緩和することができ、耐圧向上を
はかることができる。またゲート７ドレイン５間の半導
体表面はｎ−ＧａＡｓ層３であり、活性層２が直接表面
にさらされておらず、表面状態の変動に対し、ＲＦ動作
時の特性変動が少ないという利点を有する。
第２図は本発明の第２の実施例の構造断面図である。活
性層２上に、高純度半導体層（以下１−ＧａＡｓ層と略
す）９を形成する。表面の影響を低減するために１−Ｇ
ａＡｓ層９の膜厚を２０００人程度以上に厚くした場合
、イオン注入技術等でｎ ” ＧａＡｓ層８を形成する
こともできる。この実施例では、１−ＧａＡｓ層９を２
段リセス構造としている。活性層２にリセスが達してし
゛ないのは第１図と同様である。ゲート７とドレイン！
５との間の２つのリセス端に電界分布が分散され、耐圧
が向上し、かつゲート７のドレイン端部が１−ＧａＡ５
ｌ ９となっており、活性層２が半導体表面に接してい
ないため、表面状態の変化に対するＲＦ特性の変動を低
減できる。
性層２上に、高純度半導体層（以下１−ＧａＡｓ層と略
す）９を形成する。表面の影響を低減するために１−Ｇ
ａＡｓ層９の膜厚を２０００人程度以上に厚くした場合
、イオン注入技術等でｎ ” ＧａＡｓ層８を形成する
こともできる。この実施例では、１−ＧａＡｓ層９を２
段リセス構造としている。活性層２にリセスが達してし
゛ないのは第１図と同様である。ゲート７とドレイン！
５との間の２つのリセス端に電界分布が分散され、耐圧
が向上し、かつゲート７のドレイン端部が１−ＧａＡ５
ｌ ９となっており、活性層２が半導体表面に接してい
ないため、表面状態の変化に対するＲＦ特性の変動を低
減できる。
第３図は本発明の第３の実施例を示す図であり、活性層
２の上部に高純度ＡｌＧａＡｓ半導体層（以下１−Ａｌ
ＧａＡｓ層と略す）１０を形成した例であり、さらに１
−ＡＩＧａＡｓ層１０上に１−ＧａＡｓ層９を形成した
。硫酸系のエッチャント等でＧａＡｓはＡｌＧａＡｓに
対して選択的にエツチングされ、リセス形成時に１−Ａ
ＩＧａＡｓ９上部にノセス面を止めることが可能であり
、リセス形成の制御性を向上させることができる。リセ
ス端に電界分布を分散させ耐圧を向上させるとともに、
１−ＡＩＧａＡｓ層１０及び１−ＧａＡｓ層９が半導体
表面となって、上記第１、第２の実施例と同様の効果が
得られる。
２の上部に高純度ＡｌＧａＡｓ半導体層（以下１−Ａｌ
ＧａＡｓ層と略す）１０を形成した例であり、さらに１
−ＡＩＧａＡｓ層１０上に１−ＧａＡｓ層９を形成した
。硫酸系のエッチャント等でＧａＡｓはＡｌＧａＡｓに
対して選択的にエツチングされ、リセス形成時に１−Ａ
ＩＧａＡｓ９上部にノセス面を止めることが可能であり
、リセス形成の制御性を向上させることができる。リセ
ス端に電界分布を分散させ耐圧を向上させるとともに、
１−ＡＩＧａＡｓ層１０及び１−ＧａＡｓ層９が半導体
表面となって、上記第１、第２の実施例と同様の効果が
得られる。
（発明の効果）
以上説明したように本発明は、活性層上部に高純度半導
体層あるいは活性層より低濃度の不純物添加したｎ型半
導体層を形成し、前記半導体層内に活性層に達しないよ
うなリセス構造を形成し、リセス内にゲートを形成した
ことにより、ゲートドレイン間の表面の影響を受けにく
く、かつＲＦ特性特に耐圧の向上が図れるという効果を
有する。
体層あるいは活性層より低濃度の不純物添加したｎ型半
導体層を形成し、前記半導体層内に活性層に達しないよ
うなリセス構造を形成し、リセス内にゲートを形成した
ことにより、ゲートドレイン間の表面の影響を受けにく
く、かつＲＦ特性特に耐圧の向上が図れるという効果を
有する。
第１図は本発明の第１の実施例の構造断面図、第２図は
本発明の第２の実施例の構造断面図、第３図は本発明の
第３の実施例の構造断面図、第４図（ａ）は低不純物濃
度層内にリセスを形成した場合のポテンシャル分布の断
面図、同図（ｂ）は、活性層に達するようにリセスを形
成した場合のポテンシャル分布の断面図、第５図は従来
構造の断面図である。 １・・・半絶縁性基板、２・・・活性層（ｎ−ＧａＡｓ
層）、３・ｎ−ＧａＡｓ層、４・ｎ ＧａＡｓ層、５
・・・ドレイン電極、６・・・ソース電極、７・・・ゲ
ート電極、８−ｎ＋ＧａＡｓ層、９−ｉ−ＧａＡｓ層、
１０・１−ＡＩＧａＡｓ層、１１・・・絶縁膜、ＩＡ・
・・ｎ７−ＧａＡｓ層内部にリセス構造のゲート端部、
２Ａ・・・ｎ−ＧａＡｓ層に達するリセス構造のゲート
端部、Ａ・・・ゲート端部、Ｂ・・・リセスエツジ部第 図
本発明の第２の実施例の構造断面図、第３図は本発明の
第３の実施例の構造断面図、第４図（ａ）は低不純物濃
度層内にリセスを形成した場合のポテンシャル分布の断
面図、同図（ｂ）は、活性層に達するようにリセスを形
成した場合のポテンシャル分布の断面図、第５図は従来
構造の断面図である。 １・・・半絶縁性基板、２・・・活性層（ｎ−ＧａＡｓ
層）、３・ｎ−ＧａＡｓ層、４・ｎ ＧａＡｓ層、５
・・・ドレイン電極、６・・・ソース電極、７・・・ゲ
ート電極、８−ｎ＋ＧａＡｓ層、９−ｉ−ＧａＡｓ層、
１０・１−ＡＩＧａＡｓ層、１１・・・絶縁膜、ＩＡ・
・・ｎ７−ＧａＡｓ層内部にリセス構造のゲート端部、
２Ａ・・・ｎ−ＧａＡｓ層に達するリセス構造のゲート
端部、Ａ・・・ゲート端部、Ｂ・・・リセスエツジ部第 図
Claims (1)
- 不純物添加したｎ型半導体活性層（以下活性層と記す
）と、該活性層上に形成された前記活性層の不純物濃度
より低濃度に不純物を添加したｎ型半導体層（以下ｎ＾
−層と記す）あるいは高純度半導体層（以下ｉ層と記す
）と、前記ｎ＾−層あるいは前記ｉ層内に前記活性層に
達しないように形成された１段あるいは多段のリセス構
造と、前記リセス構造内に形成されたゲートとを備える
ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16011190A JPH0449626A (ja) | 1990-06-19 | 1990-06-19 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16011190A JPH0449626A (ja) | 1990-06-19 | 1990-06-19 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449626A true JPH0449626A (ja) | 1992-02-19 |
Family
ID=15708096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16011190A Pending JPH0449626A (ja) | 1990-06-19 | 1990-06-19 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19505272A1 (de) * | 1994-02-18 | 1995-08-24 | Mitsubishi Electric Corp | Feldeffekttransistor und Verfahren zu dessen Herstellung |
| US5578844A (en) * | 1993-09-07 | 1996-11-26 | Murata Manufacturing Co., Ltd. | Semiconductor element and process for production for the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467779A (en) * | 1977-11-09 | 1979-05-31 | Sony Corp | Schottky barrier gate type field effect transistor |
| JPS647664A (en) * | 1987-06-30 | 1989-01-11 | Toshiba Corp | Manufacture of field-effect transistor |
| JPH01225177A (ja) * | 1988-03-03 | 1989-09-08 | Nec Corp | 電界効果トランジスタ |
| JPH023938A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH036834A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH03296225A (ja) * | 1990-04-13 | 1991-12-26 | Nec Kansai Ltd | 電界効果トランジスタの製造方法 |
-
1990
- 1990-06-19 JP JP16011190A patent/JPH0449626A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467779A (en) * | 1977-11-09 | 1979-05-31 | Sony Corp | Schottky barrier gate type field effect transistor |
| JPS647664A (en) * | 1987-06-30 | 1989-01-11 | Toshiba Corp | Manufacture of field-effect transistor |
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| JPH023938A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH036834A (ja) * | 1989-06-02 | 1991-01-14 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH03296225A (ja) * | 1990-04-13 | 1991-12-26 | Nec Kansai Ltd | 電界効果トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578844A (en) * | 1993-09-07 | 1996-11-26 | Murata Manufacturing Co., Ltd. | Semiconductor element and process for production for the same |
| DE19505272A1 (de) * | 1994-02-18 | 1995-08-24 | Mitsubishi Electric Corp | Feldeffekttransistor und Verfahren zu dessen Herstellung |
| US5888860A (en) * | 1994-02-18 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
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