JPH03296225A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH03296225A JPH03296225A JP9906490A JP9906490A JPH03296225A JP H03296225 A JPH03296225 A JP H03296225A JP 9906490 A JP9906490 A JP 9906490A JP 9906490 A JP9906490 A JP 9906490A JP H03296225 A JPH03296225 A JP H03296225A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
應菜上Δ科肚分旺
本発明は、電界効果トランジスタの製造方法に関し、特
にガリウムヒ素電界効果トランジスタ（以下ＧａＡｓ
ＦＥＴ）のチャネル層の製造方法に関する。
にガリウムヒ素電界効果トランジスタ（以下ＧａＡｓ
ＦＥＴ）のチャネル層の製造方法に関する。
従沸びＵ館１
従来ＧａＡｓ ＦＥＴのチャネル層形成法としては、気
相エピタキシャル成長法によりｎ型導電層を一層又は、
東にその上の表面側にｎ型高不純物濃度層を持つ二層を
成長する方法や、イオン注入法によりｎ型導電層を形成
する方法が一般的である。気相成長法で二層のｎ型導電
層を有する構造の不純物濃度プロファイルを第４図に、
イオン注入法にて形成したｎ型導電層を有する構造の不
純物濃度プロファイルを第５図にそれぞれ示す。
相エピタキシャル成長法によりｎ型導電層を一層又は、
東にその上の表面側にｎ型高不純物濃度層を持つ二層を
成長する方法や、イオン注入法によりｎ型導電層を形成
する方法が一般的である。気相成長法で二層のｎ型導電
層を有する構造の不純物濃度プロファイルを第４図に、
イオン注入法にて形成したｎ型導電層を有する構造の不
純物濃度プロファイルを第５図にそれぞれ示す。
よ゛
上述した従来のチャネル層形成法では、第４図の不純物
濃度プロファイルを気相エピタキシャル成長法で形成し
た場合、気相エピタキシャル成長では、不純物濃度、チ
ャネル層厚のウェーハ内でのばらつきが点線で示すよう
な範囲と大きく、その結果ＦＥＴの飽和ドレイン電流（
ＩＤＳＳ）がばらつくという問題がある。
濃度プロファイルを気相エピタキシャル成長法で形成し
た場合、気相エピタキシャル成長では、不純物濃度、チ
ャネル層厚のウェーハ内でのばらつきが点線で示すよう
な範囲と大きく、その結果ＦＥＴの飽和ドレイン電流（
ＩＤＳＳ）がばらつくという問題がある。
また、イオン注入法でチャネル層を形成した場合、前述
の不純物濃度、チャネル層厚のバラツキは少なく、従っ
てＧａＡｓ ＦＥＴのＩＤ５Ｓバラツキも小さいという
利点はあるが、第５図のような不純物濃度プロファイル
では表面側の濃度が低いため、ゲート・ソース間の直列
抵抗（Ｒ８）が増大し、性能が悪くなるという問題があ
る。
の不純物濃度、チャネル層厚のバラツキは少なく、従っ
てＧａＡｓ ＦＥＴのＩＤ５Ｓバラツキも小さいという
利点はあるが、第５図のような不純物濃度プロファイル
では表面側の濃度が低いため、ゲート・ソース間の直列
抵抗（Ｒ８）が増大し、性能が悪くなるという問題があ
る。
本発明の目的は、不純物濃度、チャネル層厚のバラツキ
が小さく、もってＩＤ５Ｓバラツキが小さくまたＲ８も
小さい高性能なＧａＡｓ ＦＥＴを提供することにある
。
が小さく、もってＩＤ５Ｓバラツキが小さくまたＲ８も
小さい高性能なＧａＡｓ ＦＥＴを提供することにある
。
ニー４を二ン１ るための
本発明の電界効果トランジスタの製造方法は、半絶縁性
ガリウムヒ素基板に、イオン注入法により第一のｎ型導
電層を形成する工程と、エピタキシャル成長法により、
第一の導電層よりに低不純物濃度の第二のｎ型導電層を
形成する工程と、第、第二のｎ型導電層より高不純物濃
度の第三のｎ型導電層をエピタキシャル成長する工程と
を有していることを特徴とする。
ガリウムヒ素基板に、イオン注入法により第一のｎ型導
電層を形成する工程と、エピタキシャル成長法により、
第一の導電層よりに低不純物濃度の第二のｎ型導電層を
形成する工程と、第、第二のｎ型導電層より高不純物濃
度の第三のｎ型導電層をエピタキシャル成長する工程と
を有していることを特徴とする。
また、第二のｎ型導電層形成前にエピタキシャル成長炉
内でガスエッチにより第一のｎ型導電層の一部をエツチ
ングしてもよい。
内でガスエッチにより第一のｎ型導電層の一部をエツチ
ングしてもよい。
伍且
上記の製造方法によると、ゲート電極をいわゆるリセス
エッチを行って第二のｎ型導電層上に設けることにより
、ゲート下のチャネル層がイオン注入法で形成された不
純物濃度、チャネル層厚のバラツキの少ない第一のｎ型
導電層であるため、ＦＥＴのＩＤ５Ｓバラツキを小さく
することができ、ゲート直下が低濃度の第二のｎ型導電
層であるため、ゲート耐圧も大きく、ゲート・ソース間
容量（Ｃｇｓ）も小さくすることができる。また、ゲー
ト・ソース間には、高不純物濃度の第三のｎ型導電層を
有するため、Ｒ８も小さくできる。第二のｎ型導電層の
形成前に第一のｎ型導電層の一部をエツチングすれば、
イオン注入法でのｎ型導電層のプロファイルの特徴であ
る表面側の濃度低下層を省くことでより高コンダクタン
ス（ｇｍ）を得ることもできる。
エッチを行って第二のｎ型導電層上に設けることにより
、ゲート下のチャネル層がイオン注入法で形成された不
純物濃度、チャネル層厚のバラツキの少ない第一のｎ型
導電層であるため、ＦＥＴのＩＤ５Ｓバラツキを小さく
することができ、ゲート直下が低濃度の第二のｎ型導電
層であるため、ゲート耐圧も大きく、ゲート・ソース間
容量（Ｃｇｓ）も小さくすることができる。また、ゲー
ト・ソース間には、高不純物濃度の第三のｎ型導電層を
有するため、Ｒ８も小さくできる。第二のｎ型導電層の
形成前に第一のｎ型導電層の一部をエツチングすれば、
イオン注入法でのｎ型導電層のプロファイルの特徴であ
る表面側の濃度低下層を省くことでより高コンダクタン
ス（ｇｍ）を得ることもできる。
実慕１−
次に本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は、本発明の一実施例を説明する
ための工程順に示した縦断面図で、第２図（ａ）〜（Ｃ
）は第１図（ａ）〜（Ｃ）のそれぞれに対応する工程で
のチャネル層の不純物濃度プロファイルであり、第３図
は、本発明の一実施例のＧａＡｓＦＥＴの縦断面図であ
る。ＧａＡｓ基板１に、Ｓｉイオンを加速電圧１００Ｋ
ｅＶ、 ドーズ量１ 、ＯＸ １０ ｃｍ−”にて
イオン注入を行った後、ＣＶＤ法によりシリコン酸化膜
を２０００人被着口重８００°Ｃで水素雰囲気中にて２
０分間の活性化アニールを行った後シリコン酸化膜を除
去し、不純物濃度５ Ｘ １０′７ｃｍ−’の第一のｎ
・型導電層２を形成する。（第１図（’ａ）第２図（ａ
））次に気相エピタキシャル成長炉内にて、Ｒ２゜Ａｓ
Ｃｌ３を流していわゆるガスエッチを約１０秒行うこと
により前記ＧａＡｓ基板を約５００人エツチングした後
連続してドーパントしてＳを５ＸＩＯ″″″ｃｍ−”の
不純物濃度にて約２００λエピタキシャル成長し、第二
のｎ型導電層３を形成する。（第１図（ｂ）と第２図（
ｂ）） さらに、連続してドーパントとしてＳＩを２Ｘ１０’Ｃ
Ｗ８の不純物濃度にして約２０００人エピタキシャル成
長し、第三のｎ型導電層４を形成する。（第１図（Ｃ）
と第２図（Ｃ）） 以上によりチャネル層形成は終了し、その後いわゆる、
ゲート形成予定地をリセスエッチして、ゲート電極５を
第二のｎ型導電層３上にまた、ソース６、ドレイン７両
オーミック電極を第三のｎ型導電層４上に形成する。（
第３図） 災胤桝λ 実施例１と同様に第一のｎ型導電層を形成したあと、リ
ン酸：過酸化水素：水：４：１９０のエッチャントにて
第一のｎ型導電層を約５００人エツチングした後、分子
線エピタキシー（ＭＢＥ）により、第二、第三のｎ型導
電層を連続的に成長す− ＝６− ることにより、チャネル層を形成することもできる。
ための工程順に示した縦断面図で、第２図（ａ）〜（Ｃ
）は第１図（ａ）〜（Ｃ）のそれぞれに対応する工程で
のチャネル層の不純物濃度プロファイルであり、第３図
は、本発明の一実施例のＧａＡｓＦＥＴの縦断面図であ
る。ＧａＡｓ基板１に、Ｓｉイオンを加速電圧１００Ｋ
ｅＶ、 ドーズ量１ 、ＯＸ １０ ｃｍ−”にて
イオン注入を行った後、ＣＶＤ法によりシリコン酸化膜
を２０００人被着口重８００°Ｃで水素雰囲気中にて２
０分間の活性化アニールを行った後シリコン酸化膜を除
去し、不純物濃度５ Ｘ １０′７ｃｍ−’の第一のｎ
・型導電層２を形成する。（第１図（’ａ）第２図（ａ
））次に気相エピタキシャル成長炉内にて、Ｒ２゜Ａｓ
Ｃｌ３を流していわゆるガスエッチを約１０秒行うこと
により前記ＧａＡｓ基板を約５００人エツチングした後
連続してドーパントしてＳを５ＸＩＯ″″″ｃｍ−”の
不純物濃度にて約２００λエピタキシャル成長し、第二
のｎ型導電層３を形成する。（第１図（ｂ）と第２図（
ｂ）） さらに、連続してドーパントとしてＳＩを２Ｘ１０’Ｃ
Ｗ８の不純物濃度にして約２０００人エピタキシャル成
長し、第三のｎ型導電層４を形成する。（第１図（Ｃ）
と第２図（Ｃ）） 以上によりチャネル層形成は終了し、その後いわゆる、
ゲート形成予定地をリセスエッチして、ゲート電極５を
第二のｎ型導電層３上にまた、ソース６、ドレイン７両
オーミック電極を第三のｎ型導電層４上に形成する。（
第３図） 災胤桝λ 実施例１と同様に第一のｎ型導電層を形成したあと、リ
ン酸：過酸化水素：水：４：１９０のエッチャントにて
第一のｎ型導電層を約５００人エツチングした後、分子
線エピタキシー（ＭＢＥ）により、第二、第三のｎ型導
電層を連続的に成長す− ＝６− ることにより、チャネル層を形成することもできる。
発朋１じ九個
以」−説明したように、本発明は、ゲート電極下にイオ
ン注入法で形成したｎ型導電層を有することで１ｏｓｓ
のバラツキが小さく、また、該ｎ型導電層のピーク濃度
が高く従ってｇｍを大きくでき、かつゲート直下に低濃
度層を有することでゲート耐圧を高くできる。
ン注入法で形成したｎ型導電層を有することで１ｏｓｓ
のバラツキが小さく、また、該ｎ型導電層のピーク濃度
が高く従ってｇｍを大きくでき、かつゲート直下に低濃
度層を有することでゲート耐圧を高くできる。
さらにゲート・ソース間には高濃度な第三のｎ型導電層
を有すことからＲｓも小さくでき、もって高歩留りで高
性能なＧａＡｓ ＦＥＴを提供することができる。
を有すことからＲｓも小さくでき、もって高歩留りで高
性能なＧａＡｓ ＦＥＴを提供することができる。
る。
また、第４図、第５図は従来のチャネル層形成法でのチ
ャネル層の不純物濃度プロファイルである。
ャネル層の不純物濃度プロファイルである。
１・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
第一のｎ型導電層、 ３・・・・・・第二のｎ型導電層、 ４・・・・・・第三のｎ型導電層。
第一のｎ型導電層、 ３・・・・・・第二のｎ型導電層、 ４・・・・・・第三のｎ型導電層。
第１図（ａ）〜（ｃ）は、本発明の一実施例の工程順縦
断面図で、第２図（ａ）〜（ｃ）は第１図（ａ）〜（Ｃ
）のそれぞれに対応する工程でのチャネル層の不純物濃
度プロファイル、第３図は本発明の一実施例の製法で作
成したＧａＡｓ ＦＥＴの縦断面図であ第 ４ 図 ｑ］ Ｑ２ ＱＢ ０．４ 第 図 ヲＹさ（／Ａ） ７２
断面図で、第２図（ａ）〜（ｃ）は第１図（ａ）〜（Ｃ
）のそれぞれに対応する工程でのチャネル層の不純物濃
度プロファイル、第３図は本発明の一実施例の製法で作
成したＧａＡｓ ＦＥＴの縦断面図であ第 ４ 図 ｑ］ Ｑ２ ＱＢ ０．４ 第 図 ヲＹさ（／Ａ） ７２
Claims (1)
- 【特許請求の範囲】 １、半絶縁性ガリウムヒ素基板に、イオン注入法により
第一のｎ型導電層を形成する工程と、エピタキシャル成
長法により第一のｎ型導電層よりも低不純物濃度の第二
のｎ型導電層を形成する工程と、第一、第二のｎ型導電
層より高不純物濃度の第三のｎ型導電層をエピタキシャ
ル成長する工程とを含むことを特徴とする電界効果トラ
ンジスタの製造方法。 ２、第一のｎ型導電層形成と第二のｎ型導電層形成との
間に、エピタキシャル成長炉内でガスエッチより第一の
ｎ型導電層の一部をエッチングする工程を有することを
特徴とする特許請求範囲（１）記載の電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9906490A JPH03296225A (ja) | 1990-04-13 | 1990-04-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9906490A JPH03296225A (ja) | 1990-04-13 | 1990-04-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296225A true JPH03296225A (ja) | 1991-12-26 |
Family
ID=14237352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9906490A Pending JPH03296225A (ja) | 1990-04-13 | 1990-04-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03296225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
-
1990
- 1990-04-13 JP JP9906490A patent/JPH03296225A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449626A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 電界効果トランジスタ |
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