JP3131267B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP3131267B2 JP3131267B2 JP04033353A JP3335392A JP3131267B2 JP 3131267 B2 JP3131267 B2 JP 3131267B2 JP 04033353 A JP04033353 A JP 04033353A JP 3335392 A JP3335392 A JP 3335392A JP 3131267 B2 JP3131267 B2 JP 3131267B2
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- isolation
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は表面に導電型半導体層
を有する化合物半導体基板上に形成された高ゲート耐圧
を有する電界効果トランジスタに関するものである。
を有する化合物半導体基板上に形成された高ゲート耐圧
を有する電界効果トランジスタに関するものである。
【０００２】
【従来の技術】図６は従来のこの種の電界効果トランジ
スタを示す配置図であり、図７は図６中の楕円部を示す
部分の拡大図である。図において、１は基板上に形成さ
れたゲート電極、２はゲート電極１の両側に設けたソー
ス・ドレイン電極であって、３はゲート電極１を形成し
たリセスのリセスエッジ、４は硼素（Ｂ）や水素（Ｈ）
をイオン注入することにより形成したアイソレーション
層、５はアイソレーション層４で囲まれたｎ−ＧａＡｓ
活性層である。なお、図中、明確ではないが、ゲート電
極パッド部の下方もアイソレーションされている。
スタを示す配置図であり、図７は図６中の楕円部を示す
部分の拡大図である。図において、１は基板上に形成さ
れたゲート電極、２はゲート電極１の両側に設けたソー
ス・ドレイン電極であって、３はゲート電極１を形成し
たリセスのリセスエッジ、４は硼素（Ｂ）や水素（Ｈ）
をイオン注入することにより形成したアイソレーション
層、５はアイソレーション層４で囲まれたｎ−ＧａＡｓ
活性層である。なお、図中、明確ではないが、ゲート電
極パッド部の下方もアイソレーションされている。
【０００３】一般に、エピタキシャル成長法により形成
された導電層（例えば、ｎ−ＧａＡｓ層）を有する半導
体基板上に電界効果トランジスタ、もしくは集積回路を
形成する場合、各素子間での電気的な分離を行なうため
に電界効果トランジスタ周辺はメサエッチングするか、
もしくは図６に示すように硼素（Ｂ）や水素（Ｈ）をイ
オン注入することにより導電キャリアをなくすアイソレ
ーション層４を形成する方法がとられている。現状では
プロセス上の容易さから主として後者のアイソレーショ
ン層を形成する方法が広く採用されている。この場合、
ゲートフィンガーのソース・ドレイン電極入口部での活
性層とアイソレーション層の界面は、一般に図７に示す
ようにソース電極とドレイン電極を結ぶ線上に一致する
ように形成されている。
された導電層（例えば、ｎ−ＧａＡｓ層）を有する半導
体基板上に電界効果トランジスタ、もしくは集積回路を
形成する場合、各素子間での電気的な分離を行なうため
に電界効果トランジスタ周辺はメサエッチングするか、
もしくは図６に示すように硼素（Ｂ）や水素（Ｈ）をイ
オン注入することにより導電キャリアをなくすアイソレ
ーション層４を形成する方法がとられている。現状では
プロセス上の容易さから主として後者のアイソレーショ
ン層を形成する方法が広く採用されている。この場合、
ゲートフィンガーのソース・ドレイン電極入口部での活
性層とアイソレーション層の界面は、一般に図７に示す
ようにソース電極とドレイン電極を結ぶ線上に一致する
ように形成されている。
【０００４】
【発明が解決しようとする課題】高出力用電界効果トラ
ンジスタでは高性能化のために動作層領域でのゲート電
極とドレイン電極間耐圧の向上が必要なことは周知のこ
とである。また、エピタキシャル成長法で形成された導
電層を有する半導体基板上に高出力用の電界効果トラン
ジスタを形成する場合には、上述のようにイオン注入に
よるアイソレーション層を形成する必要があり、従って
アイソレーション層の絶縁耐圧も重要な要素である。
ンジスタでは高性能化のために動作層領域でのゲート電
極とドレイン電極間耐圧の向上が必要なことは周知のこ
とである。また、エピタキシャル成長法で形成された導
電層を有する半導体基板上に高出力用の電界効果トラン
ジスタを形成する場合には、上述のようにイオン注入に
よるアイソレーション層を形成する必要があり、従って
アイソレーション層の絶縁耐圧も重要な要素である。
【０００５】しかしながら、イオン注入により形成され
たアイソレーション層は、結晶にダメージを与えるもの
であるため、アイソレーション層の絶縁耐圧はｎ−Ｇａ
Ａｓ結晶そのものの絶縁耐圧よりも低くなりがちであ
る。例えば、ｎ−ＧａＡｓ層への硼素（Ｂ）注入により
形成したアイソレーション層の絶縁破壊特性を示す図８
において、オーミック電極間距離Ｄが２μｍの時のアイ
ソレーション層の破壊電圧は、大きく見積っても２０Ｖ
程度であるから、破壊電界は近似的には２０Ｖ／２×１
０-4ｃｍで１０5 Ｖ／ｃｍとなり、これは一般に云われ
ているＧａＡｓ結晶そのものの絶縁耐圧７×１０5 Ｖ／
ｃｍに比べて低くなっている。従って、従来の電界効果
トランジスタ構造で空乏層内のなだれ破壊電圧が２０Ｖ
を超える場合には、図７に示すようにドレイン電極２の
端部とアイソレーション界面の接点Ａとゲート電極１と
アイソレーション界面の接点ＢのＡＢ間でのアイソレー
ション層の破壊電圧をも２０Ｖ以上にする必要があり、
この場合にはＡＢ間距離を２０／１０5 ｃｍ＝２μｍ以
上としなければならない。しかしながら、一方でゲート
電極とソース・ドレイン電極間距離を増大させることは
ソース抵抗を増大させることとなり、電界効果トランジ
スタの特性を劣化させるという問題があった。
たアイソレーション層は、結晶にダメージを与えるもの
であるため、アイソレーション層の絶縁耐圧はｎ−Ｇａ
Ａｓ結晶そのものの絶縁耐圧よりも低くなりがちであ
る。例えば、ｎ−ＧａＡｓ層への硼素（Ｂ）注入により
形成したアイソレーション層の絶縁破壊特性を示す図８
において、オーミック電極間距離Ｄが２μｍの時のアイ
ソレーション層の破壊電圧は、大きく見積っても２０Ｖ
程度であるから、破壊電界は近似的には２０Ｖ／２×１
０-4ｃｍで１０5 Ｖ／ｃｍとなり、これは一般に云われ
ているＧａＡｓ結晶そのものの絶縁耐圧７×１０5 Ｖ／
ｃｍに比べて低くなっている。従って、従来の電界効果
トランジスタ構造で空乏層内のなだれ破壊電圧が２０Ｖ
を超える場合には、図７に示すようにドレイン電極２の
端部とアイソレーション界面の接点Ａとゲート電極１と
アイソレーション界面の接点ＢのＡＢ間でのアイソレー
ション層の破壊電圧をも２０Ｖ以上にする必要があり、
この場合にはＡＢ間距離を２０／１０5 ｃｍ＝２μｍ以
上としなければならない。しかしながら、一方でゲート
電極とソース・ドレイン電極間距離を増大させることは
ソース抵抗を増大させることとなり、電界効果トランジ
スタの特性を劣化させるという問題があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたものであり、イオン注入法でアイソレ
ーション層を形成して素子分離された電界効果トランジ
スタにおいて、高ゲート耐圧を有し、かつ低ソース抵抗
を有する高性能の電界効果トランジスタを得ることを目
的とする。
るためになされたものであり、イオン注入法でアイソレ
ーション層を形成して素子分離された電界効果トランジ
スタにおいて、高ゲート耐圧を有し、かつ低ソース抵抗
を有する高性能の電界効果トランジスタを得ることを目
的とする。
【０００７】
【課題を解決するための手段】この発明の電界効果トラ
ンジスタは、半導体基板上の周辺にイオン注入法により
形成したアイソレーション層の界面とゲート電極との接
点とソース・ドレイン電極端とを結ぶアイソレーション
界面に沿った距離をゲート電極とソース・ドレイン電極
間距離を変えることなく増大させることを可能にしたも
のである。
ンジスタは、半導体基板上の周辺にイオン注入法により
形成したアイソレーション層の界面とゲート電極との接
点とソース・ドレイン電極端とを結ぶアイソレーション
界面に沿った距離をゲート電極とソース・ドレイン電極
間距離を変えることなく増大させることを可能にしたも
のである。
【０００８】
【作用】この発明における電界効果トランジスタでは、
半導体基板上の電界効果トランジスタを形成する周辺に
イオン注入法により形成したアイソレーション層の界面
とゲート電極との接点と、ソース・ドレイン電極端とア
イソレーション界面との接点を結ぶアイソレーション界
面に沿った距離をゲート電極とソース・ドレイン電極間
距離を何ら変えることなく増大させることにより、アイ
ソレーション層に印加される電界を緩和させることがで
き、これによって高耐圧で、かつ低ソース抵抗を有する
高性能の電界効果トランジスタを得ることができる。
半導体基板上の電界効果トランジスタを形成する周辺に
イオン注入法により形成したアイソレーション層の界面
とゲート電極との接点と、ソース・ドレイン電極端とア
イソレーション界面との接点を結ぶアイソレーション界
面に沿った距離をゲート電極とソース・ドレイン電極間
距離を何ら変えることなく増大させることにより、アイ
ソレーション層に印加される電界を緩和させることがで
き、これによって高耐圧で、かつ低ソース抵抗を有する
高性能の電界効果トランジスタを得ることができる。
【０００９】
【実施例】以下、この発明の実施例を図に基いて詳細に
説明する。 実施例１ 図１はこの発明の一実施例を示す配置図であり、図２は
図１中の楕円部分の拡大図である。図において１は基板
上のｎ−ＧａＡｓ層５上に形成されたゲート電極、２は
ｎ−ＧａＡｓ層５上のゲート電極１の両側に形成したソ
ース・ドレイン電極、３はリセスエッジ、４はアイソレ
ーション層であり、５のｎ−ＧａＡｓ導電層はアイソレ
ーション層４で囲まれている。このアイソレーション層
４はエピタキシャル成長法にて基板上に形成したｎ−Ｇ
ａＡｓ層５の電界効果トランジスタを形成する部分をフ
オトレジストのパターニングにてマスクし、後で形成す
るソース・ドレイン電極２とゲート電極１との間のｎ−
ＧａＡｓ層５の面積が図２のように増大するように硼素
（Ｂ）をイオン注入することにより形成される。その
後、所要位置にソース・ドレイン電極２およびゲート電
極１を蒸着、リフトオフにて形成した。
説明する。 実施例１ 図１はこの発明の一実施例を示す配置図であり、図２は
図１中の楕円部分の拡大図である。図において１は基板
上のｎ−ＧａＡｓ層５上に形成されたゲート電極、２は
ｎ−ＧａＡｓ層５上のゲート電極１の両側に形成したソ
ース・ドレイン電極、３はリセスエッジ、４はアイソレ
ーション層であり、５のｎ−ＧａＡｓ導電層はアイソレ
ーション層４で囲まれている。このアイソレーション層
４はエピタキシャル成長法にて基板上に形成したｎ−Ｇ
ａＡｓ層５の電界効果トランジスタを形成する部分をフ
オトレジストのパターニングにてマスクし、後で形成す
るソース・ドレイン電極２とゲート電極１との間のｎ−
ＧａＡｓ層５の面積が図２のように増大するように硼素
（Ｂ）をイオン注入することにより形成される。その
後、所要位置にソース・ドレイン電極２およびゲート電
極１を蒸着、リフトオフにて形成した。
【００１０】このように、ｎ−ＧａＡｓ層５の面積が増
大するように直線のアイソレーション界面を形成するこ
とによって、ゲート電極１と注入アイソレーション界面
の接点Ｂと、ドレイン電極端Ａとの距離を増大させるこ
とにより注入アイソレーション層４に印加される最大電
界を緩和し、トランジスタの絶縁耐圧を向上させること
ができる。２０Ｖ以上の耐圧を得るには、図２中のゲー
ト電極１とドレイン電極２との距離ａを１．５μｍとし
た場合にＡＢ間距離を２μｍ以上とするにはｂを１．３
３μｍとすればよい。なお、上記ではゲート電極１と注
入アイソレーション層４の界面との接点Ｂについて一方
のドレイン電極側についてのみ説明したが、他方のソー
ス電極側の接点についても同様にして形成することは勿
論である。
大するように直線のアイソレーション界面を形成するこ
とによって、ゲート電極１と注入アイソレーション界面
の接点Ｂと、ドレイン電極端Ａとの距離を増大させるこ
とにより注入アイソレーション層４に印加される最大電
界を緩和し、トランジスタの絶縁耐圧を向上させること
ができる。２０Ｖ以上の耐圧を得るには、図２中のゲー
ト電極１とドレイン電極２との距離ａを１．５μｍとし
た場合にＡＢ間距離を２μｍ以上とするにはｂを１．３
３μｍとすればよい。なお、上記ではゲート電極１と注
入アイソレーション層４の界面との接点Ｂについて一方
のドレイン電極側についてのみ説明したが、他方のソー
ス電極側の接点についても同様にして形成することは勿
論である。
【００１１】実施例２ ゲート電極１とドレイン電極２間におけるアイソレーシ
ョン層４とｎ−ＧａＡｓ層５との界面が図３のようにｎ
−ＧａＡｓ層５からみて外側に円弧状となるように、ｎ
−ＧａＡｓ層５上の電界効果トランジスタ形成部分をフ
オトレジストのパターニングによってマスクしておいて
硼素（Ｂ）のイオン注入を行ってアイソレーション層４
を形成した。その後ｎ−ＧａＡｓの所要位置にソース・
ドレイン電極２およびゲート電極１を蒸着リフトオフに
て形成した。このようにゲート電極１とドレイン電極２
との間のアイソレーション層４とｎ−ＧａＡｓ層５の界
面を円弧状に形成したことによって、該界面を直線状に
形成した実施例１の場合よりゲート電極１と注入アイソ
レーション界面との接点Ｂとドレイン電極端Ａとの距離
を長くすることができる。
ョン層４とｎ−ＧａＡｓ層５との界面が図３のようにｎ
−ＧａＡｓ層５からみて外側に円弧状となるように、ｎ
−ＧａＡｓ層５上の電界効果トランジスタ形成部分をフ
オトレジストのパターニングによってマスクしておいて
硼素（Ｂ）のイオン注入を行ってアイソレーション層４
を形成した。その後ｎ−ＧａＡｓの所要位置にソース・
ドレイン電極２およびゲート電極１を蒸着リフトオフに
て形成した。このようにゲート電極１とドレイン電極２
との間のアイソレーション層４とｎ−ＧａＡｓ層５の界
面を円弧状に形成したことによって、該界面を直線状に
形成した実施例１の場合よりゲート電極１と注入アイソ
レーション界面との接点Ｂとドレイン電極端Ａとの距離
を長くすることができる。
【００１２】このようにアイソレーション界面が円弧状
の場合、注入アイソレーション層４に印加される最大電
界が円弧に沿って接点Ｂからドレイン電極端Ａに向かう
時、アイソレーション層界面が円弧状で直線よりも距離
が長くなるため、ＡＢ間に印加される電界は緩和され
て、なお一層注入アイソレーション層の絶縁耐圧の向上
をはかることができる。なおドレイン電極端Ａから接点
Ｂに向かう注入アイソレーション界面がｎ−ＧａＡｓ層
からみて外側に円弧状になるような場合で、該界面の総
距離が直線ＡＢよりも長くなるような形状であれば、必
ずしも界面は円弧状でなくても折れ線であっても同様の
効果を得ることができる。
の場合、注入アイソレーション層４に印加される最大電
界が円弧に沿って接点Ｂからドレイン電極端Ａに向かう
時、アイソレーション層界面が円弧状で直線よりも距離
が長くなるため、ＡＢ間に印加される電界は緩和され
て、なお一層注入アイソレーション層の絶縁耐圧の向上
をはかることができる。なおドレイン電極端Ａから接点
Ｂに向かう注入アイソレーション界面がｎ−ＧａＡｓ層
からみて外側に円弧状になるような場合で、該界面の総
距離が直線ＡＢよりも長くなるような形状であれば、必
ずしも界面は円弧状でなくても折れ線であっても同様の
効果を得ることができる。
【００１３】実施例３ 注入アイソレーション層４に印加される電界を緩和させ
るにはゲート電極１と注入アイソレーション界面との接
点Ｂとドレイン電極端Ａとの距離を増大させればよいこ
とから、本実施例３では図４のようにアイソレーション
層４を基板上に形成したのち、ソース・ドレイン電極２
のゲート電極１との間隔を図のように注入アイソレーシ
ョン界面近傍のみを広げるようにパターニングして所要
位置にソース・ドレイン電極２を、さらにゲート電極１
を蒸着、リフトオフにて形成した。これによってソース
抵抗を決定するｎ−ＧａＡｓ層内でのソース・ドレイン
電極２の間隔を拡げることなくゲート電極１と注入アイ
ソレーション界面との接点Ｂとドレイン電極端２との距
離を、例えば２μｍ以上に増大させることができて、Ａ
Ｂ間に印加させる電界を緩和することができ、高耐圧で
かつ低ソース抵抗の電界効果トランジスタを得ることが
できる。
るにはゲート電極１と注入アイソレーション界面との接
点Ｂとドレイン電極端Ａとの距離を増大させればよいこ
とから、本実施例３では図４のようにアイソレーション
層４を基板上に形成したのち、ソース・ドレイン電極２
のゲート電極１との間隔を図のように注入アイソレーシ
ョン界面近傍のみを広げるようにパターニングして所要
位置にソース・ドレイン電極２を、さらにゲート電極１
を蒸着、リフトオフにて形成した。これによってソース
抵抗を決定するｎ−ＧａＡｓ層内でのソース・ドレイン
電極２の間隔を拡げることなくゲート電極１と注入アイ
ソレーション界面との接点Ｂとドレイン電極端２との距
離を、例えば２μｍ以上に増大させることができて、Ａ
Ｂ間に印加させる電界を緩和することができ、高耐圧で
かつ低ソース抵抗の電界効果トランジスタを得ることが
できる。
【００１４】参考例 図５は参考例を示すものであり、注入アイソレーション
界面をソース・ドレイン電極エッジよりｎ−ＧａＡｓ層
５が増大する方向へシフトさせたものである。即ち、イ
オン注入によりアイソレーション層４を形成したのち、
図５のようにソース・ドレイン電極２をアイソレーショ
ン層４に接しないように間隙を設けて形成すればよい。
このように、アイソレーション層４界面が接しないよう
にソース・ドレイン電極２を形成したことにより、アイ
ソレーション層４に印加される電界を注入アイソレーシ
ョン界面とｎ−ＧａＡｓ層間のフェルミ準位のためｎ−
ＧａＡｓ層内に生じる空乏層電界により緩和させること
ができる。注入アイソレーション界面とソース・ドレイ
ン電極エッジ間距離は、上記空乏層がソース・ドレイン
電極エッジに届かない程度に離しておけばよい。また、
あまり離しすぎると、ソース抵抗の増大を招く。例えば
ｎ−ＧａＡｓ層の濃度が１．５Ｅ１７／ｃｍ3 で、ドレ
イン電圧が１５Ｖであれば、アイソレーション界面とソ
ース・ドレイン電極エッジ間距離Ｗは、Ｗ＝〔２ε（Ｖ
ｂｉ−Ｖｄ−ＫＴ／ｑＮｄ〕1/2 （但し、ε：ＧａＡｓ
の誘電率、Ｖｂｉ：ｎ−ｉ界面でのビルトイン電圧、Ｖ
ｄ：ドレイン電圧、ｑ：電荷素量、Ｋ：ボルツマン定
数、Ｎｄ：ドーパント濃度）の式によって約０．４μｍ
が与えられる。電界効果トランジスタをこのように構成
することによって、高耐圧でかつ低ソース抵抗のものを
得ることができる。
界面をソース・ドレイン電極エッジよりｎ−ＧａＡｓ層
５が増大する方向へシフトさせたものである。即ち、イ
オン注入によりアイソレーション層４を形成したのち、
図５のようにソース・ドレイン電極２をアイソレーショ
ン層４に接しないように間隙を設けて形成すればよい。
このように、アイソレーション層４界面が接しないよう
にソース・ドレイン電極２を形成したことにより、アイ
ソレーション層４に印加される電界を注入アイソレーシ
ョン界面とｎ−ＧａＡｓ層間のフェルミ準位のためｎ−
ＧａＡｓ層内に生じる空乏層電界により緩和させること
ができる。注入アイソレーション界面とソース・ドレイ
ン電極エッジ間距離は、上記空乏層がソース・ドレイン
電極エッジに届かない程度に離しておけばよい。また、
あまり離しすぎると、ソース抵抗の増大を招く。例えば
ｎ−ＧａＡｓ層の濃度が１．５Ｅ１７／ｃｍ3 で、ドレ
イン電圧が１５Ｖであれば、アイソレーション界面とソ
ース・ドレイン電極エッジ間距離Ｗは、Ｗ＝〔２ε（Ｖ
ｂｉ−Ｖｄ−ＫＴ／ｑＮｄ〕1/2 （但し、ε：ＧａＡｓ
の誘電率、Ｖｂｉ：ｎ−ｉ界面でのビルトイン電圧、Ｖ
ｄ：ドレイン電圧、ｑ：電荷素量、Ｋ：ボルツマン定
数、Ｎｄ：ドーパント濃度）の式によって約０．４μｍ
が与えられる。電界効果トランジスタをこのように構成
することによって、高耐圧でかつ低ソース抵抗のものを
得ることができる。
【００１５】
【発明の効果】以上説明したように、この発明によれば
注入アイソレーション界面とゲート電極との接点と、ド
レイン電極端とを結ぶアイソレーション界面の距離をゲ
ート電極とソース・ドレイン電極間の距離を変えること
なく増大させることができ、これによって注入アイソレ
ーション層に印加される電界を緩和することができ、高
耐圧でかつ低ソース抵抗を有する高性能の電界効果トラ
ンジスタを得ることができるのである。
注入アイソレーション界面とゲート電極との接点と、ド
レイン電極端とを結ぶアイソレーション界面の距離をゲ
ート電極とソース・ドレイン電極間の距離を変えること
なく増大させることができ、これによって注入アイソレ
ーション層に印加される電界を緩和することができ、高
耐圧でかつ低ソース抵抗を有する高性能の電界効果トラ
ンジスタを得ることができるのである。
【図１】この発明の一実施例よりなる電界効果トランジ
スタを示す配置図である。
スタを示す配置図である。
【図２】図１中の楕円内の拡大図である。
【図３】この発明の他の実施例よりなる電界効果トラン
ジスタを示す部分拡大配置図である。
ジスタを示す部分拡大配置図である。
【図４】この発明の他の実施例よりなる電界効果トラン
ジスタを示す部分拡大配置図である。
ジスタを示す部分拡大配置図である。
【図５】参考例よりなる電界効果トランジスタを示す部
分拡大配置図である。
分拡大配置図である。
【図６】従来の電界効果トランジスタを示す配置図であ
る。
る。
【図７】図６中の楕円内の拡大図である。
【図８】イオン注入によるアイソレーション層の絶縁破
壊特性を示す線図である。
壊特性を示す線図である。
１ ゲート電極 ２ ソース・ドレイン電極 ３ リセス端 ４ 注入アイソレーション層 ５ ｎ−ＧａＡｓ層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/265 601 H01L 29/812
Claims (3)
- 【請求項１】 表面に導電型半導体層を有する化合物半
導体基板上で周辺がアイソレーションされた活性層領域
を有する電界効果トランジスタにおいて、ゲート電極端
と活性層−アイソレーション層界面との接点が活性層−
アイソレーション層界面と活性層領域の両外側に設けた
ドレイン電極端、及びソース電極端それぞれとの接点を
結ぶ線よりも外側に位置することを特徴とする電界効果
トランジスタ。 - 【請求項２】 表面に導電型半導体層を有する化合物半
導体基板上で周辺がアイソレーションされた活性層領域
を有する電界効果トランジスタにおいて、活性層−アイ
ソレーション層界面と、活性層領域の両外側に設けたド
レイン電極端、及びソース電極端それぞれとの接点を結
ぶ線のゲート電極端との接点よりも活性層領域の外方に
位置するゲート電極端とドレイン電極端とを結ぶ活性層
−アイソレーション層界面が活性層領域からみて外側に
円弧状または凸状を呈していることを特徴とする電界効
果トランジスタ。 - 【請求項３】 表面に導電型半導体層を有する化合物半
導体基板上に周辺をアイソレーションされた活性層領域
を有する電界効果トランジスタにおいて、活性層−アイ
ソレーション層界面近傍におけるゲート電極とアイソレ
ーション界面の接点をＢ、ドレイン電極とアイソレーシ
ョン界面の接点をＡとし、このＡ、Ｂ間の距離を増大さ
せることにより、上記活性層−アイソレーション層界面
近傍におけるドレイン・ソース電極間距離を活性層中央
部における該距離より大としたことを特徴とする電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04033353A JP3131267B2 (ja) | 1992-02-20 | 1992-02-20 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04033353A JP3131267B2 (ja) | 1992-02-20 | 1992-02-20 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235044A JPH05235044A (ja) | 1993-09-10 |
| JP3131267B2 true JP3131267B2 (ja) | 2001-01-31 |
Family
ID=12384219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04033353A Expired - Fee Related JP3131267B2 (ja) | 1992-02-20 | 1992-02-20 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3131267B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5672785B2 (ja) * | 2010-06-15 | 2015-02-18 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP6110163B2 (ja) * | 2013-03-06 | 2017-04-05 | トランスフォーム・ジャパン株式会社 | 半導体装置とその製造方法 |
| CN203424296U (zh) * | 2013-08-15 | 2014-02-12 | 刘秋明 | 一种电子烟 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5934666A (ja) * | 1982-08-20 | 1984-02-25 | Matsushita Electronics Corp | 半導体集積回路装置 |
| JPS6155961A (ja) * | 1984-08-27 | 1986-03-20 | Nec Corp | 半導体装置の電極構造 |
-
1992
- 1992-02-20 JP JP04033353A patent/JP3131267B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05235044A (ja) | 1993-09-10 |
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