JPH0366135A - 化合物半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ メサアイソレーションを有する電界効果型化合物半導体
装置に関し、 メサアイソレーションを採用し、かつメサ■壁部分での
アイソレーションを改善した化合物半導体装置を提供す
ることを目的とし、 基板上に形成したデバイス構造をメサエッチングによっ
てアイソレーションする化合物半導体装置であって、メ
サ段差側壁には活性層の端部が露出しており、メサ段差
側壁部のみに高抵抗率材料の層が形成され、前記露出し
た活性層端部を覆っているように構成する。

［産業上の利用分野］ 本発明は、化合物半導体装置に関し、特に、メサアイソ
レーションを有する電界効果型化合物半導体装置に関す
る６ メサアイソレーションはデバイス構造をメサ状に残して
周囲をメサエッチングで除去することにより、各メサ内
の活性領域を分離し、デバイス間の電気的つながりを分
離するものである。

［従来の技術］ 第２図（Ａ）、（Ｂ）に従来の技術によるメサアイソレ
ーションを用いた化合物半導体装置のデバイス構造を示
す。第２図（Ａ）が断面図、第２図（Ｂ）が平面図であ
る。なお、化合物半導体装置の例としてＨＥＭＴの例を
示す。

半絶縁性基板５１の上にバッファ層５２を形成し、その
上に電子走行層５３と電子供給層５４とをエピタキシャ
ルに成長している。たとえば、基板５１は半絶縁性Ｇａ
Ａｓであり、電子走行層５３はｉ型ＧａＡｓ層、電子供
給層５４はｎ型ＡｌＧａＡｓで形成する。これらの各層
を形成した後、メサエッチングを行って、メサ構造６２
を残して周囲の部分を除去する。その後、各電極を形成
する。第２図（Ａ）においては、Ａ１ショットキ電極か
らなるゲト電極５７が示されている。

第２図（Ｂ）はメサ構造と電極の平面パターンを示す、
メサ構造６２は平面より突出している部分である。この
ほぼ中央部にゲート電極５７か横方向に延在して形成さ
れ、その１端はゲート電極パッド５７ａに連続する。こ
のゲート電極５７を挾んで図中上下にオーミック電極で
あるソース電極５８及びドレイン電極５９が形成される
。なお、ソース電極５８及びドレイン電極５９のオーミ
ック接触を補助するため、これらの電極の下にドブ領域
を設けることも提案されている。

以上説明した従来の技術によるＨＥＭＴは、基板として
ＧａＡｓを用いるものであった。その後、基板としてＩ
ｎＰを用いるものも提案されている。この場合、基板５
１として半絶縁性ＩｎＰ　、バッファ層５２としてｉ型
りｎ＾ＩＡｓ、電子走行層５３としてｉ型１ｎＧａＡＳ
、電子供給層５４としてｎ型１ｎＡＩＡＳが用いられる
。

［発明が解決しようとする課題］ ところが、ＩｎＰを基板とするＨＥＭＴの場合に特に、
ゲート特性が不十分なものであることが発見された。

本発明者らの研究の結果、クー１−電極５７と電子走行
層５３の接触に原因があることが分がったすなわち、Ｉ
ｎＧａＡｓ層は、　残留不純物濃度が１０１６Ｃ，−３
程度あり、さらにバリア高さが小さく、空乏層幅も小さ
い。このため、ゲート電極がＩｎＧａＡｓ層に接触する
とオーミック接触に似た電流を流しやすい接触が形成さ
れてしまい、リーク電流が大きいことが分かった。この
様に、従来のメサアイソレーションを用いた化合物半導
体装置において、メサ構造の側壁におけるアイソレーシ
ョンは必ずしも十分ではなかった。

本発明の目的は、メサアイソレーションを採用し、かつ
メサ側壁部分でのアイソレーションを改善した化合物半
導体装置を提供することである。

［課題を解決するための手段］ 本発明によれば、メサ構造によるアイソレーションを行
っている化合物半導体装置において、メサ段差部に露出
する活性層とメサ段差部を横切る電極との電気的リーク
をなくすため、メサ段差囲壁部分に高抵抗層を設け、電
気的リークを押さえる。

第１図（Ａ）、（Ｂ）は本発明の原理説明図であり、第
１図（Ａ）か部分断面図、第２図（Ｂ）が平面図である 第１図（Ａ）を参照して説明すると、基板１の上に活性
層３、表面層４が形成され、メサエッチングがなされて
いる。このメサ５の側壁部に高抵抗率材料の層６が形成
されている。活性層３表面にチャネル１０が形成されて
いる６メサの段差部を横切ってゲート電極等の電極７か
形成されている。

第１図（Ｂ）の平面図を参照して説明すると、活性層３
、表面層４を含むメサ５周辺の側壁部分に高抵抗率材料
の層６が形成される。すなわち、メサの側壁は高抵抗率
材料の層６によって覆われ、その上に電極を形成しても
メサの側壁と電極とは直接接触はしない。

［作用］ 以上説明したように、本発明によれば、メサ５の側壁が
高抵抗率の材料の層６で覆われるため、活性層３かメサ
上に形成された電極７と直接接触することがなくなる６
従って、メサ段差側壁部分でのリーク電流は大きく抑制
され、デバイスの特性か向上する。

［実施例］ 第３図（Ａ）、（Ｂ）、（Ｃ）に本発明の実施例による
高電子移動度トランジスタ（ＨＥＭＴ）を示す。第３図
（Ａ）かメサと電極の平面パターンを示し、第３図（Ｂ
）か第３図（Ａ）のＩ［［ＢＩＩＩＢ線に沿う断面を示
し、第３図（Ｃ）が第３図（Ａ）におけるｍｃ−ｍｃに
沿う断面を示す。

第３図（Ａ）において、メサ２２の測を部分には絶縁Ｉ
Ｉ！１６が形成されている。この絶縁膜１６を備えたメ
サ２２上にソース電極■８、ゲート電極１７、ドレイン
電極１９か形成される。

第３図（Ｂ）は電流の流れる方向に沿う断面図である。

半絶縁性のＪｎＰ基板１１の上にＩｎＡｌＡｓバッファ
層１２か形成され、その上にｉ型１ｎＧａＡｓ電子走行
層１３とｎ型１ｎＡＩＡｓ電子供給層１４、ｎ型ＩｎＧ
ａＡｓコンタクト層１５が形成され、チャネル部上のの
ｎ型１ｎＧａＡｓコンタクト層は除去されている。

ｎ型りｎ＾ＩＡｓ層１４の上にゲート電極１７が形成さ
れ、ｎ型１ｎＧａＡｓコンタク１へ層１５の上にソース
電極１８、ドレイン電極１つか形成されている。なお、
メサの側壁となる部分の上には絶縁膜１６が形成されて
いる。電子供給層１４から供給された電子が電子走行層
１３に移り、２次元電子カス２０を形成する。この２次
元電子ガス２０はメサの側壁においては絶縁膜１６によ
って絶縁され、各電極１７．１８．１９から電気的に分
離される。

第３図（Ｃ）は、第３図（Ａ）のｍｃ−ｍｃ線に沿う断
面図を示す。すなわち、ゲート電極１７に沿う方向の断
面図である６ゲート電極１７の下にはｎ型１ｎＧａＡｓ
コンタクト層１５は存在せず、ｎ型りｎ＾１＾Ｓ電子供
給層１４が配置される。ゲート電極１７はメサの段差部
を横切って形成されており、メサの側壁においては、絶
縁膜１６を介してｉ型ＩｎＧａＡｓ電子走行層１３と対
向している。

たとえば、半絶縁性ＴｎＰ基板は「ｅをドーグしたＩｎ
Ｐであり、バッファ層１２はｉ型ＩｎＡｌＡｓ層であり
、電子走行層１３は厚さ約８００人のｉ型１ｎＧａＡｓ
層であり、電子供給層１４はたとえば厚さ３００人、不
純物濃度１×１０１８ＣＩＩ−３のｎ型Ｉｎ＾ＩＡｓ層
で形成される。また、絶縁膜１６はＳｉｏ２．５１３Ｎ
　等の絶縁物や高抵抗ＧａＡｓ等の高抵抗率半導体で形
成される。

第３図（Ａ）、（Ｂ）、（Ｃ）に示すＨＥＭＴ構造はた
とえば以下のようにして作成することができる。半絶縁
性ＩｎＰ基板１１の上に、ｉ型１ｎＡＡｓ層１２、ｉ型
１ｎＧａＡｓ層１３、口型Ｉｎ＾１＾Ｓ層１４、ｎ型１
ｎＧａＡｓ層１５をＭＢＢ、ＭＯＣＶＤ、ＬＰＥ等によ
ってエピタキシャルに積層し、レジスト層塗布後メサを
形成すべき部分にレジストパターンを形成し、たとえば
、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２０：　＝　１　：　１　
：　４０　ノエツｆ−ング液で、ｉ型ＩｎＡｌＡｓバッ
ファ層１２までエツチングする。次に、たとえばＳ　ｉ
　Ｏ２膜をＣＶＤにより約３０００Åの厚さに堆積し、
異方性の強いドライエツチングを行う。たとえば、ＣＨ
Ｆ３ガス、エツチング電力２００ＷのＲＩＥエツチング
を行うと、メサの段差部分側壁にのみＳｉＯ２か残った
いわゆるサイドウオールが形成できる。次に、ソース電
極、ドレイン電極のオーミック電極、ゲート電極のショ
ットキ電極を形成する６たとえば、オーミック電極は厚
さ約１ｏｏｏ人のＡｕＧｅ層と、厚さ約２０００人Ａｕ
層の積層で形成され、ショットキ電極はたとえば厚さ約
４０００人のへ１層で形成される。

以上述べた実施例に従って、ＨＥＭＴを作成した。ゲー
ト順方向電流の立ち上がり電圧（ターンオン電圧〉が従
来は約０．４５Ｖであったのか、０．５５Ｖと改善され
た。すなわち、約０．ＩＶ立ち上かり電圧が上昇した。

また、ショットキ電極特性を記述する理想因子（ｎ値）
は２，５より２．０に低下し、ショットキ特性も理想に
近付くことが確認された。なお、ここでいう理想因子（
ｎ値）とは横軸にゲート電極、縦軸に電流密度の対数を
取ったときの特性の傾きの逆数に比例するものであり、
正常なショットキ接触の場合には、ｎ＝１となる。

　０ なお、メサ開型の絶縁膜１６としては、電気的絶縁のた
めには、たとえば１００Å以上のシリコン酸化膜であれ
ば十分であるが、活性層と電極との間の容量を減らすた
めには厚い方が望ましい。

第４図は本発明の他の実施例によるヘテロ接合ＦＥＴを
示す。半絶縁性１ｎＰ基板３１の上にバッファ層３２が
形成され、その上にｎ型１ｎＧａＡｓで形成される活性
層３３、ｉ型１ｎＰ層３４が形成される。たとえば、ｎ
型１ｎＧａＡｓ層３３は厚さ約２０００Å、不純物濃度
１　ｘ　１０１７ｃｉ−３であり、ｉ型ＩｎＰ層３４は
たとえば厚さ約５００Åのノンドープ層で形成される。

表面からバッファ層３２の途中までメサエッチングがな
され、その側壁を絶縁膜３６で覆う。この側壁上の絶縁
膜３６の形成は、上に述べた実施例同様、全面に絶縁膜
３６をＣＶＤ等によって作成した後、ＲＩＥよって異方
性エツチングを行い、平面上の絶縁膜３６を除去するこ
とによって作成できる。このようにして、作成したメサ
′ｌＩ４造の上に所定の電極を作成すること等により、
ヘテロ接合ＦＥＴが作成される。

１ 以上実施例に沿って本発明を説明したが、本発明はこれ
らに制限されるものではない、たとえば種々の改良、変
更、組み合わせ等が可能なことは当業者に自明であろう
、 ［発明の効果］ 以上説明したように、本発明によれば、メサ構造内の活
性層とメサ構造の側壁段差部を覆って形成される電極と
の間に高抵抗率材料の層が挿入されるため、電極のリー
ク電流が抑制され、電気的特性が向上する。

特に、活性層がＩｎＧａＡｓ層である場合に効果が顕著
である。

【図面の簡単な説明】

第１図（Ａ）、（Ｂ）は本発明の原理説明図であり、第
１図（Ａ＞は部分断面図、第１図（Ｂ）はメサの平面図
、 第２図（Ａ）、（Ｂ）は従来の技術によるメサアイソレ
ーションのデバイス構造を示し、第２図　２ （Ａ）は断面図、第２図（Ｂ）はメサと電極の平面パタ
ーンを示す平面図、 第３図（Ａ）、（Ｂ）、（Ｃ）は本発明の実施例による
ＨＥＭＴを示し、第３図（Ａ）はメサと電極の平面パタ
ーンを示す平面図、第３図（Ｂ）、（Ｃ）は断面図、 第４図は本発明の他の実施例によるヘテロ接合ＦＥＴを
示す断面図である。 図において、 ０ １ ２ ３ 基板 活性層 表面層 メサ 高抵抗率材料の層 電極 チャネル 半絶縁性１ｎＰ基板 ＩｎＡｌＡｓバッファ層 ＩｎＧａＡｓ電子走行層 　４ ５ ６ ７ ８ ９ ０ １ ２ ３ ４ ６ ｎ型１ｎＡＩＡｓ電子供給層 ｎ型１ｎＧａＡｓコンタクト層 絶縁膜 ゲート電極 ソース電極 ドレイン電極 ２次元電子ガス 基板 バッファ層 活性層 表面層 絶縁膜 ３ ４ （Ａ）断面 （Ａ）部分断面図 （Ｂ）メサ平面図 １：基板 ３：活性層 ４：表面層 ５：メサ ６：高抵抗率材料の層 ７：電極 １０：チャネル 本発明の原理説明図 第１図 ５７ａ：ゲート電極バッド ５８：ソース電極 ５９ニドレイン電極 ６０：２次元電子ガス ６２：メサ 従来技術によるメサアイソレーションのデバイス構造第
２図 （Ａ）メサと電極の平面パターン （Ｂ）　ＩＩＩＢ−１１［Ｈに沿う断面第３図（その１
） （Ｃ）　Ｉ［［Ｃ−１１［Ｃに沿う断面本発明の実施例
によるＨＥＭＴ 第３図（その２〉 ４ ３１：基板 ３２：バッファ層 ゛３３：活性層 ３４：表面層 ３６：絶縁膜 他の実施例によるヘテロ接合ＦＥＴ 第４図

Claims (2)

【特許請求の範囲】
1. （１）、基板上に形成したデバイス構造をメサエッチン
   グによってアイソレーションする化合物半導体装置であ
   って、 メサ段差側壁には活性層の端部が露出しており、 メサ段差側壁部のみに高抵抗率材料の層が形成され、前
   記露出した活性層端部を覆っている化合物半導体装置。
2. （２）、前記活性層はＩｎＧａＡｓを主成分とし、さら
   に隣接して電子供給層として働くｎ型ＩｎＡｌＡｓを含
   み、ＨＥＭＴを構成する請求項１記載の化合物半導体装
   置。