JP2005209969A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】素子分離のためのメサ構造部により良好な素子分離特性を得つつ、ショットキー障壁が低いことに基因するゲートリーク電流の増大を防止する。
【解決手段】半導体素子10は、半絶縁性基板12と、メサ構造部18である、チャネル活性層14を含む化合物半導体の積層構造体20と、この積層構造体上に設けられている第1及び第2金属主電極22a及び22bと、チャネル層よりも深い位置にまで設けられている第1及び第2イオン注入領域40a及び40bと、第1イオン注入領域内から、チャネル活性層の上側を越えて第2イオン注入領域内へとチャネル幅方向に沿って設けられている金属制御電極26とを具える。
【選択図】図１

Description

この発明は、半導体素子及びその製造方法に関し、特に電界効果トランジスタ（以下、単にＦＥＴとも称する。）及びその製造方法に関する。
例えば、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ構造を有するＦＥＴにおいて、素子分離を行うために、メサ構造が採用される場合がある。このとき、ＩｎＧａＡｓチャネル層とゲート電極とが接触してしまうと、ゲートリーク電流が発生して、素子の特性が大幅に劣化してしまう。
また、素子分離を行うために形成されるサイドウォールと、このサイドウォールから露出しているＩｎＧａＡｓチャネル層とに、ゲート電極を接触させないための構造として、ＩｎＧａＡｓチャネルのみを選択的にエッチングすることで、ゲート電極とＩｎＧａＡｓチャネルとの間にリセスを形成する構成が知られている（例えば、非特許文献１参照）。
さらに、ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ構造と、素子分離を行うために形成されるいわゆるメサ構造とを有するＦＥＴにおいて、このメサ構造から露出しているＩｎＧａＡｓチャネル層に、ゲート電極を接触させないための構造として、ＩｎＧａＡｓチャネル層のみを選択的にエッチングすることで、ゲート電極とＩｎＧａＡｓチャネル層との間に空隙が形成される構造が知られている（例えば、非特許文献２参照）。
さらにまた、素子分離を行うための構成として、ＩｎＧａＡｓチャネル層とゲート電極とが接触することによるゲートリーク電流の増大が懸念されるメサ構造を形成する代わりに、アクティブ領域以外の全ての領域を、イオン注入により半絶縁状態とするいわゆるプレーナ型ＦＥＴ構造をとることで、ＩｎＧａＡｓチャネル層の露出を避けることにより、ゲートリーク電流の発生を防止する構成が知られている（例えば、非特許文献３参照）。
加えて、素子分離を行うための構成としてメサ構造を形成し、このメサ構造からＩｎＧａＡｓチャネル層が露出している側壁部にイオン注入を行うことで、ＩｎＧａＡｓチャネル層とゲート電極とを分離する構成も知られている（例えば、特許文献１参照）。
特開平８−２７９５２０号公報 S. R. Bahl and J. A. Alamo "Elimination of Mesa-Sidewall Gate Leakage in InAlAs/InGaAs Heterostructures by Selective Sidewall Recessing." IEEE Electron Device Lett., vol.13 no.4,p.195,1992. A. Fathimulla J.Abrahams,T.Loughran and H.Hier,"High-Performance InAlAs/InGaAs HEMT's and MESFET's," IEEE Electron Device Lett., vol.26,no.15,p.1172,1990. A. S. Brown et al., "Low-Temperature Buffer AlInAs/GaInAs on InP HEMT Technology for Ultra-high-speed Integlated Circuits," in Proc. IEEE GaAs IC Symp., 1989,P143
例えば、上述の非特許文献１に記載されている技術によれば、ゲート電極とＩｎＧａＡｓチャネル層との間のリセスに、このリセスを形成するためのリセスエッチング工程に使用されるエッチャントが残留してしまう。この残留エッチャントは、一般に過酸化水素等の酸化剤を含有している。従って、残留エッチャントが電子を供給するＩｎＡｌＡｓ層を酸化してしまうので、ＦＥＴの動作の信頼性が低下してしまう。
また、上述の非特許文献２に記載されている技術によれば、ゲート電極を形成した後に、エアブリッジを形成するため、ゲート電極が露出した状態で、ゲート電極の直下をエッチングする必要がある。一般に金属により形成されているゲート電極が露出した状態で、半導体層のエッチングを行うと、いわゆる電池効果現象により半導体層が異常エッチングされてしまう。結果として、ＦＥＴの素子特性が悪化してしまう。
さらに、上述の非特許文献３に記載されている技術によれば、バンドギャップ幅を考慮すると、アクティブ領域以外の全ての領域を、イオン注入により半絶縁状態として、良好な素子間分離特性を得ることは、困難である。
上述したように、素子分離のためのメサ構造を具えている電界効果トランジスタにおいて、ショットキー障壁が低いことに基因するゲートリーク電流の発生を効果的に防止する構成は、依然として実現されていないのが現状である。従って、いわゆるメサ構造により良好な素子分離特性を得つつ、ゲートリーク電流の発生を効果的に防止した半導体素子を実現するための技術が嘱望されている。
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体素子は、下記のような構成上の特徴を有している。
すなわち、この発明の半導体素子は、半絶縁性基板と、化合物半導体の積層構造体と、第１及び第２金属主電極と、第１及び第２イオン注入領域と、金属制御電極とを具えている。この化合物半導体積層構造体は、半絶縁性基板上にメサ構造部として設けられていて、かつチャネル活性層を含む。
第１金属主電極及び第２金属主電極は、化合物半導体の積層構造体上にそれぞれ設けられていて、メサ構造部の上面においてチャネル長方向に、互いに離間して設けられている。
第１及び第２イオン注入領域は、第１及び第２金属主電極間のメサ構造部の領域であって、チャネル幅方向に対向する当該領域の端部領域にメサ構造部の上面からチャネル層よりも深い位置にまで、互いに離間して設けられている。
金属制御電極は、第１イオン注入領域内から、チャネル活性層の上側を越えて、第２イオン注入領域内へとチャネル幅方向に沿って設けられている。
また、この発明の半導体素子の製造方法によれば、主として、下記のような工程を含んでいる。
先ず、半絶縁性基板上に、チャネル活性層を中間層として含む、化合物半導体の積層構造体を形成する。
次いで、積層構造体に対し、イオン注入を行って、第１及び第２膨大部及びこれら膨大部間を連結するくびれ部を有する非イオン注入領域と、この非イオン注入領域によって囲まれ、くびれ部を挟んで対向して設けられ、及び積層構造体の表面からチャネル活性層よりも深い位置にまで達する第１及び第２イオン注入層とに区画する。
次に、積層構造体の表面に、平面的にみてくびれ部を中心として、その周辺の第１及び第２膨大部及び第１及び第２イオン注入層の一部分にわたる内側領域を設定し、この内側領域の外周領域を、積層構造体の表面から半絶縁性基板が露出するまでエッチングして、第１及び第２メサ膨大部と第１及び第２メサイオン注入領域とを含む、メサ構造部を形成する。
さらに、第１及び第２メサ膨大部上に、第１及び第２金属主電極を、それぞれ形成する。
次に、第１及び第２金属主電極が設けられているメサ構造部の上側全面を覆う層間絶縁膜を形成する。
次いで、層間絶縁膜に、第１及び第２金属主電極間をこの主電極間方向と直交する方向に延在し、くびれ部の非イオン注入領域の表面及び第１及び第２メサイオン注入領域の表面の一部分を連続的に露出する細長の第１開口部を形成する。
さらにまた、第１開口部に露出する非イオン注入領域の部分及び第１及び第２メサイオン注入領域の部分を、チャネル活性層に非到達の深さまでエッチングして、電極間方向の幅が、第１開口部の幅よりも幅広のリセスを形成する。
然る後、リセスの底面に直立し、第１開口部を貫通し、第１開口部の延在方向の両端部分が第１及び第２メサイオン注入領域内にある金属制御電極を形成する。
この発明の半導体素子の構成によれば、メサ構造により良好な素子分離特性を得つつ、ショットキー障壁が低いことに基因するゲートリーク電流の増大を効果的に防止することができる。従って、動作の信頼性が向上した半導体素子を提供することができる。
また、この発明の半導体素子の製造方法によれば、金属制御電極を形成する際に行われるいわゆるリセスエッチング工程を行う場合でも、層間絶縁膜又はレジストパターンにより、チャネル活性層は露出せず、保護されることとなるので、チャネル活性層が不純物に汚染されて、その機能が低下又は喪失してしまうのを防止することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれらに限定されない。
〈第１の実施の形態〉
１−１−１．半導体素子の構成
この発明の半導体素子１０の構成例について、図１及び図２を参照して説明する。
図１（Ａ）は、基板に形成される１つの半導体素子１０が占める領域を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。この発明の構成例では、基板に形成される多数の素子のうち、１つの素子であるＦＥＴとして、ＩｎＰ基板を使用したシングルリセスを有する高電子移動度トランジスタ（以下、単にＨＥＭＴとも称する。）の構成を例にとって説明する。
図１（Ｂ）は、図１（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。図１（Ｃ）は、図１（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。
この発明の半導体素子１０は、半絶縁性基板１２を含んでいる。この例では、半絶縁性基板１２を、ＩｎＰ基板１２とする。しかしながら、この半絶縁性基板１２は、ＦＥＴ（以下、単に素子とも称する。）の設計に応じて選択される任意好適な基板を選択することができる。
この半絶縁性基板１２の一方の主面（基板面とも称する。）１２ａ上には、チャネル活性層１４を含む、化合物半導体の積層構造（単に、積層構造体とも称する。）２０が設けられている。この例の化合物半導体の積層構造２０は、下層の層１３、中間層としての２つの層１４、１５及び上層の層１６を含んでいる。この例では、半絶縁性基板であるＩｎＰ基板１２上に、ＩｎＡｌＡｓバッファ層１３が設けられている。このＩｎＡｌＡｓバッファ層１３上には、電子走行層であるチャネル活性層１４、すなわちこの例ではＩｎＧａＡｓチャネル活性層１４が設けられている。
ＩｎＧａＡｓチャネル活性層１４上には、電子供給層であるドナー層１５、すなわちこの例ではＩｎＡｌＡｓドナー層１５が設けられている。
図１（Ｂ）及び図１（Ｃ）に示す構成例では、ドナー層１５として、ＩｎＡｌＡｓ層の単層とする例を図示したが、単層とする代わりに、ドナー層１５を一部に含む、複数の層からなる積層体とすることもできる。
このような積層体とする場合には、チャネル活性層１４よりもバンドギャップが大きく、かつ半絶縁性基板１２上にエピタキシャル成長させることが可能な２種類以上の半導体材料、例えばＩｎＡｌＡｓ又はＩｎＰからなる層を任意好適な層数だけ積層する構造とすることができる。
この積層体の具体例につき、図２を参照して説明する。図２は、図１（Ａ）のＩ−Ｉ’で示した一点鎖線と同じ位置で切断した切り口を示す模式的な図である。図２に示す構成例では、チャネル活性層１４上に、アンドープＩｎＡｌＡｓスペーサ層１５０と電子供給層であるＩｎＡｌＡｓドナー層１５とアンドープＩｎＡｌＡｓショットキー接合層１５２とを順次に積層させた積層体を設けてある。なお、スペーサ層１５０は、ドナー層１５とチャネル活性層１４とを分離するための層であり、ショットキー接合層１５２は、制御電極２６とのショットキー接合を形成するための層である。
このような積層体により、制御電極２６とドナー層１５とのより良好なショットキー接合を得ることができる。
単層としてのＩｎＡｌＡｓドナー層１５上又は上述の積層体上には、ｎ+−ＩｎＧａＡｓキャップ層１６が設けられている。
すなわち、この例の半導体素子１０は、ＩｎＧａＡｓチャネル活性層１４とＩｎＡｌＡｓドナー層１５とのヘテロ構造を含む積層構造体２０を有するＨＥＭＴである。
この積層構造体２０は、半導体素子１０の主要構成成分であって、この主要構成成分をメサ構造の部分（単にメサ構造又はメサ構造部とも称する。）１８として形成してある。このメサ構造部１８は、ＩｎＡｌＡｓバッファ層１３の一部分と、チャネル活性層１４と、ドナー層１５と、ｎ+−ＩｎＧａＡｓキャップ層１６とを含んでいる。
このような構造の半導体素子１０の、主要構成成分をメサ構造部１８として形成することにより、基板１２に互いに隣接している半導体素子間を確実に素子分離することができる。
この例では、このメサ構造部１８は、全体的に、四角錐台の形状を有していて、上方から見た平面形状は、矩形である。
積層構造体２０の最上層として、ｎ+−ＩｎＧａＡｓキャップ層１６が形成されている。このキャップ層１６は、オーミックメタルと接続するためのコンタクト層である。この上面１６ｘ上には、オーミックメタルである、第１金属主電極２２ａ及び第２金属主電極２２ｂがそれぞれ設けられている。周知の通り、これら第１及び第２金属主電極は、そのいずれか一方がソース電極として、また、他方がドレイン電極として用いられる。
第１金属主電極２２ａ及び第２金属主電極２２ｂは、上面１６ｘ上で互いに離間して並置されている。これら第１及び第２金属主電極２２ａ及び２２ｂの対向辺２３ａ及び２３ｂは、平行となっている。メサ構造部１８の上面１６ｘと側面１８ａとの境界は、エッジ部を形成している。第１及び第２主電極２２ａ及び２２ｂの対向辺２３ａ及び２３ｂと平行な一組のエッジ部１８ｂ及び１８ｂと、このエッジ部１８ｂ、１８ｂと直交する一組のエッジ部１８ｃ及び１８ｃとを有している。上述した第１及び第２金属主電極２２ａ及び２２ｂは、メサ構造部１８の上面１６ｘからエッジ部１８ｂを経て、メサ構造部１８の側面１８ａを覆って延在するように、それぞれ設けられている。
第１及び第２金属主電極２２ａ及び２２ｂは、積層構造体２０の最上層であるキャップ層とオーミックコンタクトがとれる任意好適な材料で形成される。この材料を好ましくは、チタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａｕ）又は金−ゲルマニウム（ＡｕＧｅ系）合金とするのがよい。
第１及び第２金属主電極２２ａ及び２２ｂ間に露出している、メサ構造部１８の露出領域内には、２つのイオン注入領域、すなわち第１及び第２の半絶縁性のイオン注入領域４０ａｂ及び４０ｂｂが互いに離間して島状領域として設けられている。なお、以下の説明において、両イオン注入領域を代表して符号４０で示す場合もある。
この第１及び第２のイオン注入領域４０ａｂ及び４０ｂｂは、メサ構造部１８の露出面から、基板面１２ａに対し垂直な方向に、電子走行層であるチャネル活性層１４が形成されている深さより、深い位置まで設けられている。
また、メサ構造部１８の上面１６ｘにおいては、イオン注入領域４０は、基板面１２ａに平行な方向に、対向する２つのエッジ部１８ｃ、１８ｃと第１及び第２金属主電極２２ａ及び２２ｂの対向辺２３ａ、２３ｂとで囲まれている領域内へ、エッジ部１８ｃ、１８ｃから半導体素子１０の機能を損なわない距離の範囲にまで、形成される。この構成例では、図１（Ａ）の平面図からも理解できるように、メサ構造部１８を上方からみたときの、第１及び第２イオン注入領域４０ａｂ及び４０ｂｂの輪郭形状は、矩形である。
ここでいう「機能を損なわない範囲」は、製造される半導体素子に求められる機能及び特性を十分に保持することができる距離として決定すればよい。好ましくは、この距離を、エッジ部１８ｃからメサ構造部１８の構成領域の内側へと向かって、０．５μｍ〜１μｍの範囲内とするのがよい。
また、第１及び第２イオン注入領域４０ａｂ及び４０ｂｂは、図中、エッジ部１８ｃに沿う方向、従ってチャネル長方向については、第１及び第２金属主電極２２ａ及び２２ｂ間の間隙全体に渡るように、延在させて設ける例を示してある。しかしながら、このイオン注入領域４０を形成する目的は、チャネル活性層１４と後述する金属制御電極２６とを離間させて電気的に分離することにある。従って、この第１及び第２イオン注入領域４０ａｂ及び４０ｂｂは、金属制御電極２６の直下に相当する領域のみ、すなわち金属制御電極の輪郭の幅と等しい程度に形成してもよい。
化合物半導体の積層構造体２０及び第１及び第２の金属主電極２２ａ及び２２ｂ上には、これらを被覆するスペーサ層間膜３０が設けられている。このスペーサ層間膜３０は、ＳｉＯＮ、ＳｉＮ等というシリコン酸化膜とかシリコン窒化膜等といった絶縁性の材料により形成するのがよい。
スペーサ層間膜３０には、これを厚み方向に貫通するとともに第１及び第２の金属主電極２２ａ及び２２ｂ間の領域であって、主電極間方向に直交する方向、すなわち対向辺２３ａ及び２３ｂに沿う方向に延在する長尺の開口部３０ａが形成されている。この開口部３０ａの直下のｎ+−ＩｎＧａＡｓキャップ層１６には、開口部３０ａと連通し、かつこれに沿う形状でリセス１７が設けられている。図１に示す構成例では、このリセス１７は、ＩｎＡｌＡｓドナー層１５の上面を露出させている。一方、図２に示す構成例では、リセス１７は、アンドープＩｎＡｌＡｓショットキー接合層１５２の上面を露出させている。
このリセス１７の、長尺方向と直交する、チャネル長方向における幅は、開口部３０ａの幅よりも広くして設けられている。また、このリセス１７の長尺方向は、開口部３０ａから露出するＩｎＡｌＡｓドナー層１５又はアンドープＩｎＡｌＡｓショットキー接合層１５２がより大きく露出するように、開口部３０ａの下端の輪郭よりも拡大されている。
リセス１７の、第１及び第２の金属主電極２２ａ及び２２ｂの対向辺２３ａ及び２３ｂと平行に延在する方向の両端は、チャネル幅方向に沿って、第１及び第２イオン注入領域４０ａｂ及び４０ｂｂ各々内にそれぞれ位置している（図１（Ｃ）に位置的に示してある。）。
上述したＩｎＡｌＡｓドナー層１５の上面には、スペーサ層間膜３０を貫通する金属制御電極２６が設けられている。この金属制御電極２６は、リセス１７及び開口部３０ａを、すなわち、ｎ+−ＩｎＧａＡｓキャップ層を非接触で突き抜けて、鉛直に直立するように設けられている。また、図１に示す構成例では、この金属制御電極２６は、開口部３０ａを埋め込む幅で、かつリセス１７の幅及び長さよりも狭い幅で設けられている。また、金属制御電極２６の頂部は、幅広にしてスペーサ層間膜３０上に設けられている。
一方、図２の構成例では、金属制御電極２６の頂面は、スペーサ層間膜３０の上面と同一レベルに形成されている。この金属制御電極２６は、第１及び第２金属主電極２２ａ及び２２ｂから露出しているメサ構造１８のエッジ部１８ｃと直交して交差して、延在している。すなわち、金属制御電極２６は、対向する２つのエッジ部１８ｃ及び１８ｃを越えて、メサ構造部１８の外側にまで延在している。
金属制御電極２６は、製造される半導体装置の仕様に準じて選択される任意好適な材料により形成される。好ましくは、例えばチタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Ａｕ）、アルミニウム（Ａｌ）等のいずれかの金属又はこれらの合金により形成するのがよい。
このように、この発明の半導体素子１０は、チャネル活性層１４及び金属制御電極２６を互いに離間させる半絶縁性の第１及び第２イオン注入領域４０ａｂ及び４０ｂｂを島状領域として具えている。従って、チャネル活性層１４及び金属制御電極２６が直接的に接触しないので、ゲートリーク電流の増大を効果的に防止することができる。従って、素子の動作の信頼性をより向上させることができる。
１−１−２．半導体素子の製造方法
次に、図１（Ａ）、（Ｂ）及び（Ｃ）及び図２を参照して説明した半導体素子１０の製造方法について、図３から図９を参照して説明する。
図３（Ａ）は、製造工程を説明するための概略的な平面図であり、図３（Ｂ）は、製造中途の半導体素子を、図３（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図である。
図４（Ａ）及び（Ｂ）は、図３（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図４（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図５（Ａ）及び（Ｂ）は、図４（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図５（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図６（Ａ）及び（Ｂ）は、図５（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図６（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図７（Ａ）及び（Ｂ）は、図６（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図７（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図８（Ａ）及び（Ｂ）は、図７（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図８（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図９（Ａ）及び（Ｂ）は、図８（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図９（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
先ず、図３（Ｂ）に示すように、半絶縁性基板１２上に、チャネル活性層１４を含む化合物半導体の積層構造体２０を形成する。この積層構造体２０は、複数の化合物半導体層を、順次に、エピタキシャル成長させることにより形成する。
この例では、ＩｎＡｌＡｓ予備バッファ層１３ａを、半絶縁性基板であるＩｎＰ基板１２上に形成する。この形成は、従来公知の任意好適な条件で行われるエピタキシャル成長工程により行われる。
同様に、ＩｎＡｌＡｓ予備バッファ層１３ａ上に、予備チャネル活性層１４ａ、すなわちＩｎＧａＡｓ予備チャネル活性層１４ａを形成する。
次いで、ＩｎＧａＡｓ予備チャネル活性層１４ａ上に、図１の構成例では、予備ドナー層１５ａ、すなわちＩｎＧａＡｓ予備ドナー層１５ａを形成する。また、図２の構成例では、スペーサ層１５０、ドナー層１５及びショットキー接合層１５２を順次に成膜して積層体を形成する。なお、図２の積層体は、以下の説明では、ドナー層の形成と特に変わるところがないので、特に言及する場合を除き、ドナー層１５の説明で代表する。
次に、ＩｎＧａＡｓ予備ドナー層１５ａ上に、ｎ+−ＩｎＧａＡｓ予備キャップ層１６ａを形成する。
このようにして、エピタキシャル成長層が積層された、化合物半導体の積層構造体２０を形成する。
なお、製造するデバイスの仕様により、積層構造体２０を形成する各層のエピタキシャル成長工程については、必要ならば、格子整合を考慮したエピタキシャル成長層として形成することができる。
図３（Ａ）及び（Ｂ）に示すように、積層構造体２０には、内側領域、すなわち活性層形成領域２０’を予め設定しておく。ここでいう活性層形成領域２０’とは、積層構造体２０のうち、後述する工程により、イオン注入領域又はエアギャップが形成されたときに、チャネル活性層１４が残存する部分領域である。この活性層形成領域２０’の上方からみた平面形状は、例えば矩形状とする。
次いで、図４（Ａ）及び（Ｂ）に示すように、設定された活性層形成領域２０’を覆う活性層形成用レジスト層（レジストパターン）１９ａを形成する。このレジストパターン１９ａの平面形状は、例えば、矩形状のくびれ部１９ａｂを中心として、その両側に、矩形状の膨大部１９ａａ１及び１９ａａ２を有した形状となっている。
この活性層形成用レジスト層１９ａのレジスト材料としては、従来公知の任意好適な材料を使用することができる。好ましくはノボラック樹脂系のレジスト材料で、従来公知の方法で２μｍ以上の厚さの層１９ａとして形成するのがよい。
次に、活性層形成用レジストパターン１９ａをマスクとして用いて、積層構造体２０に、従来公知のイオン注入装置を使用したイオン注入工程により、イオン２１をイオン注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）する。このイオン注入は、イオン注入層４０が、予備キャップ層１６ａの上面から予備チャネル活性層１４ａより深い位置にわたって形成されるように行われる。この例では、このイオン注入層４０を、予備キャップ層１６ａの上面すなわち積層構造体２０の上面からＩｎＡｌＡｓ予備バッファ層１３ａ内の中途の深さ（レベル）まで形成する。イオン注入が行われない領域は、バッファ層１３、チャネル活性層１４、ドナー層１５及びキャップ層１６として残存している領域である。図中、この領域を符号１９’ａとして示す。非イオン注入領域１９’ａは、マスクパターンの両膨大部１９ａａ１及び１９ａａ２下側に対応する第１及び第２膨大部１９’ａａ１及び１９’ａａ２の領域とマスクパターン１９ａのくびれ部１９ａｂの下側に対応する、これら第１及び第２の膨大部間を連結するくびれ部１９’ａｂの領域とを有している。
このイオン注入工程により、マスクパターン１９ａで覆われていない領域が、イオン注入層４０に変えられる。また、マスクパターン１９ａで覆われている領域が非イオン注入領域１９’ａとなる。イオン注入層４０は、マスク（レジスト）パターン１９ａのくびれ部１９ａｂの下側に残存形成されるくびれ形状の非イオン注入領域１９’ａｂの両側に、非イオン注入領域１９’ａｂを挟むようにして、第１及び第２イオン注入層４０ａ及び４０ｂとして区画されて形成される。
これら第１及び第２のイオン注入層４０ａ及び４０ｂは、積層構造体２０を構成する元の各層の性質が半絶縁性に変化した層領域である。また、この構成例では、第１及び第２イオン注入層４０ａ及び４０ｂの対向辺は、互いに平行となっている。
イオン注入層４０、すなわち半絶縁性の領域を形成するために注入するイオンとしては、好ましくはボロン（Ｂ）又は酸素（Ｏ）のイオンを選択するのがよい。
注入条件としては、例えば、注入エネルギーを好ましくは１０ＫｅＶから３０ＫｅＶの範囲内とし、イオン注入量を、好ましくは、１．０×１０14ｉｏｎｓ／ｃｍ2とするのがよい。
次いで、活性層形成用レジストパターン１９ａを除去する。以上の工程により、積層構造体２０に半絶縁性のイオン注入層４０（４０ａ、４０ｂ）が形成される。
先ず、図４（Ａ）に示すように、イオン注入領域４０を含む積層構造体２０上に、メサ構造形成用レジスト層（レジストパターン）１９ｂを形成するために、積層構造体２０表面に、平面的にみて、非イオン注入領域１９’ａのくびれ部１９’ａｂを中心として、その周辺の第１及び第２膨大部１９’ａａ１、１９’ａａ２と、第１及び第２イオン注入層４０ａ及び４０ｂの一部分とにわたる矩形状の領域、すなわち矩形区域１８’を設定しておく。
次に、図５（Ａ）及び（Ｂ）に示すように、イオン注入領域４０を含む積層構造体２０上に、メサ構造形成用レジスト層（レジストパターン）１９ｂを形成する。この構成例では、レジストパターン１９ｂは、素子分離のためのメサ構造部１８を形成する領域を覆うマスクであり、このレジストパターン１９ｂを、イオン注入領域４０との関係で上方から平面的に見たときに、キャップ層１６を中心として、対称的な、この例では上述した矩形区域１８’上に設ける。
次に、レジストパターン１９ｂをマスクとして用いて、レジストパターン１９ｂから露出しているイオン注入層４０を含む積層構造体２０に対し、エッチングを行う（以下、このエッチングをメサエッチングとも称する。）。また、このエッチングは、上述した矩形区域１８’の外周区域を、積層構造体２０の表面から、イオン注入領域４０ａ及び４０ｂのイオン注入が行われていない領域まで行う。例えば、半絶縁性基板が露出するまで、あるいは図示したように層１３の中途までメサエッチングを行えばよい。
このメサエッチング工程は、例えば、常温（２５℃）で、Ｈ3ＰＯ4系エッチャントにより常法に従って行うことができる。
次いで、メサ構造形成用レジストパターン１９ｂを除去することにより、傾斜した側面１８ａを有するメサ構造体１８が得られる。メサ構造体１８は、第１及び第２メサ膨大部（１９ｂａ、１９ｂｂ）と、第１及び第２メサイオン注入領域（４０ａｂ、４０ｂｂ）とを含でいる。第１及び第２メサ膨大部（１９ｂａ、１９ｂｂ）は、第１及び第２膨大部（１９ａａ１、１９ａａ２）（図４（Ａ）参照。）から得られた領域であり、また、第１及び第２メサイオン注入領域（４０ａｂ、４０ｂｂ）は、第１及び第２イオン注入領域（４０ａ、４０ｂ）から得られた領域である。
このメサ構造部１８については、図１（Ａ）に、その平面的輪郭を、エッジ部１８ｂ及び１８ｂと、１８ｃ及び１８ｃとして示してある。このようにイオン注入層４０をエッチング加工して、チャネル幅方向に、キャップ層１６を中心として、２つに分離した第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂを得る。
図６（Ａ）に示すように、形成されたメサ構造部１８に、互いに離間する第１金属主電極２２ａ及び第２金属主電極２２ｂを形成する（図１（Ｂ）及び図２参照。）。第１金属主電極２２ａ及び第２金属主電極２２ｂ間には、メサ構造１８の中心に対して対称に離間するように設ける。このとき、第１金属主電極２２ａ及び第２金属主電極２２ｂは、対向するエッジ部１８ｃ、１８ｃの一部及びこのエッジ部１８ｃ、１８ｃの一部分に隣接する側面１８ａを露出している。
第１及び第２金属主電極２２ａ及び２２ｂは、既に説明した材料を用いて、従来公知のマスク工程、金属蒸着工程及びリフトオフ工程を任意好適な条件で行うことにより形成することができる。
次いで、図６（Ａ）及び（Ｂ）に示すように、メサ構造部１８並びに第１及び第２金属主電極２２ａ及び２２ｂとを含むバッファ層１３上の全面に、層間絶縁膜としてスペーサ層間膜３０を形成する。スペーサ層間膜３０は、既に説明した材料を用いて、従来公知の例えばプラズマＣＶＤ法により、任意好適な条件で、堆積させることにより形成することができる。
次に、図６（Ａ）及び（Ｂ）に示すように、スペーサ層間膜３０上に、開口１９ｃａを有する開口部形成用レジスト層（レジストパターン）１９ｃを形成する。
然る後、この開口部形成用レジストパターン１９ｃをマスクとして用いて、スペーサ層間膜３０の一部分をエッチング除去して、ｎ+−ＩｎＧａＡｓキャップ層１６を露出する細長の開口部３０ａを第１開口部として形成する。この開口部３０ａは、金属制御電極を形成するための開口であるので、金属制御電極が延在する長さ及び幅方向に、当該金属制御電極の形状に準じて形成される。開口部形成用レジストパターン１９ｃは、エッジ部１８ｃ及び１８ｃ（側面１８ａ）に渡る方向に沿って延在する開口部１９ｃａを有している。従って、レジストパターン１９ｃにより形成される開口部３０ａは、第１及び第２金属主電極間を、これら主電極間方向と直交する方向に、延在するように形成される。さらに、この開口部３０ａは、くびれ部１９’ａｂの非イオン注入領域の表面と、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂの表面の一部分とを、連続的に露出する。
この開口部３０ａの形成は、従来公知のＥＢリソグラフィ工程によりパターニングされたマスクパターン１９ｃを用いた、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）工程により、任意好適な条件で、スペーサ層間膜３０をパターニングすることで行われる。この反応性イオンエッチング工程においては、好ましくは、例えばＳＦ6ガスを用い、圧力３．５Ｐａ（パスカル）、電力（Ｐｏｗｅｒ）を１００Ｗ（ワット）の反応条件として行うのがよい。
この開口部３０ａの形成後、レジストパターン１９ｃを除去する。
図７（Ａ）及び（Ｂ）に示すように、この開口部３０ａのチャネル幅方向の幅Ｌ１は、ドナー層１５の、チャネル方向の幅よりも大きくとってある。次に、金属制御電極形成用レジスト層（レジストパターン）１９ｄを形成する。この金属制御電極形成用レジストパターン１９ｄの形状は、形成される金属制御電極２６の形状に準じた開口部を有するものとする。
すなわち、金属制御電極形成用レジストパターン１９ｄは、スペーサ層間膜３０上に、矩形状の開口部１９ｄａを有するレジストパターンとして形成する。このレジストパターン１９ｄの開口部１９ｄａは、第１及び第２金属主電極２２ａ及び２２ｂから露出しているメサ構造部１８の対向するエッジ部１８ｃにそれぞれ直交する方向、すなわちチャネル幅方向に延在し、その開口幅をＬ２（＞Ｌ１）とする。
図８（Ａ）及び（Ｂ）に示すように、開口部１９ｄａの両端は、メサ構造部１８のエッジ部１８ｃよりも外側に位置している。一方、この開口部１９ｄａのチャネル長方向の幅ｗ１は、形成しようとする金属制御電極の幅と実質的に同一幅としてある。
次いで、金属制御電極形成用レジストパターン１９ｄを残した状態のまま開口部３０ａから露出するｎ+−ＩｎＧａＡｓキャップ層１６のみを選択的に、エッチングする（以下、この工程をリセスエッチング（工程）とも称する。）。このリセスエッチングは、くびれ部１９’ａｂの非イオン注入領域の部分と、第１及び第２メサイオン注入領域４０ａ及び４０ｂの部分とを、キャップ層１６よりも深いが、チャネル活性層１４には達しない深さまで行う。さらにこのリセスエッチングは、好ましくは、例えば、従来公知のクエン酸系エッチャントを用いて、常温（２５℃）の条件でＩｎＧａＡｓ／ＩｎＡｌＡｓ選択的な等方性エッチングにより行うのがよい。このとき、キャップ層１６がエッチングされるとともに、このキャップ層１６の周囲の第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂもエッチングされて除去される。従って、金属制御電極形成用レジストパターン１９ｄから露出するスペーサ層間膜３０は、この工程によってはエッチングされない。その結果、このエッチング工程中、チャネル活性層１４は、エッチャントに曝される恐れはない。
また、図８（Ｂ）に示すように、リセス１７は、金属制御電極の長さ方向に一致する延在方向の両端が、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂ内に位置するように形成される。
このようなリセスエッチングにより、開口部３０ａの下部に、この開口部３０ａと連通し、かつリセス１７の電極間方向の幅ｗ２が開口部の幅ｗ１よりも幅広いリセス１７が形成される。
次いで、図９（Ａ）及び（Ｂ）に示すように、上述の金属制御電極形成用レジストパターン１９ｄをマスクとして用いて、金属蒸着工程を任意好適な条件で行うことで、金属制御電極２６を形成する。金属蒸着膜が、ドナー層１５上に、開口部３０ａと、この開口部３０ａと連通して設けられているリセス１７の一部分とを埋め込むとともに、スペーサ層間膜３０上に、連結して形成される。すなわち、この金属制御電極２６は、リセス１７の底面に直立して開口部３０ａを貫通して設けられるとともに、開口部３０ａの延在方向の制御電極の終端部が、第１及び第２メサイオン注入領域の部分の露出面と接触して形成される。また、制御電極２６の幅は、開口部３０ａの幅ｗ１と同一幅に形成される。
その後、レジストパターン１９ｄを、従来公知のリフトオフ工程によって、除去する。このリフトオフ工程により、残存した金属蒸着膜が、金属制御電極２６となる。
金属制御電極２６は、第１及び第２金属主電極２２ａ及び２２ｂから露出しているメサ構造部１８のエッジ部１８ｃと直交して、延在している。すなわち、金属制御電極２６は、対向する２つのエッジ部１８ｃ及び１８ｃを越えて、メサ構造部１８の外側にまでスペーサ層間膜３０上を延在するように形成されている。
このように半導体素子１０を形成すれば、特にリセスエッチング工程において、チャネル活性層は層間絶縁膜により覆われている。結果として、チャネル活性層はエッチャントから保護されている。従って、金属制御電極２６を形成する工程において、チャネル活性層１４がエッチャントにより汚染されて、チャネル活性層１４の機能が低下又は喪失してしまうのを防止することができる。
〈第１の実施の形態の変形例〉
１−２−１．半導体素子の構成
第１の実施の形態の半導体素子の変形例の構成について、図１０を参照して説明する。なお、第１の実施の形態において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する。また、製造工程の説明において、材料及び条件については、第１の実施の形態とほぼ同様であるのでその詳細な説明は省略する。
図１０（Ａ）は、変形例の半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。
図１０（Ｂ）は、図１０（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。
この変形例の半導体素子１０は、図１（Ａ）、（Ｂ）及び図２を参照して説明した第１の実施の形態の半導体素子の場合とは、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂ、すなわち半絶縁性の分離領域の形成範囲が異なっているが、その他の構成は実質的に同じであるので、この相違点についてのみ説明する。
この変形例の半導体素子１０においては、第１及び第２金属主電極２２ａ及び２２ｂから露出しているメサ構造部１８のエッジ部１８ｃより内側に形成されている領域（図１（Ａ）及び（Ｃ）参照。）に連続させて、メサ構造部１８の構成領域の外側にも、すなわちエッジ部１８ｃを外側に越えて、半絶縁性の第１及び第２メサイオン注入層４０ａｂ及び４０ｂｂを延在させてそれぞれ設けられた構造としている（図５（Ａ）及び図５（Ｂ）参照。）。なお、この場合にも、図５（Ａ）に鎖線で示すように、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂを上方からみた平面的な輪郭形状は矩形としている。また、この変形例での第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂを拡張されたイオン注入領域と称する。
この拡張された第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂが設けられた化合物半導体の積層構造体２０上と、第１及び第２の金属主電極２２ａ及び２２ｂ上には、これらを被覆するスペーサ層間膜３０が設けられている。
スペーサ層間膜３０自体は、第１の実施の形態の半導体素子の場合と同様に形成されている。
このように、この構成例では、チャネル活性層１４及び金属制御電極２６を互いに離間させる半絶縁性の第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂをメサ構造部１８の構成領域の外側へ向かう方向にも具えている。従って、チャネル活性層１４と金属制御電極２６とをより確実に離間して、ゲートリーク電流の増大を効果的に防止することができる。従って、第１の実施の形態の半導体素子１０と同様に、素子の動作の信頼性をより向上させるという作用効果を得ることができる。
１−２−２．半導体素子の製造方法
次に、図１０（Ａ）及び（Ｂ）を参照して説明した第１の実施の形態の変形例の半導体素子１０の製造方法について、図１１から図１６を参照して説明する。なお、後述する各工程における材料及び条件は、第１の実施の形態と同様とすることができるので、その詳細な説明は省略する。
図１１（Ａ）は、製造工程を説明するための概略的な平面図であり、図１１（Ｂ）は、製造中途の半導体素子を、図１１（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図である。
図１２（Ａ）及び（Ｂ）は、図１１（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図１２（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図１３（Ａ）及び（Ｂ）は、図１２（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図１３（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図１４（Ａ）及び（Ｂ）は、図１３（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図１４（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図１５（Ａ）及び（Ｂ）は、図１４（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図１５（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図１６（Ａ）及び（Ｂ）は、図１５（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図１６（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
化合物半導体の積層構造体２０の形成工程及び活性層形成領域２０’及びメサ構造形成領域１８’の設定は、第１の実施の形態と同様であるので、図３を参照して説明し、その図示は省略する。図３（Ａ）及び（Ｂ）に示すように、半絶縁性基板１２上に、チャネル活性層１４を含む化合物半導体の積層構造体２０を形成する。この積層構造体２０は、複数の化合物半導体層１３ａ、１４ａ、１５ａ及び１６ａを、順次に、エピタキシャル成長させることにより形成する。
この例では、まず、ＩｎＡｌＡｓ予備バッファ層１３ａを、半絶縁性基板であるＩｎＰ基板１２上に形成する。
この積層構造体２０上には、活性層形成領域２０’及びメサ構造形成領域１８’を、図３に示すように、予め設定しておく。ここでいう活性層形成領域２０’は、チャネル活性層１４が最終的に残存する部分領域である。
このメサ構造形成領域１８’に、図１１（Ａ）及び（Ｂ）に示すように、後述するメサエッチング工程によりメサ構造部１８を形成する。
そのため、まず、化合物半導体積層構造２０の表面に矩形区域とされた、メサ構造形成領域１８’（図４（Ａ）参照。）を覆うメサ構造形成用レジスト層（レジストパターン）１９ｂを形成する。
積層構造体２０に対して、メサ構造形成用レジストパターン１９ｂをマスクとしてメサエッチングを行う。このメサエッチングは、レジストパターン１９ｂの外周区域を、積層構造体２０の上面すなわち予備キャップ層１６ａの上面からチャネル活性層１４の下側の領域が露出するまで、例えば予備バッファ層１３ａの厚みの中途に達するレベルまで行う。
次いで、メサ構造形成用レジストパターン１９ｂを除去することにより、積層構造体２０の残存部分によって、メサ構造部１８が得られる。このメサ構造部１８は、バッファ層１３、チャネル活性層１４、ドナー層１５及び及びキャップ層１６として残存している領域である。
然る後、図１２（Ａ）及び（Ｂ）に示すように、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂを形成する。そのために、まず、活性層形成用レジストパターン１９ａを、メサ構造部１８の部分領域である活性層形成領域２０’を覆うマスクパターン（レジストパターン）として形成する。
次いで、従来公知のイオン注入装置により、レジストパターン１９ａの周囲の露出された、メサ構造部１８の領域に対し、所要のイオン２１をバッファ層１３上面からその厚みの中途に達するレベルまで注入する。ここでは、例えばメサ構造部１８の表面からチャネル活性層１４よりも深い位置にまでイオン注入する。次いで、活性層形成用レジストパターン１９ａを除去する。このイオン注入工程により、活性層形成用レジストパターン１９ａのマスクパターンに覆われていない領域であって、バッファ層１３の上面側に、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂが形成される。
すなわち、化合物半導体の積層構造体２０に半絶縁性の第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂが形成される。第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂは、メサ構造部１８のエッジ部１８ｃより内側の領域はもとより、エッジ部１８ｃの外側の領域も、すなわち、メサ構造部１８の構成領域の外側にも連続して形成される。
また、これら第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂは、マスクパターン１９ａに覆われてイオンが注入されなかった非イオン注入領域のくびれ部を挟んで対向して形成される。すなわち、このイオン注入工程によって、メサ構造部１８のマスクパターン１９ａで覆われていない部分は非イオン注入領域として残存する。この残存領域は、第１及び第２メサ膨大部と、これらメサ膨大部間を連結するくびれ部の領域を有している。
次に、図１３（Ａ）に示すように、メサ構造部１８に、互いに離間する第１金属主電極２２ａ及び第２金属主電極２２ｂを形成する。
次いで、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂ、バッファ層１６並びに第１及び第２の金属主電極２２ａ及び２２ｂを覆う、スペーサ層間膜（層間絶縁膜）３０を形成する。
然る後、図１３（Ａ）及び（Ｂ）に示すように、スペーサ層間膜３０上に、このスペーサ層間膜３０に開口部３０ａ（図１４（Ｂ）参照。）を開けるための開口部形成用レジストパターン１９ｃを形成する。このレジストパターン１９ｃの開口部を符号１９ｃａで示す。
図１４（Ａ）及び（Ｂ）に示すように、開口部形成用レジストパターン１９ｃをマスクとして用いて、スペーサ層間膜３０の一部分をエッチング除去して当該スペーサ層間膜３０に、ＩｎＧａＡｓキャップ層１６を露出する開口部３０ａを形成する。この開口部３０ａは、その長さＬ１がドナー層１５と接触する金属制御電極のチャネル幅方向の接触長よりも長く、かつその幅ｗ１がチャネル長方向の接触幅の大きさとして形成されている。
次に、図１５（Ａ）及び（Ｂ）にも示すように、金属制御電極形成用レジスト層（レジストパターン）１９ｄを形成する。金属制御電極形成用レジストパターン１９ｄの開口部１９ｄａの形状は、第１の実施の形態と同様に、形成される金属制御電極２６に準じて任意好適な形状及び大きさの開口形状とすればよい。
次いで、第１の実施の形態と同様に、ｎ+−ＩｎＧａＡｓキャップ層１６をリセスエッチングする。このとき、リセス１７は、その延在方向の両端が、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂ内にそれぞれ位置するように形成される。
次いで、図１６（Ａ）及び（Ｂ）に示すように、金属制御電極形成用レジストパターン１９ｄをマスクとして、金属蒸着工程を任意好適な条件で行って、金属制御電極２６を形成する。金属蒸着膜がドナー層１５上に、開口部３０ａと、この開口部３０ａと連続して設けられているリセス１７の一部分とを埋め込むとともに、スペーサ層間膜３０上に、連続して形成される。その後、レジストパターン１９ｄのリフトオフ工程を行って、これを除去する。このリフトオフ工程により、残存する金属蒸着膜が、第１の実施の形態と同様に金属制御電極２６となる。
上述した一連の工程により、変形例の半導体装置１０が製造される。このように、半導体素子１０を形成すれば、特にリセスエッチング工程において、チャネル活性層は層間絶縁膜により覆われている。従って、チャネル活性層をより確実に保護することができるので、第１の実施の形態の作用効果と同様に、金属制御電極２６を形成する工程において、チャネル活性層１４がエッチャントにより汚染されて、その機能が低下又は喪失してしまうのを防止することができる。
〈第２の実施の形態〉
２−１．半導体素子の構成
第２の実施の形態の半導体素子の構成について、図１７を参照して説明する。なお、第１の実施の形態において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する場合もある。
図１７（Ａ）は、第２の実施の形態の半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。
図１７（Ｂ）は、図１７（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。図１７（Ｃ）は、図１７（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。
第２の実施の形態の構成例においても、第１の実施の形態と同様に、半絶縁性基板１２上には、チャネル活性層１４を含むメサ構造部１８として形成された化合物半導体の積層構造体２０が設けられている。さらに第１及び第２金属主電極２２ａ及び２２ｂ間に露出している、メサ構造部１８の露出領域に、第１の実施の形態と同様の半絶縁性の第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂが、島状領域として設けられている。
この第２の実施の形態の半導体素子１０が、第１の実施の形態の半導体素子と異なる点は、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂと、金属制御電極２６との間にスペーサ層間膜３０を設ける代わりに、空隙によるエアブリッジを設けた点にある。
この第１及び第２イオン注入領域４０ａｂ及び４０ｂｂは、基板面に対し、垂直な方向の深さについては、電子走行層であるチャネル活性層１４が形成されている深さより、深く設けられている。
図１７（Ａ）及び図１７（Ｃ）に示す図からも理解できるように、メサ構造部１８の一部領域である第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂの上側であって、金属制御電極２６の直下には、第１及び第２メサイオン注入領域４０ａａ及び４０ｂｂと金属制御電極２６とをメサ構造部１８の上面の一部分及び側面領域に渡って離間させる空隙すなわち、エッジ部１８ｃ、１８ｃの両側をそれぞれ乗り越える第１及び第２のエアブリッジ４４ａ及び４４ｂが設けられている。すなわち、金属制御電極２６は、この第１及び第２のエアブリッジ４４ａ及び４４ｂにより、メサ構造部１８の傾斜を有する表面１８ａに接触せず、これを乗り越えるように設けられている。すなわち、エアリッジ４４ａ及び４４ｂはメサ構造部１８の表面１８ａと、金属制御電極２６とを離間させている。
このように、この実施の形態の半導体素子１０によれば、第１の実施の形態と同様の半絶縁性の第１及び第２メサイオン注入領域４０ａ及び４０ｂに加えて、これらの上側にそれぞれ第１及び第２のエアブリッジ４４ａ及び４４ｂが組み込まれている。従って、チャネル活性層１４と金属制御電極２６とをより確実に離間して、ゲートリーク電流の増大を効果的に防止することができる。従って、第１の実施の形態の半導体素子１０の構成と同様に、素子の動作の信頼性をより向上させるという作用効果を得ることができる。
２−２．半導体素子の製造方法
次に、図１７（Ａ）、（Ｂ）及び（Ｃ）を参照して説明した第２の実施の形態の半導体素子１０の製造方法について、図１８から図２１を参照して説明する。なお、後述する各工程における材料及び条件のうち、第１の実施の形態と同様の工程とすることができるものについては、その詳細な説明を省略する。
図１８（Ａ）、（Ｂ）及び（Ｃ）は、製造中途の半導体素子を、図１７（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図である。平面図については、第１の実施の形態と同様であるのでここでは省略する。
図１９（Ａ）及び（Ｂ）は、図１８（Ａ）、（Ｂ）及び（Ｃ）に続く、概略的な平面図（Ａ）及び、図１９（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図２０（Ａ）及び（Ｂ）は、図１９（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２０（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図２１（Ａ）及び（Ｂ）は、図２０（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２１（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図１８（Ａ）に示すように、この化合物半導体の積層構造体２０は、既に図３（Ａ）を参照して説明した第１の実施の形態と同様に、複数の化合物半導体層１３ａ、１４ａ、１５ａ及び１６ａを、順次に、エピタキシャル成長させることにより形成する。
積層構造体２０上には、第１の実施の形態と同様に、活性層形成領域２０’及びメサ構造形成領域１８’を予め設定しておく。
次いで、図１８（Ｂ）に示すように、設定された活性層形成領域２０’を覆う活性層形成用レジスト層（レジストパターン）１９ａを形成する。
活性層形成用レジストパターン１９ａが設けられている積層構造体２０に対して、従来公知のイオン注入装置を使用して、所要のイオン２１をイオン注入して、第１の実施の形態で説明したと同様に、イオン注入層（領域）４０を形成する。
第１及び第２イオン注入層４０ａ及び４０ｂの深さは、予備チャネル活性層１４ａより深いレベルとする。この例では、イオン２１は、ＩｎＡｌＡｓ予備バッファ層１３ａの上面からその中途の深さ（レベル）にまで注入する。
このイオン注入工程により、活性層形成用レジストパターン１９ａで覆われた、積層構造体２０外の領域に、半絶縁性の第１及び第２メサイオン注入層４０ａ及び４０ｂが島状領域として形成される。
次いで、活性層形成用レジストパターン１９ａを除去してキャップ層１６を露出させる。
次に、図１８（Ｃ）に示すように、キャップ層１６と、イオン注入層４０（４０ａ、４０ｂ）とを覆うメサ構造形成用レジスト層（レジストパターン）１９ｂを形成する。このレジストパターン１９ｂは、第１の実施の形態で説明したと同様な、第１及び第２膨大部１９ａａ１及び１９ａａ２と、これら膨大部間を連結するくびれ部１９ａｂを有するマスクパターンである（図４（Ａ）参照。）。
また、既に説明したとおり、このメサ構造１８は、素子分離を行うために採用された構造である。
次に、イオン注入層４０の露出している領域に対して、メサ構造形成用レジスト層１９ｂをマスクとして用いて、エッチングを行うことで、当該露出部分を除去する。このエッチングにより、残存したイオン注入層部分が第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂとなる。また、マスクパターン１９ｂの下側には、非イオン注入領域が残存し、この非イオン注入領域は、マスクパターン１９ｂに対応して、第１及び第２メサ膨大部１９ｂａ及び１９ｂｂの領域と、くびれ部１９ａｂの領域とを有している（図５（Ａ）参照。）。
次いで、メサ構造形成用レジスト層１９ｂを除去することにより、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂと、各層１４、１５及び１６とを含むメサ構造部１８が得られる。
図１９（Ａ）及び（Ｂ）に示すように、形成されたメサ構造部１８に、互いに離間する第１金属主電極２２ａ及び第２金属主電極２２ｂを形成する。
次に、リセス形成用レジスト層（レジストパターン）１９ｈ及びエアブリッジ形成用レジスト層（レジストパターン）１９ｉ並びに第１及び第２開口部３０ａ及び１９ｈａを、それぞれ周知のフォトリソグラフィ技術を用いて形成する。この場合、好ましくは、先ず、レジストパターン１９ｉを第１レジスト層として形成し、次いでレジストパターン１９ｈを第２レジスト層として形成するが、もちろん設計に応じて逆の順で形成してもよい。この構成例では、第１レジスト層１９ｉの上側に第２レジスト層１９ｈが重ねられて形成される。但し、第１レジスト層の第１開口部３０ａと、第２レジスト層１９ｈの第２開口部１９ｈａは、第１開口部３０ａを中心として、基板面に垂直方向に、これと連通するように設けられる。これら第１及び第２開口部３０ａ及び１９ｈａの両主電極間方向にとった幅は、メサ構造部１８上に形成される制御電極の幅ｗ１と同じ幅とする。
エアブリッジ形成用レジスト層（第１レジスト層）１９ｉは、第１及び第２の金属主電極からチャネル活性層１４が露出する領域であって、第１開口部３０ａの両端を画成し、かつ後に形成される金属制御電極２６の直下に対応する領域を覆うように細長の矩形状に形成する。すなわち、第１レジスト層１９ｉは、互いに離間する２つの部分からなり、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂ上から露出して対向する２カ所の１８ｃ、１８ｃに個別にまたがって、メサ構造１８の側面１８ａの２カ所を覆っている。
上述したリセス形成用レジストパターン１９ｈは、後述する金属制御電極２６の形成にも使用されるマスクパターンであるので、リセス１７及び金属制御電極２６形成のための兼用マスクパターンである。
従って、このリセス形成用レジスト層１９ｈの第２開口部１９ｈａの形状は、形成される金属制御電極２６の形状に準じた開口形状とする。
すなわち、リセス形成用レジスト層（第２レジスト層）１９ｈは、第１の実施の形態で説明したレジストパターン１９ｄと同様に形成される。
この第２レジスト層１９ｈは、第２開口部１９ｈａを開口し、それ以外の領域を覆うマスクパターンである。この第２レジスト層１９ｈにより開口される第２開口部１９ｈａの延在方向の長さＬ２は、少なくとも一方の側のメサ構造部１８の表面１８ａを横切って、対向する側のメサ構造部１８の表面１８ａを越える長さとする。従って、この第２開口部１９ｈａからは、第１レジスト層１９ｉが露出している。
この例で使用されるリセス形成用レジスト層１９ｈのレジスト材料としては、好ましくは、株式会社冨士薬品製ＬＭＲ（商品名）を使用するのがよい。
エアブリッジ形成用レジスト層１９ｉのレジスト材料としては、リセスエッチング工程に使用されるリセス形成用レジスト層１９ｈのレジスト材料及びエッチャントにより浸食されない性質を有するレジスト材料を選択する。
例えば、上述したＬＭＲをリセス形成用レジスト層１９ｈの材料とする場合には、エアブリッジ形成用レジスト層１９ｉの材料として、好ましくは、東京応化株式会社製のＯＤＵＲ（商品名）を組み合わせて使用するのがよい。
次に、図２０（Ａ）及び（Ｂ）に示すように、リセス形成用レジスト層１９ｈ及びエアブリッジ形成用レジスト層１９ｉをマスクとして用いて、ＩｎＡｌＡｓドナー層１５を露出するリセス１７を、第１の実施の形態と同様にエッチングすることにより形成する。
このとき、キャップ層１６がエッチングされるとともに、このキャップ層の周囲のＩｎＧａＡｓの第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂの領域部分も、エッチングされて除去されるが、露出しているバッファ層１３はエッチングされない。
図２０（Ｂ）に示すように、リセス１７は、そのチャネル幅方向の両端が、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂ内に位置するように形成される。
このように、エアブリッジ形成用レジストパターン１９ｉと第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂとによりチャネル活性層１４が保護された状態で、リセスエッチング工程が行われるので、側面１８ａからチャネル活性層１４が露出しない。従って、リセスエッチング工程で使用されるエッチャントが、チャネル活性層１４を浸食する恐れがない。
次いで、図２１（Ａ）及び（Ｂ）に示すように、上述のリセス形成用レジストパターン１９ｈ及びエアブリッジ形成用レジストパターン１９ｉをマスクとして用いて、第１の実施の形態と同様に、金属蒸着工程を任意好適な条件で行うことにより、第２開口部１９ｈａを埋め込むように第１及び第２レジスト層１９ｉ及び１９ｈの上側全面に金属蒸着膜を形成する。この金属膜は、リセス１７の一部分を埋め込んで形成される。然る後、リフトオフ工程を行って、金属制御電極２６を形成する。
このレジストパターン１９ｈのリフトオフ工程により、エアブリッジ形成用レジスト層１９ｉは溶解する。従って、第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂと、金属制御電極２６との間の領域に、空隙、すなわち第１及び第２のエアブリッジ４４ａ及び４４ｂがそれぞれ形成される。このように、エアブリッジ形成用レジスト層１９ｉの材料は、リフトオフ工程により溶解する性質を有する材料を選択するのがよい。
上述したような一連の工程により、第２の実施の形態の半導体装置１０が製造される。このようにして半導体素子１０を形成すれば、側面１８ａからチャネル活性層１４が露出せず、エアブリッジ形成用レジストパターン１９ｉによりチャネル活性層１４が保護された状態で、リセスエッチング工程が行われる。従って、チャネル活性層をより確実に保護することができる。また、第１の実施の形態の作用効果と同様に、金属制御電極２６を形成するためのリセスエッチング工程において、チャネル活性層１４がエッチャントにより汚染されて、機能が低下又は喪失してしまうのを防止することができる。さらに、リセスエッチング工程を実施する際には、金属制御電極が露出していないので、従来の方法で懸念される、電池効果による異常エッチングが引き起こす素子の機能の劣化の懸念がない。
〈第３の実施の形態〉
３−１．半導体素子の構成
次に、第３の実施の形態の半導体素子の構成について、図２２を参照して説明する。なお、第１及び第２の実施の形態において既に説明した構成要素と同様の構成要素については、同一符号を付して、その詳細な説明を省略する場合もある。また、製造工程の説明において、材料及び条件については、第１及び第２の実施の形態と同様であるものについてはその詳細な説明は省略する。
図２２（Ａ）は、第３の実施の形態の半導体素子１０を上方から見た、構成要素の配置関係を説明するための概略的な平面図である。
図２２（Ｂ）は、図２２（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図である。図２２（Ｃ）は、図２２（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。
第３の実施の形態の構成の特色は、第１及び第２の実施の形態の構成において含まれていた第１及び第２メサイオン注入領域４０ａｂ及び４０ｂｂを用いる代わりに、バッファ層１３とドナー層１５とに挟まれたチャネル活性層１４の周囲に空隙を形成してある点である。以下、この構成例につき説明する。
半導体素子１０は、半絶縁性基板１２を含んでいる。この半絶縁性基板１２上には、チャネル活性層１４を含む化合物半導体の積層構造体２０が設けられている。この例の積層構造体２０は、基板１２側から積層された複数の層１３、１４、１５及び１６の積層体を含んでいる。この例では、半絶縁性基板であるＩｎＰ基板１２上に、ＩｎＡｌＡｓバッファ層１３が設けられている。このＩｎＡｌＡｓバッファ層１３上には、電子走行層であるチャネル活性層１４、すなわちこの例ではＩｎＧａＡｓチャネル活性層１４が設けられている。
ＩｎＧａＡｓチャネル活性層１４上には、電子供給層であるドナー層１５、すなわちこの例ではＩｎＡｌＡｓドナー層１５が設けられている。
さらに、積層構造体２０の最上層として、オーミックメタルと接続するためのコンタクト層であるｎ+−ＩｎＧａＡｓキャップ層１６が形成されている。
この積層構造体２０は、半導体素子１０の主要構成成分であって、この構成をメサ構造部１８として形成してある。すなわち、このメサ構造部１８は、ＩｎＡｌＡｓバッファ層１３の一部分と、チャネル活性層１４と、ドナー層１５と、ｎ+−ＩｎＧａＡｓキャップ層１６とを含んでいる。
メサ構造部を形成するｎ+−ＩｎＧａＡｓキャップ層１６の上面１６ｘ上には、オーミックメタル、すなわちソース電極又はドレイン電極である第１金属主電極２２ａ及び第２金属主電極２２ｂがそれぞれ設けられている。
第１金属主電極２２ａ及び第２金属主電極２２ｂは、上面１６ｘ上で互いに離間して並置されている。
第３の実施の形態の構成例の半導体素子１０では、第１及び第２金属主電極２２ａ及び２２ｂから露出しているメサ構造部１８の互いに対向するエッジ部１８ｂ及び１８ｃより内側の領域に、チャネル活性層１４に隣接して、このチャネル活性層１４を囲むように、エアギャップ４２が開けられている。すなわち、このエアギャップ４２は、メサ構造部１８の傾斜を有する側面１８ａからチャネル活性層１４を離間する空隙として設けられている。
また、このエアギャップ４２は、ＩｎＡｌＡｓバッファ層１３とＩｎＡｌＡｓドナー層１５とを離間する空隙として設けられている。
エアギャップ４２の、互いに対向するエッジ部１８ｂ及び１８ｃより内側の領域における形成範囲は、半導体素子１０の機能を損なわない範囲で形成する。
エアギャップ４２の、エッジ部１８ｂ及び１８ｃに沿う方向での延在範囲は、図中、第１及び第２金属主電極２２ａ及び２２ｂの間隙全体に渡るように設ける例を示してある。しかしながら、金属制御電極２６の直下に相当する領域のみ、すなわち金属制御電極２６の輪郭の幅と等しい程度に設けてもよい。
ＩｎＡｌＡｓバッファ層１３上に設けられている化合物半導体積層構造２０及び第１及び第２の金属主電極２２ａ及び２２ｂ上には、これらを被覆するスペーサ層間膜３０が設けられている。
スペーサ層間膜３０は、メサ構造部１８の側面１８a側からメサ構造の内側に向かって空隙４２’の一部分に入り込むことで、結果として、エアギャップ４２を閉鎖空間として封止するように設けられている。
スペーサ層間膜３０には、これを厚み方向に貫通するとともに第１及び第２の主電極間、すなわち対向辺２３ａ及び２３ｂに沿って延在する長尺の開口部３０ａが形成されている。この開口部３０ａは、第１及び第２金属主電極２２ａ及び２２ｂ間の領域部分に設けられている。この開口部３０ａの直下のｎ+−ＩｎＧａＡｓキャップ層１６には、開口部３０ａと連通し、かつこれに沿ってＩｎＡｌＡｓドナー層１５を露出させるリセス１７が設けられている。
ｎ+−ＩｎＧａＡｓキャップ層１６の上面１６ｘのうち、第１及び第２金属主電極２２ａ及び２２ｂ間の間隙の露出領域上に、金属制御電極２６が設けられている。この金属制御電極２６は、第１及び第２金属主電極２２ａ及び２２ｂから露出しているメサ構造１８のエッジ部１８ｂと直交し、かつキャップ層１６の上面１６ｘに対し垂直に交差して、延在している。すなわち、金属制御電極２６は、対向する２つのエッジ部１８ｂ、１８ｂを越えて、メサ構造１８の外側にまで延在している。
このように、この実施の形態の半導体素子１０によれば、エアギャップ４２が形成されている。このエアギャップ４２により、チャネル活性層１４と金属制御電極２６とを離間して、ゲートリーク電流の増大をより効果的に防止することができる。すなわち、第１及び第２の実施の形態の半導体素子１０の構成と比較して、ゲートリーク電流の増大を防止するという観点からより大きな効果を得ることができる。また、素子の動作の信頼性をより向上させるという作用効果を得ることができる。
３−２．半導体素子の製造方法
次に、図２２（Ａ）、（Ｂ）及び（Ｃ）を参照して説明した第３の実施の形態の半導体素子１０の製造方法について、図２３から図２９を参照して説明する。なお、後述する各工程における材料及び条件のうち、第１及び第２の実施の形態と同様の工程とすることができるものについては、その詳細な説明を省略する。
図２３（Ａ）は、製造工程を説明するための概略的な平面図であり、図２３（Ｂ）は、製造中途の半導体素子を、図２３（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図である。
図２４（Ａ）及び（Ｂ）は、図２３（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２４（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図２５（Ａ）及び（Ｂ）は、図２４（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２５（Ａ）のＩＩ−ＩＩ’一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図２６（Ａ）及び（Ｂ）は、図２５（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２６（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図２７（Ａ）及び（Ｂ）は、図２６（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２７（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図２８（Ａ）及び（Ｂ）は、図２７（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２８（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
図２９（Ａ）及び（Ｂ）は、図２８（Ａ）及び（Ｂ）に続く、概略的な平面図（Ａ）及び、図２９（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図（Ｂ）である。
第３の実施の形態の構成例においても、第１の実施の形態と同様に、半絶縁性基板１２上には、チャネル活性層１４を含むメサ構造部１８として形成された化合物半導体の積層構造体２０が設けられている。
この第３の実施の形態の半導体素子１０が、第１及び２の実施の形態の半導体素子と構成上異なるのは、第３の実施の形態の構成例では、第１及び第２メサイオン注入領域を設ける代わりに、空隙、すなわちエアギャップ４２を形成することにある。
図２３（Ａ）及び（Ｂ）に示すように、基板１２上に化合物半導体の積層構造体２０（１３ａ、１４ａ、１５ａ及び１６ａ）を形成して、この積層構造体２０上には、活性層形成領域２０’及びその周囲を囲むエアギャップ（空隙）形成領域４２ａを予め設定しておく。
然る後、図２４（Ａ）及び（Ｂ）に示すように、活性層形成用兼エアギャップ形成用レジスト層（レジストパターン）１９ｊを、この積層構造体２０の上面の部分領域である活性層形成領域２０’及びエアギャップ形成領域４２ａを覆うように形成する。
次いで、積層構造体２０に対して、エッチングを行う。この構成例では、先ず、活性層形成用兼エアギャップ形成用レジストパターン１９ｉをマスクとして用いて、第１の実施の形態と同様に、メサエッチングを行って、メサ構造部１８を形成する（図１１（Ａ）及び（Ｂ）参照。）。
引き続き、活性層形成用兼エアギャップ形成用レジストパターン１９ｊをマスクとして、このメサ構造部１８に対して、ＩｎＧａＡｓ／ＩｎＡｌＡｓ選択エッチングを行い、変形メサ構造部１８ｘを得る。このＩｎＧａＡｓ／ＩｎＡｌＡｓ選択エッチングは、好ましくは、クエン酸系エッチャントを用いて、常温（２５℃）で行うのがよい。この選択エッチングによって、予備バッファ層１３ａ、予備チャネル活性層１４ａ、予備ドナー層１５ａ及び予備キャップ層１６ａは、それぞれエッチングされて、バッファ層１３、チャネル活性層１４、ドナー層１５及びキャップ層１６となり、これらの層により変形メサ構造部１８ｘが得られる。さらにこの構成例では、メサ構造部１８のチャネル活性層１４及びキャップ層１６はそれぞれの全周にわたる周壁（表面１８ａ）のエッチングがバッファ層１３及びドナー層１５よりも進む。その結果、チャネル活性層１４は、バッファ層１３とドナー層１５とに挟まれて、バッファ層１３及びドナー層１５の周壁よりも内側に均等に後退した周壁を有する。同様にキャップ層１６もドナー層１５上のチャネル活性層１４と対向する位置にチャネル活性層１４とほぼ同形かつほぼ同一の大きさで残存する。
この工程により、第１及び第２金属主電極２２ａ及び２２ｂから露出している変形メサ構造部１８ｘの２組のエッジ部１８ｂ、１８ｂ及び１８ｃ、１８ｃ（図２２（Ａ）参照。）より内側である領域であって、チャネル活性層１４に隣接して、メサ構造１８の側面１８ａに開口し、かつチャネル活性層１４を囲む形状の空隙４２’が形成される（図２４（Ｂ）参照。）。この空隙４２’は、変形メサ構造部１８ｘの側面１８ａからチャネル活性層１４を離間する空隙である。
また、空隙４２’は、ＩｎＡｌＡｓバッファ層１３とＩｎＡｌＡｓドナー層１５を離間する空隙でもある。
空隙４２’のエッジ部１８ｂ、１８ｂより内側の領域における形成範囲は、半導体素子１０の機能を損なわない程度の範囲とすればよい。
さらに、変形メサ構造部１８ｘ上に、互いに離間する第１金属主電極２２ａ及び第２金属主電極２２ｂを形成する。
次いで、図２５（Ａ）及び（Ｂ）に示すように、変形メサ構造部１８ｘ並びに第１及び第２の金属主電極２２ａ及び２２ｂとを含むバッファ層１３上の全面に、スペーサ層間膜３０を形成する。
このとき、スペーサ層間膜３０は、バッファ層１３と変形メサ構造部１８ｘとの間の間隙に、変形メサ構造部１８の外側の周囲からメサ構造部１８の下側の空隙４２’の一部分の領域に入り込む。結果として、スペーサ層間膜３０が、空隙４２’を外側から封止して内側に閉空間としてのエアギャップ４２が形成される。
然る後、図２６及び図２７に示すように、第１の実施の形態と同様に、層間絶縁膜３０に、レジストパターン１９ｃを用いて、第１及び第２金属主電極２２ａ及び２２ｂ間を主電極間方向と直交する方向に、キャップ層１６の表面１６ｘの一部分とドナー層１５の一部分とを連続的に露出する細長の第１開口部３０ａを形成する。
さらに、図２８に示すように、レジストパターン１９ｄを用いて、第１開口部３０ａに露出するキャップ層１６の一部分をチャネル活性層１４に非到達の深さまでエッチングして、電極間方向の幅が第１開口部３０ａの幅よりも幅広のリセス１７を形成する。
次いで、図２９に示すように、リセス１７の底面に直立し、第１開口部３０ａを貫通し、第１開口部３０ａの延在方向にドナー層１５を横切る金属制御電極２６を形成する。
上述したような一連の工程により、第３の実施の形態の半導体装置１０が製造される。
このように半導体素子１０を形成すれば、チャネル活性層をより確実に保護することができる。すなわち、第１の実施の形態の作用効果と同様に、金属制御電極２６を形成するためのリセスエッチング工程の際には、チャネル活性層１４は、スペーサ層間膜３０が空隙４２’の一部分に入り込むことで封止されているエアギャップ４２により保護されている。従って、チャネル活性層１４がリセスエッチング工程で使用されるエッチャントにより汚染されることによって、チャネル活性層１４の機能が低下又は喪失してしまうのを防止することができる。
なお、この発明の半導体素子１０は、上述した構成例のみならず、一般的にメサ構造により素子分離が行われる電界効果トランジスタ素子、すなわちＭＥＳＦＥＴ及びＨＥＭＴに適用することができる。例えば、メサ構造により素子分離が行われるＩｎＰ系ＨＥＭＴ、メタモルフィックＨＥＭＴ、歪みチャネルを用いるＩｎＰ系ｐ−ＨＥＭＴ及びＧａＡｓ系ＭＥＳＦＥＴに適用して特に好適である。
また、上述の実施の形態の説明においてシングルリセスを有するＨＥＭＴの構成を例にとって説明したが、いわゆるダブルリセスを具えたＨＥＭＴに適用することもできる。
この発明の電界効果トランジスタ素子の構成によれば、素子分離のためのメサ構造により良好な素子分離特性を得つつ、ショットキー障壁が低いことに基因するゲートリーク電流の増大を効果的に防止することができる。
また、この発明の製造方法によれば、金属制御電極を形成するためのいわゆるリセスエッチング工程を行う時点では、チャネル活性層は露出せず、保護されているので、チャネル活性層が不純物に汚染されて、機能が低下又は喪失してしまうのを防止することができる。
（Ａ）は、第１の実施の形態の半導体素子を上方から見た、構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は、（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図、（Ｃ）は、（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。 図１（Ａ）のＩ−Ｉ’で示した一点鎖線と同じ位置で切断した切り口を示す模式的な図である。 （Ａ）は、第１の実施の形態の半導体素子の製造工程を説明するための概略的な平面図であり、（Ｂ）は、製造中途の半導体素子を、（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図である。 図３（Ａ）及び（Ｂ）に続く、説明図である。 図４（Ａ）及び（Ｂ）に続く、説明図である。 図５（Ａ）及び（Ｂ）に続く、説明図である。 図６（Ａ）及び（Ｂ）に続く、説明図である。 図７（Ａ）及び（Ｂ）に続く、説明図である。 図８（Ａ）及び（Ｂ）に続く、説明図である。 （Ａ）は、第１の実施の形態の変形例の半導体素子を上方から見た、構成要素の配置関係を説明するための概略的な平面図で、（Ｂ）は、（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）は、第１の実施の形態の変形例の半導体素子の製造工程を説明するための概略的な平面図であり、（Ｂ）は、製造中途の半導体素子を、（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図である。 図１１（Ａ）及び（Ｂ）に続く、説明図である。 図１２（Ａ）及び（Ｂ）に続く、説明図である。 図１３（Ａ）及び（Ｂ）に続く、説明図である。 図１４（Ａ）及び（Ｂ）に続く、説明図である。 図１５（Ａ）及び（Ｂ）に続く、説明図である。 （Ａ）は、第２の実施の形態の半導体素子を上方から見た、構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は、（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図、（Ｃ）は、（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）〜（Ｃ）は、製造中途の第２の実施の形態の半導体素子の製造方法説明するための切断面を示す概略的な図である。 図１８に続く、説明図である。 図１９（Ａ）及び（Ｂ）に続く、説明図である。 図２０（Ａ）及び（Ｂ）に続く、説明図である。 （Ａ）は、第３の実施の形態の半導体素子を上方から見た、構成要素の配置関係を説明するための概略的な平面図、（Ｂ）は、（Ａ）のＩ−Ｉ’で示した一点鎖線で切断した切り口を示す模式的な図、（Ｃ）は、（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す模式的な図である。 （Ａ）は、第３の実施の形態の半導体素子の製造工程を説明するための概略的な平面図であり、（Ｂ）は、製造中途の半導体素子を、（Ａ）のＩＩ−ＩＩ’で示した一点鎖線で切断した切り口を示す概略的な図である。 図２３（Ａ）及び（Ｂ）に続く、説明図である。 図２４（Ａ）及び（Ｂ）に続く、説明図である。 図２５（Ａ）及び（Ｂ）に続く、説明図である。 図２６（Ａ）及び（Ｂ）に続く、説明図である。 図２７（Ａ）及び（Ｂ）に続く、説明図である。 図２８（Ａ）及び（Ｂ）に続く、説明図である。
符号の説明
１０：半導体素子
１２：半絶縁性基板（ＩｎＰ基板）
１２ａ：主面（基板面）
１３：ＩｎＡｌＡｓバッファ層
１３ａ：予備バッファ層
１４：チャネル活性層（ＩｎＧａＡｓチャネル活性層）
１４ａ：予備チャネル活性層
１５：ドナー層（ＩｎＡｌＡｓドナー層）
１５ａ：予備ドナー層
１６：ｎ+−ＩｎＧａＡｓキャップ層
１６ａ：予備キャップ層
１６ｘ：キャップ層上面（化合物半導体積層構造表面）
１７：リセス
１８：メサ構造部
１８’：メサ構造形成領域
１８ａ：側面
１８ｂ、１８ｃ：エッジ部
１８ｘ：変形メサ構造部
１９ａ：活性層形成用レジスト層（レジストパターン）
１９ｂ：メサ構造形成用レジスト層（レジストパターン）
１９ｃ：開口部形成用レジスト層（レジストパターン）
１９ｃａ、１９ｄａ、１９ｈａ：開口部
１９ｈ：リセス形成用レジスト層（レジストパターン）
１９ｉ：エアブリッジ形成用レジスト層（レジストパターン）
１９ｊ：活性層形成用兼エアギャップ形成用レジスト層
２０：積層構造体
２０’：活性層形成領域
２２ａ：第１金属主電極
２２ｂ：第２金属主電極
２３ａ、２３ｂ：対向辺
２６：金属制御電極
３０：スペーサ層間膜（層間絶縁膜）
３０ａ：開口部
４０：イオン注入層（領域）
４０ａ：第１イオン注入層（領域）
４０ａｂ：第１のメサイオン注入領域
４０ｂ：第２イオン注入層（領域）
４０ｂｂ：第２メサイオン注入領域
４２：エアギャップ
４２’：空隙
４２ａ：エアギャップ形成領域
４４ａ：第１のエアブリッジ
４４ｂ：第２のエアブリッジ
１５０：アンドープＩｎＡｌＡｓスペーサ層
１５２：アンドープＩｎＡｌＡｓショットキー接合層

Claims (16)

  1. 半絶縁性基板と、
    前記半絶縁性基板上にメサ構造部として設けられていて、かつチャネル活性層を中間層として含む化合物半導体の積層構造体と、
    前記積層構造体上にそれぞれ設けられていて、前記メサ構造部の上面においてチャネル長方向に、互いに離間して設けられている第１金属主電極及び第２金属主電極と、
    前記第１及び第２金属主電極間の前記メサ構造部の領域であって、チャネル幅方向に対向する当該領域の端部領域に、前記メサ構造部の上面から前記チャネル層よりも深い位置にまで、互いに離間して設けられている第１及び第２イオン注入領域と、
    前記第１イオン注入領域内から、前記チャネル活性層の上側を越えて、前記第２イオン注入領域内へと前記チャネル幅方向に沿って設けられている金属制御電極と
    を具えることを特徴とする半導体素子。
  2. 半絶縁性基板と、
    前記半絶縁性基板上にメサ構造部として設けられていて、かつチャネル活性層及び該チャネル活性層とヘテロ接合しているドナー層をそれぞれ中間層として含む、化合物半導体の積層構造体と、
    前記積層構造体上にそれぞれ設けられていて、前記メサ構造部の上面においてチャネル長方向に、互いに離間して設けられている第１金属主電極及び第２金属主電極と、
    前記第１及び第２金属主電極間の前記メサ構造部の領域であって、チャネル幅方向に対向する当該領域の端部領域に前記メサ構造部の上面から前記チャネル層よりも深い位置にまで、互いに離間して設けられている第１及び第２イオン注入領域と、
    前記第１イオン注入領域内から、前記チャネル活性層の上側を越えて、前記第２イオン注入領域内へと前記チャネル幅方向に沿って設けられている金属制御電極と
    を具えることを特徴とする半導体素子。
  3. ＩｎＰ基板と、
    前記ＩｎＰ基板上に、ＩｎＡｌＡｓバッファ層、該ＩｎＡｌＡｓバッファ層上に設けられているＩｎＧａＡｓチャネル活性層、該ＩｎＧａＡｓチャネル活性層上に形成されているＩｎＡｌＡｓドナー層及び該ＩｎＡｌＡｓドナー層上に形成されているｎ+−ＩｎＧａＡｓキャップ層を含み、メサ構造部として形成されている化合物半導体の積層構造体と、
    前記積層構造体上にそれぞれ設けられていて、ｎ+−ＩｎＧａＡｓキャップ層の上面において互いに離間して設けられている第１金属主電極及び第２金属主電極と、
    前記メサ構造部内である前記第１及び第２金属主電極間の領域であって、チャネル幅方向に対向する当該領域の端部領域に前記キャップ層の上面から、前記ＩｎＧａＡｓチャネル活性層よりも深い位置にまで互いに離間して設けられている第１及び第２イオン注入領域と、
    前記第１及び第２金属主電極を含む前記メサ構造部の上側に設けられているスペーサ層間膜と、
    前記第１金属主電極と前記第２金属主電極との間の、前記ＩｎＡｌＡｓドナー層上に、前記ｎ+−ＩｎＧａＡｓキャップ層を非接触で貫通し、前記スペーサ層間膜を貫通して直立して設けられている金属制御電極とを具え、
    前記金属制御電極は、チャネル幅方向に沿って、前記第１及び第２イオン注入領域内まで延在しており、かつ前記スペーサ層間膜上を前記メサ構造部の外側まで延在している
    ことを特徴とする半導体素子。
  4. 前記第１及び第２イオン注入領域は、前記チャネル幅方向に前記メサ構造部の外側にまで延在していることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
  5. ＩｎＰ基板と、
    前記ＩｎＰ基板上に、ＩｎＡｌＡｓバッファ層、該ＩｎＡｌＡｓバッファ層上に設けられているＩｎＧａＡｓチャネル活性層、該ＩｎＧａＡｓチャネル活性層上に形成されているＩｎＡｌＡｓドナー層及び該ＩｎＡｌＡｓドナー層上に形成されているｎ+−ＩｎＧａＡｓキャップ層を含み、メサ構造部として形成されている化合物半導体の積層構造体と、
    前記積層構造体上にそれぞれ設けられていて、ｎ+−ＩｎＧａＡｓキャップ層の上面において互いに離間して設けられている第１金属主電極及び第２金属主電極と、
    前記メサ構造部内である前記第１及び第２金属主電極間の領域であって、チャネル幅方向に対向する当該領域の端部領域に前記キャップ層の上面から、前記ＩｎＧａＡｓチャネル活性層よりも深い位置にまで互いに離間して設けられている第１及び第２イオン注入領域と、
    前記第１金属主電極と前記第２金属主電極との間の、前記ＩｎＡｌＡｓドナー層上に、前記ｎ+−ＩｎＧａＡｓキャップ層を非接触で貫通して直立して設けられている金属制御電極とを具え、
    前記金属制御電極は、チャネル幅方向に沿って、前記第１及び第２イオン注入領域内まで延在しており、かつ前記メサ構造部の外側まで延在していて、前記金属制御電極と、前記メサ構造体の側面とは空隙であるエアリッジにより離間されている
    ことを特徴とする半導体素子。
  6. 前記第１及び第２イオン注入領域は、前記金属制御電極の直下の領域のみに形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子。
  7. 前記第１及び第２イオン注入領域は、上方から平面的にみたとき、メサ構造部の上面のエッジ部から０．５μｍ〜１μｍ内側の範囲にまで設けられている領域であることを特徴とする請求項１〜６のいずれか１項に記載の半導体素子。
  8. 前記第１及び第２イオン注入領域は、ボロン（Ｂ）又は酸素（Ｏ）のイオンが注入された半絶縁性領域であることを特徴とする請求項１〜７のいずれか１項に記載の半導体素子。
  9. ＩｎＰ基板と、
    前記ＩｎＰ基板上に、メサ構造部として設けられているＩｎＡｌＡｓバッファ層、該ＩｎＡｌＡｓバッファ層上に設けられているＩｎＧａＡｓチャネル活性層及び該ＩｎＧａＡｓチャネル活性層上に形成されているＩｎＡｌＡｓドナー層、該ＩｎＡｌＡｓドナー層上に形成されているｎ+−ＩｎＧａＡｓキャップ層を含む、化合物半導体の積層構造体と、
    前記積層構造体上にそれぞれ設けられていて、ｎ+−ＩｎＧａＡｓキャップ層の上面において互いに離間して設けられている第１金属主電極及び第２金属主電極と、
    前記第１及び第２金属主電極を含む前記メサ構造部の上側に設けられているスペーサ層間膜と、
    前記第１金属主電極と前記第２金属主電極との間の、前記ＩｎＡｌＡｓドナー層上に、前記ｎ+−ＩｎＧａＡｓキャップ層を非接触で貫通し、前記スペーサ層間膜を貫通して直立して設けられている金属制御電極とを具え、
    前記金属制御電極がまたがる側のメサ構造部の側面よりも内側である前記金属制御電極の下側であって、前記ＩｎＡｌＡｓバッファ層及び前記ＩｎＡｌＡｓドナー層の間に、前記スペーサ層間膜及び前記ＩｎＧａＡｓチャネル層に囲まれる空隙として設けられているエアギャップにより、前記ｂ金属制御電極と前記ＩｎＧａＡｓチャネル層とを離間している
    ことを特徴とする半導体素子。
  10. 半絶縁性基板上に、チャネル活性層を中間層として含む、化合物半導体の積層構造体を形成する工程と、
    前記積層構造体に対し、イオン注入を行って、第１及び第２膨大部及びこれら膨大部間を連結するくびれ部を有する非イオン注入領域と、該非イオン注入領域によって囲まれ、該くびれ部を挟んで対向して設けられ、及び前記積層構造体の表面から前記チャネル活性層よりも深い位置にまで達する第１及び第２イオン注入層とに区画する工程と、
    前記積層構造体の表面に、平面的にみて前記くびれ部を中心として、その周辺の前記第１及び第２膨大部、及び第１及び第２イオン注入層の一部分にわたる内側領域を設定し、該内側領域の外周領域を、前記積層構造体の表面から前記半絶縁性基板が露出するまでエッチングして、第１及び第２メサ膨大部と第１及び第２メサイオン注入領域とを含む、メサ構造部を形成する工程と、
    前記第１及び第２メサ膨大部上に、第１及び第２金属主電極を、それぞれ形成する工程と、
    前記第１及び第２金属主電極が設けられている前記メサ構造部の上側全面を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１及び第２金属主電極間を該電極間方向と直交する方向に延在し、前記くびれ部の非イオン注入領域の表面及び前記第１及び第２メサイオン注入領域の表面の一部分を連続的に露出する細長の第１開口部を形成する工程と、
    前記第１開口部に露出する前記非イオン注入領域の部分及び前記第１及び第２メサイオン注入領域の部分を、前記チャネル活性層に非到達の深さまでエッチングして、前記電極間方向の幅が、前記第１開口部の幅よりも幅広のリセスを形成する工程と、
    前記リセスの底面に直立し、前記第１開口部を貫通し、該第１開口部の延在方向の両端部分が前記第１及び第２メサイオン注入領域内にある金属制御電極を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  11. 半絶縁性基板上に、チャネル活性層を中間層として含む、化合物半導体の積層構造体を形成する工程と、
    前記積層構造体に対し、イオン注入を行って、第１及び第２膨大部及びこれら膨大部間を連結するくびれ部を有する非イオン注入領域と、該非イオン注入領域によって囲まれ、前記くびれ部を挟んで対向して設けられ、及び前記積層構造体の表面から前記チャネル活性層よりも深い位置にまで達する第１及び第２イオン注入層とに区画する工程と、
    前記積層構造体の表面に、平面的にみて前記くびれ部を中心として、その周辺の前記第１及び第２膨大部、及び第１及び第２イオン注入層の一部分にわたる内側領域を設定し、該内側領域の外周領域を、前記積層構造体の表面から前記イオン注入が行われていない領域が露出するまでエッチングして、第１及び第２メサ膨大部と第１及び第２メサイオン注入領域とを含む、メサ構造部を形成する工程と、
    前記第１及び第２メサ膨大部上に、第１及び第２金属主電極を、それぞれ形成する工程と、
    前記第１及び第２金属主電極が設けられている前記メサ構造部の上側全面を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１及び第２金属主電極間を該主電極間方向と直交する方向に延在し、前記くびれ部の非イオン注入領域の表面及び前記第１及び第２メサイオン注入領域の表面の一部分を連続的に露出する細長の第１開口部を形成する工程と、
    前記第１開口部に露出する前記非イオン注入領域の部分及び前記第１及び第２メサイオン注入領域の部分を、前記チャネル活性層に非到達の深さまでエッチングして、前記電極間方向の幅が、前記第１開口部の幅よりも幅広のリセスを形成する工程と、
    前記リセスの底面に直立し、前記第１開口部を貫通し、該第１開口部の延在方向の両端部分が前記第１及び第２メサイオン注入領域内にある金属制御電極を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  12. 半絶縁性基板上に、チャネル活性層を中間層として含む、化合物半導体の積層構造体を形成する工程と、
    前記積層構造体の表面に内側領域を設定し、該内側領域の外周領域を、該積層構造体の表面から前記半絶縁性基板が露出するまでエッチングして、メサ構造部を形成する工程と、
    前記メサ構造部に対しイオン注入を行って、第１及び第２メサ膨大部及びこれらメサ膨大部間を連結するくびれ部を有する非イオン注入領域と、該非イオン注入領域によって囲まれ、該くびれ部を挟んで対向して設けられ、及び前記メサ構造部の表面から前記チャネル活性層よりも深い位置まで達する第１及び第２メサイオン注入領域とを形成する工程と、
    前記第１及び第２メサ膨大部上に、第１及び第２金属主電極を、それぞれ形成する工程と、
    前記第１及び第２金属主電極が設けられている前記メサ構造部の上側全面を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１及び第２金属主電極間を該主電極間方向と直交する方向に延在し、前記くびれ部の非イオン注入領域の表面及び前記第１及び第２メサイオン注入領域の表面の一部分を連続的に露出する細長の第１開口部を形成する工程と、
    前記第１開口部に露出する前記非イオン注入領域の部分及び前記第１及び第２メサイオン注入領域の部分を、前記チャネル活性層に非到達の深さまでエッチングして、前記電極間方向の幅が、前記第１開口部の幅よりも幅広のリセスを形成する工程と、
    前記リセスの底面に直立し、前記第１開口部を貫通し、該第１開口部の延在方向の両端部分が前記第１及び第２メサイオン注入領域内にある金属制御電極を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  13. 半絶縁性基板上に、チャネル活性層を中間層として含む、化合物半導体の積層構造体を形成する工程と、
    前記積層構造体の表面に内側領域を設定し、該内側領域の外周領域を、該積層構造体の表面から前記チャネル活性層よりも下側の領域であって、前記半導体基板には非到達の領域までエッチングして、メサ構造部を形成する工程と、
    前記メサ構造部に対しイオン注入を行って、第１及び第２メサ膨大部及びこれらメサ膨大部間を連結するくびれ部を有する非イオン注入領域と、該非イオン注入領域によって囲まれ、該くびれ部を挟んで対向して設けられ、及び前記メサ構造部の表面から前記チャネル活性層よりも深い位置まで達する第１及び第２メサイオン注入領域とを形成する工程と、
    前記第１及び第２メサ膨大部上に、第１及び第２金属主電極を、それぞれ形成する工程と、
    前記第１及び第２金属主電極が設けられている前記メサ構造部の上側全面を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１及び第２金属主電極間を該主電極間方向と直交する方向に延在し、前記くびれ部の非イオン注入領域の表面及び前記第１及び第２メサイオン注入領域の表面の一部分を連続的に露出する細長の第１開口部を形成する工程と、
    前記第１開口部に露出する前記非イオン注入領域の部分及び前記第１及び第２メサイオン注入領域の部分を、前記チャネル活性層に非到達の深さまでエッチングして、前記電極間方向の幅が、前記第１開口部の幅よりも幅広のリセスを形成する工程と、
    前記リセスの底面に直立し、前記第１開口部を貫通し、該第１開口部の延在方向の両端部分が前記第１及び第２メサイオン注入領域内にある金属制御電極を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  14. 半絶縁性基板上に、チャネル活性層を中間層として含む、化合物半導体の積層構造体を形成する工程と、
    前記積層構造体に対し、イオン注入を行って、第１及び第２膨大部及びこれら膨大部間を連結するくびれ部を有する非イオン注入領域と、該非イオン注入領域によって囲まれ、該くびれ部を挟んで対向して設けられ、及び前記積層構造体の表面から前記チャネル活性層よりも深い位置にまで達する第１及び第２イオン注入層とに区画する工程と、
    前記積層構造体の表面に平面的にみて前記くびれ部を中心として、その周辺の前記第１及び第２膨大部及び第１及び第２イオン注入層の一部分にわたる内側領域を設定し、該内側領域の外周領域を、前記積層構造体の表面から前記半絶縁性基板が露出するまでエッチングして、第１及び第２メサ膨大部と第１及び第２メサイオン注入領域とを含む、メサ構造部を形成する工程と、
    前記第１及び第２メサ膨大部を覆う第１及び第２金属主電極をそれぞれ形成する工程と、
    前記第１及び第２金属主電極間を、該主電極間方向と直交する方向に延在する第１開口部であって、前記くびれ部の非イオン注入領域の表面及び前記第１及び第２メサイオン注入領域の表面の一部分を連続的に露出する細長の当該第１開口部を有し、及び前記くびれ部の非イオン注入領域及び前記第１及び第２メサイオン注入領域を覆う第１レジスト層を形成する工程と、
    前記第１の開口部の幅と同一幅で連通するとともに、該第１開口部の延在方向の両端側から前記メサ構造部外へと延在する第２開口部を有し、
    及び前記第１レジスト層と前記第１及び第２金属主電極とを含む前記基板の上側全面を覆う第２レジスト層を形成する工程と、
    前記第２のレジスト層と前記第２開口部とを含む上側全面に金属層を蒸着形成した後にリフトオフ工程を行って、前記第１及び第２レジスト層を除去して前記金属層の残存部分で金属制御電極を形成するとともに、該金属制御電極と前記第１及び第２メサイオン注入領域との間に空隙を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  15. 半絶縁性基板上に、チャネル活性層を中間層として含む、化合物半導体の積層構造体を形成する工程と、
    前記積層構造体に対し、イオン注入を行って、第１及び第２膨大部及びこれら膨大部間を連結するくびれ部を有する非イオン注入領域と、該非イオン注入領域によって囲まれ、該くびれ部を挟んで対向して設けられ、及び前記積層構造体の表面から前記チャネル活性層よりも深い位置にまで達する第１及び第２イオン注入層とに区画する工程と、
    前記積層構造体の表面に平面的にみて前記くびれ部を中心として、その周辺の前記第１及び第２膨大部及び第１及び第２イオン注入層の一部分にわたる内側領域を設定し、該内側領域の外周領域を、前記積層構造体の表面から前記イオン注入が行われていない領域が露出するまでエッチングして、第１及び第２メサ膨大部と第１及び第２メサイオン注入領域とを含む、メサ構造部を形成する工程と、
    前記第１及び第２メサ膨大部を覆う第１及び第２金属主電極をそれぞれ形成する工程と、
    前記第１及び第２金属主電極間を、該主電極間方向と直交する方向に延在する第１開口部であって、前記くびれ部の非イオン注入領域の表面及び前記第１及び第２メサイオン注入領域の表面の一部分を連続的に露出する細長の当該第１開口部を有し、及び前記くびれ部の非イオン注入領域及び前記第１及び第２メサイオン注入領域を覆う第１レジスト層を形成する工程と、
    前記第１の開口部の幅と同一幅で連通するとともに、該第１開口部の延在方向の両端側から前記メサ構造部外へと延在する第２開口部を有し、
    及び前記第１レジスト層と前記第１及び第２金属主電極とを含む前記基板の上側全面を覆う第２レジスト層を形成する工程と、
    前記第２のレジスト層と前記第２開口部とを含む上側全面に金属層を蒸着形成した後にリフトオフ工程を行って、前記第１及び第２レジスト層を除去して前記金属層の残存部分で金属制御電極を形成するとともに、該金属制御電極と前記第１及び第２メサイオン注入領域との間に空隙を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
  16. 半絶縁性基板上に、予備バッファ層、該予備バッファ層の材料よりもエッチング速度が速い材料の予備チャネル活性層、前記バッファ層と同一の材料の予備キャップ層を順次に積層して化合物半導体の積層構造体を形成する工程と、
    前記積層構造体の表面に内側領域を設定し、該内側領域の外周領域を前記積層構造体の表面から前記予備バッファ層の厚みの一部分まで、メサエッチングとこれに続くエッチングの速度の差を利用する選択エッチングとを行って、前記予備バッファ層、予備チャネル活性層、予備ドナー層及び予備キャップ層を、バッファ層と、ドナー層と、該バッファ層及びドナー層間に挟まれていて、全周にわたる周壁がこれら層の周壁よりも内側に後退して形成されたチャネル活性層と、前記ドナー層の、該チャネル活性層と対向する側に、該チャネル活性層と同形かつ同一の大きさのキャップ層とに加工してなる、平面形状が矩形の変形メサ構造部を得る工程と、
    前記変形メサ構造部の両端部をそれぞれ覆い、かつその中央部を露出させて第１及び第２金属主電極をそれぞれ設ける工程と、
    前記第１及び第２主電極と、前記変形メサ構造部を含む前記バッファ層の上側全面に、前記バッファ層及びドナー層間の、前記チャネル活性層の周壁の外側に空隙を残すようにして、層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１及び第２金属主電極間を該主電極間方向と直交する方向に、前記キャップ層の表面の一部分と前記ドナー層の一部分とを連続的に露出する細長の第１開口部を形成する工程と、
    前記第１開口部に露出する前記キャップ層の一部分を前記チャネル活性層に非到達の深さまでエッチングして、前記電極間方向の幅が前記第１開口部の幅よりも幅広のリセスを形成する工程と、
    前記リセスの底面に直立し、前記第１開口部を貫通し、該第１開口部の延在方向に前記ドナー層を横切る金属制御電極を形成する工程と
    を含むことを特徴とする半導体素子の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4509031B2 (ja) * 2003-09-05 2010-07-21 サンケン電気株式会社 窒化物半導体装置
US9601638B2 (en) * 2011-10-19 2017-03-21 Nxp Usa, Inc. GaN-on-Si switch devices
US9245736B2 (en) 2013-03-15 2016-01-26 Semiconductor Components Industries, Llc Process of forming a semiconductor wafer
WO2019008658A1 (ja) * 2017-07-04 2019-01-10 三菱電機株式会社 半導体装置、および、半導体装置の製造方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049676A (ja) * 1983-08-29 1985-03-18 Fujitsu Ltd 半導体装置
JPS62291972A (ja) * 1986-06-12 1987-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH02188930A (ja) * 1989-01-17 1990-07-25 Sumitomo Electric Ind Ltd 電界効果型トランジスタおよびその製造方法
JPH0366135A (ja) * 1989-08-04 1991-03-20 Fujitsu Ltd 化合物半導体装置
JPH0575046A (ja) * 1991-03-15 1993-03-26 Philips Gloeilampenfab:Nv 集積回路の製造方法
JPH05182991A (ja) * 1991-11-07 1993-07-23 Mitsubishi Electric Corp ヘテロ接合ｆｅｔ及びその製造方法
JPH05235045A (ja) * 1992-02-20 1993-09-10 Mitsubishi Electric Corp 電界効果トランジスタ
JPH05291306A (ja) * 1992-04-13 1993-11-05 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタの素子間分離方法
JPH0661269A (ja) * 1992-08-11 1994-03-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH07273296A (ja) * 1994-04-01 1995-10-20 Nippon Steel Corp 半導体装置
JPH08115924A (ja) * 1994-08-22 1996-05-07 Matsushita Electric Ind Co Ltd 電界効果型トランジスタおよびその製造方法
JPH08279520A (ja) * 1995-04-10 1996-10-22 Matsushita Electric Ind Co Ltd 化合物半導体装置およびその製造方法
JPH09298295A (ja) * 1996-05-02 1997-11-18 Honda Motor Co Ltd 高電子移動度トランジスタ及びその製造方法
JPH11162994A (ja) * 1997-11-27 1999-06-18 Denso Corp 半導体装置の製造方法およびマスク材
JP2003209127A (ja) * 2002-01-16 2003-07-25 Sony Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120791B2 (ja) * 1986-07-10 1995-12-20 富士通株式会社 半導体装置
US5739557A (en) * 1995-02-06 1998-04-14 Motorola, Inc. Refractory gate heterostructure field effect transistor
JPH09139494A (ja) * 1995-11-16 1997-05-27 Mitsubishi Electric Corp 半導体装置の製造方法，及び半導体装置
JP2000150535A (ja) * 1998-11-09 2000-05-30 Fujitsu Quantum Device Kk 電界効果トランジスタとその製造方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049676A (ja) * 1983-08-29 1985-03-18 Fujitsu Ltd 半導体装置
JPS62291972A (ja) * 1986-06-12 1987-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH02188930A (ja) * 1989-01-17 1990-07-25 Sumitomo Electric Ind Ltd 電界効果型トランジスタおよびその製造方法
JPH0366135A (ja) * 1989-08-04 1991-03-20 Fujitsu Ltd 化合物半導体装置
JPH0575046A (ja) * 1991-03-15 1993-03-26 Philips Gloeilampenfab:Nv 集積回路の製造方法
JPH05182991A (ja) * 1991-11-07 1993-07-23 Mitsubishi Electric Corp ヘテロ接合ｆｅｔ及びその製造方法
JPH05235045A (ja) * 1992-02-20 1993-09-10 Mitsubishi Electric Corp 電界効果トランジスタ
JPH05291306A (ja) * 1992-04-13 1993-11-05 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタの素子間分離方法
JPH0661269A (ja) * 1992-08-11 1994-03-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH07273296A (ja) * 1994-04-01 1995-10-20 Nippon Steel Corp 半導体装置
JPH08115924A (ja) * 1994-08-22 1996-05-07 Matsushita Electric Ind Co Ltd 電界効果型トランジスタおよびその製造方法
JPH08279520A (ja) * 1995-04-10 1996-10-22 Matsushita Electric Ind Co Ltd 化合物半導体装置およびその製造方法
JPH09298295A (ja) * 1996-05-02 1997-11-18 Honda Motor Co Ltd 高電子移動度トランジスタ及びその製造方法
JPH11162994A (ja) * 1997-11-27 1999-06-18 Denso Corp 半導体装置の製造方法およびマスク材
JP2003209127A (ja) * 2002-01-16 2003-07-25 Sony Corp 半導体装置及び半導体装置の製造方法

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