JPS62291972A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は半導体装置の製造方法に関し、特に半絶縁性基
板上に低濃度層および高濃度層の半導体層を有する半導
体基板をエツチング工程を主に利用した半導体装置の製
造方法に関するものである。

従来の技術 第３図に従来のＧａＡｓＦＥＴの製造工程断面図を示す
。第３図（、）において、Ｇ　ａ　Ａ　ｓ半絶縁性基板
１とキャリア濃度がＩ　Ｘ　１０”　ｃｍ−２以下のバ
ッファ層２と３　Ｘ　１０”　ｃｍ−’の活性層３と２
　Ｘ　１０１８ｃｍ−２のオーミック層４を有する基板
をＦＥＴを製造するに必要な部分を残し、ホトリソ技術
と ＮａＯＨ：Ｈ２ｏ２＝２ｏ：１のエツチング液チオ−ミ
ック層および活性層を他の素子と分離するためメサエッ
チングし、島状構造５１とする。その後基板表面全面に
厚さ３ｏ○０人のＰＣＶＤ−８ｉＮ膜５を堆積する。第
３図（ト））において、ＦＥＴのソース・ドレイン領域
上のＰＣＶＤ−８ｉＮ膜５をホトリン技術とＣＦ４　ガ
スの反応性イオンエツチング法により除去し、Ａ　ｕ　
Ｇ　ｅ　／Ｎ　ｉ　／　Ａ　ｕから成るオーミック電極
６２を１３００人１５００人／１０ｏｏへの膜厚で蒸着
しり７トオフ法により、ソース電極ドレイン電極を成形
する。第３図（Ｃ）において、４５０°Ｃ，３分のオー
ミックシンタを行なった後、ゲート電匝形成のため、ホ
トレジスト６によるホトリン技術により窓７を形成する
。ＣＦ４　ガスの反応イオンエツチング法により窓７の
底部のＰＣＶＤ−３ｉＮ膜を除去する。ドレイン電流を
測定しながら、酒石酸：Ｈ２ｏ２＝２０：１のエツチン
グ液でオーミック層活性層をリセスエッチングし、所望
のドレイン電流が得られた後リセスエッチングを停止し
、ゲートエツチング溝８を得る。第３図（ｄ）において
、Ｔ　ｉ　／　Ｐ　ｔ　／Ａ　ｕよ構成るゲート金属を
１０００人１５００人／１０ｏＯへの膜厚で全面に蒸着
しリフトオフ法によりゲート電極９を形成しＦＥＴが完
成する。

発明が解決しようとする問題点 第４図に従来の第３図の製造工程で製造されたＦＥＴの
平面図〔第４図（ａ）〕とゲート電極中央部の断面図〔
第４図（ｂ）〕を示す。

第４図（、）において破線に囲まれた部分５１がメサエ
ッチングにより形成された島枦表面を示す。

ゲート電極５９．ソース電極５２．ドレイン電極５３と
でＦＥＴ　　を構成する。従来の技術で問題となる点は
第４図（、）のゲート電極中心線の断面を示した第４図
（ｂ）において、ゲート電極形成前にメサエッチングに
より生ずる段差の部分５４ａ、５４ｂで、ゲート電極９
の段切れが生じ易いことである。

この段切れは、ホトリソ技術における工程でレジストが
ホ）　ＩＪンによシぬけ切れないために生ずる現象で、
この問題点はＦＥＴの歩留り悪化の原因となる。

問題点を解決するだめの手段 本発明はかかる問題点を解決するためゲート電極形成し
た後、素子分離用のメサエッチングを行ない、ホトリン
グラフイーによるゲート電極の断切れが生じないように
したものである。

作　　用 本発明の半導体装置の製造方法により、ゲート電極の断
切れが生じなくなり製造歩留りが大幅に向上する。

実施例 以下本発明の半導体装置の一実施例をＧａＡｓ　Ｆ　Ｅ
　Ｔを例に説明する。第１図は本発明の一実施例におけ
るＧａＡｓＦＥＴの製造プロセスの断面模式図である。

第１図（−）において、半絶縁性Ｇ　ａ　Ａ　ｓ基板１
上に高抵抗層２を厚さ２μｍ　、　３　ｘ　１０”　ｃ
ｍ−’　の不純物濃度をもつ活性層３を厚さ２０００人
。

２×１０　（７）の不純物濃度をもつオーミック層４を
厚さ５Ｑｏｏ人を成長させた基板にＰＣＶＤ−ＳｉＮ膜
６を厚さ３０００人堆積する。ゲート長Ｏ，Ｓμｍのレ
ジストパターン６をホトリソ技術により形成する。レジ
ストパターンのゲート開口部７の底部のＰＣＶＤ−８ｉ
Ｎ膜をＣＦ４ＲＩＥによりエツチングし、酒石酸：Ｈ２
ｏ２＝２０：１のエツチング液でオーミック層４をリセ
スエッチングし除去しゲートエツチング溝８を形成する
。第１図（ｂ）において、Ｐｔ／Ｔｉ／Ａｕ　、１００
０Ａ／６００人／１０００人　のゲート電極用金属を蒸
着しリフトオフ法によりゲート電極９を形成する。その
後ＦＥＴとなる部分上にホトリソ技術によりレジスト１
ｏを形成する。

第１図（ｃ）においてレジスト１ｏをマスクとして、Ｎ
ａｏＨ：Ｈ２ｏ２＝２０＝１のエツチング液で素子分離
用にオーミック層４および活性層３のエツチングを行な
い島状構造面１１とする。第１図（ｄ）においてソース
電極およびドレイン電極用のホトエツチングを行ないソ
ース電極１２．ドレイン電極１３を形成しＦＨＴが完成
する。

ドレイン電流および閾値電圧の調整はＦＥＴの構造が完
成した後、ゲート電極９のｐｔを熱処理しｐｔ　と活性
層３のＧ　ａ　Ａ　！ｌを反応させ、ｐｔの埋込み層１
４を形成することで行なう。

第２図は第１図に示す本発明の一実施例の製造工程で製
造されたＦＥＴの平面図とゲート電極中央部の断面図を
示す。第２図（、）にＦＥＴの平面図でゲート電極９．
ソース電極１２．ドレイン電極１３、島状構造面１１を
示す。第２図（ｂ）は、第２図（、）のＣ−Ｃ’の部分
の断面形状部を示す。第２図（ｂ）において、従来のメ
サエッチングにより生じた段差にゲート電極を形成する
方法とは違いＦＥＴ構造部以外のゲート電極部の下はエ
アーブリッジの空孔１５のように形成するためゲート電
極の断切れが生じない。

なお活性層およびオーミック層を含む基板はイオン注入
技術を用い形成してもよく、気相、液相。

分子線などのエピタキシー技術を用いてもよい。

さらにメサエッチングをゲート電極およびオーミック電
極形成後に行なってもよい。

発明の効果 以上のように、本発明の半導体装置の製造方法によれば
、ゲート電極のエアーブリッジ形状の採用により、ゲー
ト電極の断切れが生じなくなり製造歩留りが大幅に向上
した。

【図面の簡単な説明】

第１図（、）〜（ｄ）は本発明の一実施例におけるＧａ
ＡｓＦＥＴの製造プロセスを示す工程断面図、第２図（
、）は同実施例のＦＥＴの平面図、第２図（ｂ）は第２
図（−）の１−１’線断面図、第３図（ａ）　〜（ｄ）
は従来のＧａＡｓＦＥＴの製造プロセスを示す工程図、
第４図（、）は従来の製造プロセスで製造されたＦＥＴ
の平面図、第４図（ｂ）は第４図（、）のｎ−ｎ’線断
面図である。 １・・・・・・半絶縁性Ｇ　ａ　Ａ　ｔＩ基板、２・・
・・・・高抵抗層、３・・・・・・活性層、４・・・・
・・オーミック層、９・・・・・ゲート電極、８・・・
・・・ゲートエツチング溝。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第　２１！１ （■ 第３図

Claims (4)

【特許請求の範囲】
1. （１）半絶縁性基板表面上に、一導電型の第１の半導体
   層と前記第１の半導体層の表面上に前記第１半導体層と
   同一導電型で高濃度層の第２の半導体層を有する半導体
   基板を用い、前記半導体基板表面上に絶縁膜を形成する
   工程と、電界効果トランジスタのゲート部となる前記絶
   縁膜を除去し、窓を形成する工程と、前記絶縁膜をマス
   クとし、前記第２の半導体層をエッチングし溝を形成す
   る工程と、前記溝の底部にゲート電極を形成する工程と
   、ゲート幅方向に対して前記ゲート電極の両端にかかり
   かつゲート長方向に対して前記ゲート電極が中央となる
   ように、前記第２層および第１層の半導体層を除去する
   分離用エッチング工程と、前記溝の両端に残された前記
   第２層表面上の絶縁膜の一部を除去しオーミック電極用
   窓を形成する工程と、前記オーミック電極用窓部に、ソ
   ース電極およびドレイン電極を形成する工程とを含んで
   なる半導体装置の製造方法。
2. （２）活性層上のゲート電極部とゲート電極の引出し部
   間下の第１および第２の半導体層は、分離用エッチング
   工程時に除去され、前記活性層上のゲート電極部と前記
   ゲート電極の引出し部とがゲート金属のみのエアーブリ
   ッジ形状で結合されている特許請求の範囲第１項記載の
   半導体装置の製造方法。
3. （３）ゲート電極は、低温熱処理により、第２の半導体
   層との界面で生ずる固相反応による合金が第２の半導体
   層と整流特性を示す金属よりなる特許請求の範囲第１項
   記載の半導体装置の製造方法。
4. （４）ドレイン電流および閾値電圧は低温熱処理により
   生ずるゲート電極の金属の拡散反応量により制御する特
   許請求の範囲第１項又は第２項記載の半導体装置の製造
   方法。