JPS6122671A - シヨツトキ障壁ゲ−ト型電解効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置、特にショットキ障壁ゲート型電解
効果トランジスタ（ＭＥＳＦＥＴ）の製造方法に関する
。

（従来技術とその問題点） ショットキ障壁ゲート型電解効果トランジスタ、特にＧ
ａＡｓを用いたものにあっては、高周波、高速装置とし
て十分な性能を与えるべ（、ソースおよびドレイン電極
とゲート電極とを出来得る限り接近させることが極めて
重要である。

従来法によるＭＥＳＦＥＴの製造例を第６図に基き説明
すると、まずＧａＡｓ半絶縁性基板１の上に高抵抗Ｇａ
Ａｓバッファ層２を介してキャリヤ濃度約Ｉ　Ｘ　１０
１７ｃｍ　’、厚さ０．４〜０．８μｍのＮ形ＧａＡＳ
動作層６をエピタキシャル成長させた後、該動作層の表
面にオーミック電極４，５を形成し、しかる後ゲート電
極形成用の開口部を与えるマスクを用いてフォトレジス
トパターン７を形成する（第６図ａ）。次に、この開口
部を通して動作層６を０．１〜０２μｍの厚さになるま
でエツチングしてオーミック電極４．５間で動作層６表
面にリセス８を形成しく同図ｂ）、さらにたｇちにゲー
ト電極となる金属６′を蒸着した後（同図Ｃ）フォトレ
ジストパターン７をその上の不要の金属６′と共に除去
することによってリセス８内にゲート電極６を形被する
（同図ｄ）。

しかしながら、上記従来法では、オーミック電極４．５
に対するゲート電極乙の位置決めをマスクの位置合わせ
によって行うものであるだめ、位置合わせの誤差やウエ
ーノ・−自身の変形（伸縮）等によりゲート電極を正確
に所望位置に形成することが困難であり、このため特に
その高周波特性や高速性を改善する目的でソース、ドレ
イン電極とゲート電極とを接近させた構造とした場合、
ソースルゲート電極間の短絡やゲートルトレイン電極間
の短絡など半導体装置にとって致命的な欠陥を発生し易
い欠点がある。

（発明の目的および問題を解決するだめの手段）本発、
明は上記従来の欠点を除去して、ソース、ドレイン電極
とゲート電極との間の短絡を生ずることなしにこれらの
電極をより接近させることができるＭＥＳＦＥＴの製造
方法を提供することを目的としたものであって、このだ
め本発明による方法は半導体基板表面に動作層を形成し
、該動作層の表面に互いに離間してソースおよびドレイ
ン電極を形成し、該ソースおよびドレイン電極間におい
て動作層表面にリセスな形成するとともに該リセス内に
ゲート電極を形成してなるショットキ障壁ゲート型電解
効果ｊ・ランジスタの製造方法において、前記ソースお
よびルフィン電極を形成した後膣両電極をマスクとして
用いて前記リセスおよびゲート電極を形成することを特
徴とする。

（作用） 本発明方法によれば、ゲート電極が形成されるリセスお
よびゲート電極がソースおよびドレイン電極そのものを
マスクとして形成されるから、マスクの位置決め等に伴
う誤差を生ずることなく、ゲート電極がソースおよびド
レイン電極に対しつねに正確に位置決めされ、従ってソ
ースルゲート及びゲートルドレイン電極間の短絡を回避
しつ＼、これらの電極を従来のものよりも更に接近させ
た構造を実現することができる。

（発明の概要） 以下、本発明の概要を第１図に沿って説明する。

第１図（ａ）は、ＧａＡｓ半絶縁性基板１１上に高抵抗
バッファ層１２を介してｎ型導電型のエピタキシ欠ル層
１３が形成され、該エピタキシャル層の部分にオーミッ
クコンタクトの為の高注入層１４が形成され、さらにそ
の上にソース、ドレインの両オーミック電極１５．１６
が形成された状態を断面にて示す。しかして本発明方法
では、上記状態において第１図（ｂ）で示すように、ソ
ース、ドレイン電極１５．１６をマスクとし、両電極で
形成された開口部１７を通じてエビタギシャル層１１ｍ
エツチングを施し、エピタキシャル層をＭＥＳＦＥＴの
動作層として適当な厚さにすべ（リセス１８を形成する
。更に第１図（ｃ）に示すように、ソースおよびドレイ
ン電極１５．１６をマスクとしてゲート金属を蒸着し、
これにより開口部１７を通じてリセス１８内にゲート電
極１９を形成する。この際、ソースおよびドレイン電極
上に蒸着されるゲート金属１９′は、その堆積の過程が
いわゆるタンジェントの法則（ｔａｎｇｅｎｔ、　ｌａ
ｗ　）　Ｋ従い、図示のように堆積が増すに従って開口
部１７を漸次ぜばめるために、ゲート電極１９の形状も
図示のように上方に向って漸次挾（なり、ソースおよび
ドレイン電極１５．１６と短絡しにくい形状を得る。

（実施例） 次に、本発明の好適な実施例を第２図を参照して説明す
る。

まず、第２図（ａ）　、　（１））に示すように、Ｇａ
Ａｓ半絶縁性基板２１上に高抵抗Ｇａ　Ａ　Ｓ　／’ツ
ファ層２２を介してキャリヤ濃度約Ｉ　Ｘ　１０　ｌ７
ｃｍ−３、厚さ０．６μｍのＮ形ＱａＡ、ｓ動作層（Ｎ
層）２６をエピタキシャル成長させたものにオーム性接
触抵抗を下げる目的でＮ形ドーパントであるＳＩを、例
えば３×’Ｉ　０１３ｃｍ−２の密度で適当な形状にな
るよう加速電圧を変えて数回に分けて注入して高濃度層
２４を形成し、アニール、例えば８００　’Ｃ１２０ｍ
、を行つた後、該注入領域にＡ　ｕ　Ｇｅ　／Ａ　ｕを
例えば２０００八〇蒸着、リフトオフ或いはエツチング
によす金属パターンを形成後熱処理してソースおよびド
レイン電極２５．２６を形成する。なお、２７はソース
〜ドレイン電極２５．２６間に形成される開口部を示す
。次に、第２図（ｃ）Ｋ示すごとく、素子分離のだめの
レジストパターン２８（図示実線）を形成し、例えばＮ
Ｈ４ＯＨ：Ｈ２Ｏ２：　Ｈ２Ｏ＝　３　：　１　：　５
０のエツチング液を用いて室温で９０秒間エツチングを
行うことにより素子以外の部分を約４ｏｏｏＡ０エツチ
ングする。なお、このエツチングのみでは充分な素子分
離が得られないが、続いて行われる動作層のエツチング
により充分な素子分離が得られる。また、このエツチン
グは上記のエツチング液に限定されることはな（他のエ
ツチング液でもよく、またドライエツチングを用いても
よい。次に、第２図（ｄ）に示すように、エツチングマ
スクとして用いたレジストを除去し、ソースおよびドレ
イン電極２５．２６をマスクとして、Ｃｃ４３Ｘ１０”
’　Ｔｏｒｒｌ［１［ＩＷの条件で８分間ウェハ全面に
几ＩＥ（リアクティブ・イオンエツチング）を施し、開
口部゛２７を通じてエピタキシャル層２６を約４ＤＯＯ
Ａ０１Ｊセスエツチングすると同時に前述した素子分離
を完成させる。更に表面のダメージ層を除去すべく希塩
酸にて表面処理する。このリセスエッチングは、素子耐
圧を上げる目的でＲＩＥと他の等方性エツチング、例え
ばＣＦ４プラズマエツチングと組合わせてもよい。或は
ＲＩＥと例えば、ＨＦ：Ｉ−Ｉ。Ｏ□：Ｈ２０＝１：１
：１０の等方性ウェットエツチングを組合わせて希塩酸
処理を省略することもできる。このリセスエッチング完
了の時点では、広い面積をもつゲートパッドの直下は半
絶縁性の基板２１或はバッファ層２２ではなくエピタキ
シャル層２３の一部である。従って、このままの状態で
ゲート電極を形成すると、ゲートにぶら下がる寄生容量
が大きくなり、その高周波特性を著しく損うだめに、ゲ
ートパッド直下部分にさらニリセスエツチングを施して
半絶縁性基板２１或はバッファ層２２上にゲートパッド
を形成するようにする。この目的のため、第２図（ｅ）
に一点鎖線で示すような開口形状２９を有するレジスト
を形成して該部分に約５００ＯＡ’のエツチングを行う
。

しかしながら、該エツチングによりゲートパッド部とゲ
ート部との境界６０に約３０００八〇の段差が形成され
るためにゲート電極が断線を起こす危険が生ずる。そこ
で、さらに該エツチングに用いたレジストパターンを用
いて、或は該マスクと同一開口形状を有するレジストパ
ターンを用いて、該部分にエツチングと同量の３０００
Ａ０だけゲート金属と同一の金属３１を蒸着、リフトオ
フすることによりこの段差を埋込み、同時にゲートパッ
ド部分の厚みを増してボンディングに対する信頼性を高
めることができる（第２図ｆ）。なお、第２図（ｅ）中
点線にて囲まれた部分は、第２図（Ｃ）に於てパターン
２８によりカバーされたエツチングの残しの部分で最終
的に活性層と呼ばれる部分を形成する領域である。次に
、第２図（ｇ）実線にて示すごとき開口形状６２を有す
るレジストパターンを形成し、該レジストパターンおよ
びソースおよびドレイン電極２５．２６の内方線２５’
　、　２６’をマスクとしてゲート金属、例えばＡ７、
を垂直方向から４ＤＯＯＡ０蒸着、リフトオフし、第２
図（ｈ）に示すようにゲート電極６２とゲートパッド６
６とを形成する。リセス内に形成されるゲート電極６２
は、第２図（ｉ）に示すように、垂直方向においてソー
スおよびドレイン電極２５．２６から分離されている。

まだ、ソースおよびドレイン電極２５．２６上に蒸着さ
れたゲート金属３５．３４はそのまま残されてパッドの
厚みを増し、抵抗の低減に寄与する。

（発明の効果） 以上のように、本発明によればソースおよびドレイン電
極自身をマスクとして動作層へのリセス形成およびゲー
ト電極形成を行うようにしたから、細かな位置合わせ操
作を必要とすることなくソースおよびドレイン電極に対
するゲート電極の位置決めを正確に行うことができ、こ
のためソース、ドレイン間隔は従来法ではせいぜい３μ
ｍ程度であったが本発明によれば１μｍ以下にすること
ができ、またソースルゲート間或はゲート〜ドレイン間
の短絡事故も大巾に減少させることができる。

なお、上記実施例では動作層を特にエピタキシャル成長
層としているがイオン注入により形成した層であっても
よく、また半導体として特にＧａＡｓを用いているが８
１等他の半導体を用いてもよい。

さらに、単体のＭＢＳＦＥＴだけではなく半導体ＩＣ内
のＭＥＳＦＥＴにも適用できることは自明である。

【図面の簡単な説明】

第１図は本発明製造方法の概略工程を示す部分断面図、
第２図は本発明製造方法の一例を示す工程図で同図（ａ
）　、　（ｄ）　、　（ｉ）は部分断面図、同図（ｂｌ
　、　（ｃ、χ（ｅ）　、　（ｆ）　、　（ｇ）　、　
（ｈ）は部分平面図、第６図は従来方法の工程を示す断
面図である。 １１・・・・・・ＧａＡＳ基板　　１２・・・・・・バ
ッファ層１３・・・・・エピタキシャル層１４・・・・
・高注入層１５・・・・・ソース電極　　１６・・・・
・・ドレイン電極１８・・・・・リ　セ　ス　　　１９
・・・・・・ゲート電極第１図 第２図 第２図 第３図 ア ｓｑ−

Claims (3)

【特許請求の範囲】
1. （１）半導体基板表面に動作層を形成し、該動作層の表
   面に互いに離間してソースおよびドレイン電極を形成し
   、該ソースおよびドレイン電極間において動作層表面に
   リセスを形成するとともに該リセス内にゲート電極を形
   成してなるショットキ障壁ゲート型電解効果トランジス
   タの製造方法において、前記ソースおよびドレイン電極
   を形成した後該両電極をマスクとして用いて前記リセス
   およびゲート電極を形成することを特徴とするショット
   キ障壁ゲート型電解効果トランジスタの製造方法。
2. （２）前記ソースおよびドレイン電極の下の前記動作層
   の部分に高濃度の注入層を形成する段階を含む第１項の
   方法。
3. （３）前記動作層がエピタキシャル層又はイオン注入に
   より形成した層である第１項の方法。