JPS6338872B2 - - Google Patents
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- JPS6338872B2 JPS6338872B2 JP58224634A JP22463483A JPS6338872B2 JP S6338872 B2 JPS6338872 B2 JP S6338872B2 JP 58224634 A JP58224634 A JP 58224634A JP 22463483 A JP22463483 A JP 22463483A JP S6338872 B2 JPS6338872 B2 JP S6338872B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置、特にヘテロ接合形電界効
果トランジスタ素子について、エンハンスメント
モードとデイプリーシヨンモードとの制御を同時
に高精度で実施することが可能な半導体装置の製
造方法に関する。
果トランジスタ素子について、エンハンスメント
モードとデイプリーシヨンモードとの制御を同時
に高精度で実施することが可能な半導体装置の製
造方法に関する。
(b) 技術の背景
電子計算機などの性能の一層の向上を志向して
半導体装置の高速化、低消費電力化が推進されて
いる。この目的に沿つて現在主流をなしているシ
リコン（Si）よりキヤリアの移動度が遥に大きい
砒化ガリウム（GaAs）などの化合物半導体を用
いるトランジスタが多数提案されている。化合物
半導体を用いるトランジスタとしては電界効果ト
ランジスタ（以下FETと略称する）がその製造
工程がバイポーラトランジスタより簡単であるな
どの理由によつて現在主流をなしており、特にシ
ヨツトキーバリア形FETが多く行なわれている。
半導体装置の高速化、低消費電力化が推進されて
いる。この目的に沿つて現在主流をなしているシ
リコン（Si）よりキヤリアの移動度が遥に大きい
砒化ガリウム（GaAs）などの化合物半導体を用
いるトランジスタが多数提案されている。化合物
半導体を用いるトランジスタとしては電界効果ト
ランジスタ（以下FETと略称する）がその製造
工程がバイポーラトランジスタより簡単であるな
どの理由によつて現在主流をなしており、特にシ
ヨツトキーバリア形FETが多く行なわれている。
これらの従来の構造のSiもしくはGaAs等の半
導体装置においては、キヤリアは不純物イオンが
存在している半導体空間内を移動する。この移動
に際してキヤリアは格子振動および不純物イオン
によつて散乱を受けるが、格子振動による散乱の
確率を小さくするために温度を低下させると不純
物イオンによる散乱の確率が大きくなり、キヤリ
アの移動度はこれによつて制限される。
導体装置においては、キヤリアは不純物イオンが
存在している半導体空間内を移動する。この移動
に際してキヤリアは格子振動および不純物イオン
によつて散乱を受けるが、格子振動による散乱の
確率を小さくするために温度を低下させると不純
物イオンによる散乱の確率が大きくなり、キヤリ
アの移動度はこれによつて制限される。
この不純物散乱効果を排除するために、不純物
が添加される領域とキヤリアが移動する領域とを
ヘテロ接合界面によつて空間的に分離して、特に
低温におけるキヤリアの移動度を増大せしめたヘ
テロ接合形電界効果トランジスタ（以下ヘテロ接
合形FETと略称する）によつて一層の高速化が
実現されている。
が添加される領域とキヤリアが移動する領域とを
ヘテロ接合界面によつて空間的に分離して、特に
低温におけるキヤリアの移動度を増大せしめたヘ
テロ接合形電界効果トランジスタ（以下ヘテロ接
合形FETと略称する）によつて一層の高速化が
実現されている。
(c) 従来技術と問題点
ヘテロ接合形FETによつて構成されたインバ
ータの従来の構造の一例を第１図ａに示す。第１
図ａの領域Ｅはエンハンスメントモード（以下Ｅ
モードと略称する）のFET素子、領域Ｄはデイ
プリーシヨンモード（以下Ｄモードと略称する）
のFET素子であつて、第１図ｂに等価回路を示
すインバータ回路のドライバであるＥモードの
FET Tr1及び負荷素子であるＤモードのFETr2
を構成している。
ータの従来の構造の一例を第１図ａに示す。第１
図ａの領域Ｅはエンハンスメントモード（以下Ｅ
モードと略称する）のFET素子、領域Ｄはデイ
プリーシヨンモード（以下Ｄモードと略称する）
のFET素子であつて、第１図ｂに等価回路を示
すインバータ回路のドライバであるＥモードの
FET Tr1及び負荷素子であるＤモードのFETr2
を構成している。
ヘテロ接合形FETの各素子は半絶縁性GaAs基
板１上に、ノンドープのGaAs層２と、これによ
り電子親和力が小さくドナー不純物を含むｎ型の
砒化アルミニウムガリウム（AlGaAs）層３と、
ｎ型GaAs層４とが設けられて、ｎ型GaAs層４
と多くは更にｎ型AlGaAs層３の一部を選択的に
除去してｎ型AlGaAs層３に接してゲート電極５
が設けられ、またｎ型GaAs層４上にソース及び
ドレイン電極６が設けられて、更に絶縁膜７を介
して配線８が形成されている。
板１上に、ノンドープのGaAs層２と、これによ
り電子親和力が小さくドナー不純物を含むｎ型の
砒化アルミニウムガリウム（AlGaAs）層３と、
ｎ型GaAs層４とが設けられて、ｎ型GaAs層４
と多くは更にｎ型AlGaAs層３の一部を選択的に
除去してｎ型AlGaAs層３に接してゲート電極５
が設けられ、またｎ型GaAs層４上にソース及び
ドレイン電極６が設けられて、更に絶縁膜７を介
して配線８が形成されている。
ｎ型AlGaAs層３（電子供給層という）からノ
ンドープのGaAs層２（チヤネル層という）へ遷
移した電子によつて両層のヘテロ接合界面近傍に
生成される２次元電子ガス２Ａがチヤネルとして
機能し、その電子濃度をゲート電極に印加する電
圧により制御することによつて、ソース電極とド
レイン電極との間のインピーダンスが制御され
る。
ンドープのGaAs層２（チヤネル層という）へ遷
移した電子によつて両層のヘテロ接合界面近傍に
生成される２次元電子ガス２Ａがチヤネルとして
機能し、その電子濃度をゲート電極に印加する電
圧により制御することによつて、ソース電極とド
レイン電極との間のインピーダンスが制御され
る。
以上説明した如き構造を有するヘテロ接合形
FETのゲート閾値電圧Vthは、ゲート電極５と
GaAsチヤネル層２との間に介在する半導体層の
不純物濃度及び厚さによつて制御することができ
るが、同一半導体基体にゲート閾値電圧Vthが異
なるFET素子を設ける場合には、前記半導体層
を選択的にエツチングして厚さを制御するリセス
構造が行なわれている。
FETのゲート閾値電圧Vthは、ゲート電極５と
GaAsチヤネル層２との間に介在する半導体層の
不純物濃度及び厚さによつて制御することができ
るが、同一半導体基体にゲート閾値電圧Vthが異
なるFET素子を設ける場合には、前記半導体層
を選択的にエツチングして厚さを制御するリセス
構造が行なわれている。
第１図ｃは前記構造のヘテロ接合形FETのｎ
型AlGaAs層３の膜厚とゲート閾値電圧Vthとの
相関の一例を示す図である。Ｅモードのゲート閾
値電圧の理想値はVth＝０〔Ｖ〕であり、第１図
ｃの例においてはｎ型AlGaAs層３のこのゲート
電極領域の厚さをt0≒42.5（ｎｍ〕、またＤモード
のゲート閾値電圧を例えばVth＝−0.3〔Ｖ〕程度
とすれば、ｎ型AlGaAs層３のこのゲート電極領
域の厚さをt1≒46.5〔ｎｍ〕とする。
型AlGaAs層３の膜厚とゲート閾値電圧Vthとの
相関の一例を示す図である。Ｅモードのゲート閾
値電圧の理想値はVth＝０〔Ｖ〕であり、第１図
ｃの例においてはｎ型AlGaAs層３のこのゲート
電極領域の厚さをt0≒42.5（ｎｍ〕、またＤモード
のゲート閾値電圧を例えばVth＝−0.3〔Ｖ〕程度
とすれば、ｎ型AlGaAs層３のこのゲート電極領
域の厚さをt1≒46.5〔ｎｍ〕とする。
半導体装置製造工程全般について、パターン精
度を向上し、かつ工程の合理化に適するエツチン
グ方法としてドライエツチング方法が採用されつ
つあるが、ウエツトエツチング方法或いは各種の
ドライエツチング方法の何れの方法によつても、
エツチング深さの異なるエツチングをそれぞれの
深さを精密に制御して実施することは煩雑であり
困難である。すなわち、リセス形成のためのエツ
チング並びに通常はゲート電極の形成までを、Ｅ
モードFET素子とＤモードFET素子とについて
独立に２回繰返すことが必要である。更にＥモー
ド或いはＤモードの何れか一方のFET素子につ
いては、例えばAlGaAs電子供給層３をエツチン
グ停止層とするGaAs層４の選択的エツチングに
よつてさほどの困難なくリセス形成が行なわれた
としても、残る他方のモードのFET素子につい
ては半導体層の中間の位置でエツチングを停止す
る制御が必要である。
度を向上し、かつ工程の合理化に適するエツチン
グ方法としてドライエツチング方法が採用されつ
つあるが、ウエツトエツチング方法或いは各種の
ドライエツチング方法の何れの方法によつても、
エツチング深さの異なるエツチングをそれぞれの
深さを精密に制御して実施することは煩雑であり
困難である。すなわち、リセス形成のためのエツ
チング並びに通常はゲート電極の形成までを、Ｅ
モードFET素子とＤモードFET素子とについて
独立に２回繰返すことが必要である。更にＥモー
ド或いはＤモードの何れか一方のFET素子につ
いては、例えばAlGaAs電子供給層３をエツチン
グ停止層とするGaAs層４の選択的エツチングに
よつてさほどの困難なくリセス形成が行なわれた
としても、残る他方のモードのFET素子につい
ては半導体層の中間の位置でエツチングを停止す
る制御が必要である。
この様なリセス形成のエツチング停止を適確に
行なうために、従来しばしばソース−ドレイン電
極間の電流をモニターする方法が行なわれてい
る。このモニター測定はエツチング装置外へ半導
体基体を取出して行なうことを余儀なくされるな
ど煩雑であり、これを繰返すことによる生産性の
低下が著しい。
行なうために、従来しばしばソース−ドレイン電
極間の電流をモニターする方法が行なわれてい
る。このモニター測定はエツチング装置外へ半導
体基体を取出して行なうことを余儀なくされるな
ど煩雑であり、これを繰返すことによる生産性の
低下が著しい。
以上説明したように工程が複雑であり、従つて
精度の確保についても問題を生じ易い複数値のゲ
ート閾値電圧Vthの制御を簡単明瞭に実施するこ
とが可能な製造方法が要望されている。
精度の確保についても問題を生じ易い複数値のゲ
ート閾値電圧Vthの制御を簡単明瞭に実施するこ
とが可能な製造方法が要望されている。
(d) 発明の目的
本発明はヘテロ接合形FETが集積された半導
体装置にかかり、該半導体装置のＥモードFET
素子とＤモードFET素子とのリセス及びゲート
電極形成を同一工程において正確に行なうことが
できる半導体装置の製造方法を提供することを目
的とする。
体装置にかかり、該半導体装置のＥモードFET
素子とＤモードFET素子とのリセス及びゲート
電極形成を同一工程において正確に行なうことが
できる半導体装置の製造方法を提供することを目
的とする。
(e) 発明の構成
本発明の前記目的は、半絶縁性化合物半導体基
板上に、少なくとも２次元電子ガスによるチヤネ
ルが生成される第１の半導体層と、化合物半導体
よりなりかつ電子供給層となる第２の半導体層
と、該第２の半導体層と異なる化合物半導体より
なる第３の半導体層と、前記第２の半導体層と同
一化合物半導体よりなる第４の半導体層と、前記
第３の半導体層と同一化合物半導体よりなる第５
の半導体層と、前記第２の半導体層と同一化合物
半導体よりなりかつ前記第４の半導体層と厚さが
ほぼ等しい第６の半導体層とを順次成長し、エン
ハンスメントモードトランジスタ素子のゲート電
極形成領域において半導体成長層表面から前記第
６の半導体層を除去し、しかる後にエンハンスメ
ントモード及びデイプリーシヨンモードのトラン
ジスタ素子のゲート電極形成領域において、前記
第２の半導体層の化合物半導体に対するエツチン
グ速度が前記第３の半導体層の化合物半導体に対
するエツチング速度より小であるエツチング処理
を同時に行い、該エツチング処理がエンハンスメ
ントモードトランジスタ素子については前記第２
の半導体層に達し、かつデイプリーシヨンモード
トランジスタ素子については前記第４の半導体層
に達して、該エツチング処理を同時に終止し、該
エツチング処理が終了後、エンハンスメントモー
ドトランジスタ素子については前記第２の半導体
層上に、デイプリーシヨンモードトランジスタ素
子については前記第４の半導体層上にゲート電極
を同時に形成することを特徴とする半導体装置の
製造方法により達成される。
板上に、少なくとも２次元電子ガスによるチヤネ
ルが生成される第１の半導体層と、化合物半導体
よりなりかつ電子供給層となる第２の半導体層
と、該第２の半導体層と異なる化合物半導体より
なる第３の半導体層と、前記第２の半導体層と同
一化合物半導体よりなる第４の半導体層と、前記
第３の半導体層と同一化合物半導体よりなる第５
の半導体層と、前記第２の半導体層と同一化合物
半導体よりなりかつ前記第４の半導体層と厚さが
ほぼ等しい第６の半導体層とを順次成長し、エン
ハンスメントモードトランジスタ素子のゲート電
極形成領域において半導体成長層表面から前記第
６の半導体層を除去し、しかる後にエンハンスメ
ントモード及びデイプリーシヨンモードのトラン
ジスタ素子のゲート電極形成領域において、前記
第２の半導体層の化合物半導体に対するエツチン
グ速度が前記第３の半導体層の化合物半導体に対
するエツチング速度より小であるエツチング処理
を同時に行い、該エツチング処理がエンハンスメ
ントモードトランジスタ素子については前記第２
の半導体層に達し、かつデイプリーシヨンモード
トランジスタ素子については前記第４の半導体層
に達して、該エツチング処理を同時に終止し、該
エツチング処理が終了後、エンハンスメントモー
ドトランジスタ素子については前記第２の半導体
層上に、デイプリーシヨンモードトランジスタ素
子については前記第４の半導体層上にゲート電極
を同時に形成することを特徴とする半導体装置の
製造方法により達成される。
(f) 発明の実施例
前記発明の構成をGaAs／AlGaAs系ヘテロ接
合形FETを例として説明する。本実施例におい
ては、第２図ａに示す如く、前記の半導体基板１
０、第１の半導体チヤネル層１１、（以上は図示
を省略）第３の半導体層１３、第５の半導体層１
５及び前記以外の第７の半導体層１７をGaAsに
より、また前記電子供給層１２、第４の半導体層
１４及び第６の半導体層１６をAlxGa1−xAsに
よつて例えばｘ＝0.3として形成している。なお、
前記第３のGaAs半導体層１３と第４のAlGaAs
半導体層１４との合計厚さを、ＥモードとＤモー
ドとのゲート電極とチヤネル層との間の意図する
距離の差に等しくし、かつ第６のAlGaAs半導体
層１６の厚さを第４のAlGaAs半導体層１４の厚
さと等しくしている。
合形FETを例として説明する。本実施例におい
ては、第２図ａに示す如く、前記の半導体基板１
０、第１の半導体チヤネル層１１、（以上は図示
を省略）第３の半導体層１３、第５の半導体層１
５及び前記以外の第７の半導体層１７をGaAsに
より、また前記電子供給層１２、第４の半導体層
１４及び第６の半導体層１６をAlxGa1−xAsに
よつて例えばｘ＝0.3として形成している。なお、
前記第３のGaAs半導体層１３と第４のAlGaAs
半導体層１４との合計厚さを、ＥモードとＤモー
ドとのゲート電極とチヤネル層との間の意図する
距離の差に等しくし、かつ第６のAlGaAs半導体
層１６の厚さを第４のAlGaAs半導体層１４の厚
さと等しくしている。
また前記エツチング処理として、例えば二塩化
二弗化炭素（CCl2F2）をエツチヤントとするリ
アクテイブイオンエツチング（以下RIEと略称す
る）方法を採用する。このCCl2F2によるRIE法で
はエツチング速度が、GaAsに対して500乃至600
〔ｎｍ／min〕、AlGaAsに対して３〔ｎｍ／min〕
程度と極めて大きい差を示す。
二弗化炭素（CCl2F2）をエツチヤントとするリ
アクテイブイオンエツチング（以下RIEと略称す
る）方法を採用する。このCCl2F2によるRIE法で
はエツチング速度が、GaAsに対して500乃至600
〔ｎｍ／min〕、AlGaAsに対して３〔ｎｍ／min〕
程度と極めて大きい差を示す。
本発明においては、まず前記半導体基体のＥモ
ードのゲート電極形成領域において、第６の
AlGaAs半導体１６までを選択的に除去する。こ
のエツチング方法は任意であり、また第５の
GaAs半導体層１５にエツチングが及んでもよ
い。
ードのゲート電極形成領域において、第６の
AlGaAs半導体１６までを選択的に除去する。こ
のエツチング方法は任意であり、また第５の
GaAs半導体層１５にエツチングが及んでもよ
い。
しかる後にＥモード及びＤモードのゲート電極
形成領域について、例えばCCl2F2によるRIE法の
如くGaAsとAlGaAsとについてエツチング速度
に差があるエツチング処理方法によつてリセス形
成を行なう。このエツチング処理におけるエツチ
ング深さの時間的経過の例を第２図ｂに示す。た
だし、図において折線ＥはＥモード、折線ＤはＤ
モードのゲート電子形成領域の状況を示し、先に
述べた如くGaAsとAlGaAsとについてエツチン
グ速度に大きい差があり、かつ先に述べた如く両
AlGaAs層１６と１４との厚さが等しいために、
Ｅモード側のエツチングがAlGaAs電子供給層１
２に達する時点と、Ｄモード側のエツチングが第
４のAlGaAs半導体層１４に達する時点とはほぼ
合致して、その後の本エツチングは両領域におい
て等しい速度で徐々に進行する。第３のGaAs層
１３と第４のAlGaAs層１４との合計厚さを前述
の如く両モードのゲート電極とチヤネル層との間
の意図する距離の差に等しく成長しておくことに
よつて、ＥモードとＤモートとのリセス形成が自
づから同時に完了する。
形成領域について、例えばCCl2F2によるRIE法の
如くGaAsとAlGaAsとについてエツチング速度
に差があるエツチング処理方法によつてリセス形
成を行なう。このエツチング処理におけるエツチ
ング深さの時間的経過の例を第２図ｂに示す。た
だし、図において折線ＥはＥモード、折線ＤはＤ
モードのゲート電子形成領域の状況を示し、先に
述べた如くGaAsとAlGaAsとについてエツチン
グ速度に大きい差があり、かつ先に述べた如く両
AlGaAs層１６と１４との厚さが等しいために、
Ｅモード側のエツチングがAlGaAs電子供給層１
２に達する時点と、Ｄモード側のエツチングが第
４のAlGaAs半導体層１４に達する時点とはほぼ
合致して、その後の本エツチングは両領域におい
て等しい速度で徐々に進行する。第３のGaAs層
１３と第４のAlGaAs層１４との合計厚さを前述
の如く両モードのゲート電極とチヤネル層との間
の意図する距離の差に等しく成長しておくことに
よつて、ＥモードとＤモートとのリセス形成が自
づから同時に完了する。
なお本発明におけるGaAs層１３はＥモードと
Ｄモードとのゲート電極とチヤネル層間の距離の
差が大きい場合にもエツチング処理時間を短時間
で終了することを可能にする。
Ｄモードとのゲート電極とチヤネル層間の距離の
差が大きい場合にもエツチング処理時間を短時間
で終了することを可能にする。
以下、更に具体的に本発明の実施例により工程
順断面図、第３図ａ乃至ｇを参照して説明する。
順断面図、第３図ａ乃至ｇを参照して説明する。
第３図ａ参照
半絶縁性GaAs基板１０上に分子線エピタキシ
ヤル成長法等によつて、ノンドープのGaAsチヤ
ネル層１１を厚さ例えば0.1乃至0.3〔μｍ〕程度
に、次に例えばシリコン（Si）を１〜２×1018
〔cm-3〕程度にドープしたｎ型AlxGa1−xAs電子
供給層１２をｘ＝0.3とし、その厚さをＥモード
のFET素子のゲート電極とチヤネル層間の距離
にリセス形成エツチングの際のオーバーエツチン
グ分を加えた厚さとして、次にSiを１〜２×1018
〔cm-3〕程度にドープしたｎ型GaAs層１３とｎ型
AlxGa1−xAs層１４とを層１３と層１４との合
計厚さをＥモードとＤモードとのゲート電極とチ
ヤネル層間の距離の差の意図する値として、次に
Siを１〜２×1018〔cm-3〕程度にドープしたｎ型
GaAs層１５を厚さ例えば100〔ｎｍ〕程度とし
て、次にAlxSa1−xAs層１６を前記AlxGa1−
xAs層１４と等しい厚さに、最後にGaAs層１７
を表面保護層として順次形成する。この表面保護
層はウエハ表面処理等によつてAlGa1−xAs層１
６の厚さが変化することを防止するなどの効果を
有する。なお、これらの半導体層１６及び１７は
本実施例ではｎ型としていがノンドープでもよ
い。またこの半導体基体のチヤネル層１１の電子
供給層１２との界面近傍には２次元電子ガス１１
Ａが生成される。
ヤル成長法等によつて、ノンドープのGaAsチヤ
ネル層１１を厚さ例えば0.1乃至0.3〔μｍ〕程度
に、次に例えばシリコン（Si）を１〜２×1018
〔cm-3〕程度にドープしたｎ型AlxGa1−xAs電子
供給層１２をｘ＝0.3とし、その厚さをＥモード
のFET素子のゲート電極とチヤネル層間の距離
にリセス形成エツチングの際のオーバーエツチン
グ分を加えた厚さとして、次にSiを１〜２×1018
〔cm-3〕程度にドープしたｎ型GaAs層１３とｎ型
AlxGa1−xAs層１４とを層１３と層１４との合
計厚さをＥモードとＤモードとのゲート電極とチ
ヤネル層間の距離の差の意図する値として、次に
Siを１〜２×1018〔cm-3〕程度にドープしたｎ型
GaAs層１５を厚さ例えば100〔ｎｍ〕程度とし
て、次にAlxSa1−xAs層１６を前記AlxGa1−
xAs層１４と等しい厚さに、最後にGaAs層１７
を表面保護層として順次形成する。この表面保護
層はウエハ表面処理等によつてAlGa1−xAs層１
６の厚さが変化することを防止するなどの効果を
有する。なお、これらの半導体層１６及び１７は
本実施例ではｎ型としていがノンドープでもよ
い。またこの半導体基体のチヤネル層１１の電子
供給層１２との界面近傍には２次元電子ガス１１
Ａが生成される。
第３図ｂ参照
前記半導体基体に、少なくともノンドープの
GaAsチヤネル層１１に達するメサ形エツチング
を行なうなどの方法によつて、素子間分離を行な
う。
GaAsチヤネル層１１に達するメサ形エツチング
を行なうなどの方法によつて、素子間分離を行な
う。
第３図ｃ参照
ＥモードのFET素子のゲート電極を形成する
領域において、１８として示す如くGaAs層１７
及びAlGaAs層１６をエツチング除去する。この
エツチング方法は任意の方法を適用してよく、ま
たｎ型GaAs層１５を若干エツチングしても支障
はない。
領域において、１８として示す如くGaAs層１７
及びAlGaAs層１６をエツチング除去する。この
エツチング方法は任意の方法を適用してよく、ま
たｎ型GaAs層１５を若干エツチングしても支障
はない。
第３図ｄ参照
前記半導体基体表面を例えば二酸化シリコン
（SiO2）等の絶縁性保護膜１９で被覆し、リソグ
ラフイ法によつてソース及びドレインのオーミツ
ク接触電極形成領域に選択的に開口を設けて例え
ば金ゲルマニウム／金（AuGe／Au）等の金属
を被着し、これをリフトオフする等の方法によつ
てオーミツク接触電極２０を配設する。なお本実
施例においてはGaAs層１７及びAlGaAs層１６
にも開口を設けているが、これは必ずしも必要で
はない。
（SiO2）等の絶縁性保護膜１９で被覆し、リソグ
ラフイ法によつてソース及びドレインのオーミツ
ク接触電極形成領域に選択的に開口を設けて例え
ば金ゲルマニウム／金（AuGe／Au）等の金属
を被着し、これをリフトオフする等の方法によつ
てオーミツク接触電極２０を配設する。なお本実
施例においてはGaAs層１７及びAlGaAs層１６
にも開口を設けているが、これは必ずしも必要で
はない。
第３図ｅ参照
レジスト皮膜２１を通常はポジ形レジストを用
いて設けて、ＥモードFETのゲートパターン２
２及びＤモードFETのゲートパターン２３をリ
ソグラフイ法によつて形成する。次いでSiO2膜
１９のこの部分を例えば弗酸（HF）によつてエ
ツチングしてこれをゲート電極を形成するリフト
オフに適するスペーサ２４として示す如き形状と
する。
いて設けて、ＥモードFETのゲートパターン２
２及びＤモードFETのゲートパターン２３をリ
ソグラフイ法によつて形成する。次いでSiO2膜
１９のこの部分を例えば弗酸（HF）によつてエ
ツチングしてこれをゲート電極を形成するリフト
オフに適するスペーサ２４として示す如き形状と
する。
次いで先に述べた如く、例えばCCl2F2による
RIE法によつて両ゲート形成領域のリセス２５を
形成する。
RIE法によつて両ゲート形成領域のリセス２５を
形成する。
本実施例においてはｎ型AlGaAs電子供給層１
２の厚さがＥモードの、ｎ型AlGaAs層１４の上
側の界面がＤモードの各ゲート電極とチヤネル層
間の距離にオーバーエツチング分を加えた値に設
定されており、予定したエツチング処理時間が経
過したときに前記エツチングを終止する。これに
よつてゲート電極を設けるリセス底面がＥモード
及びＤモードの双方についてそれぞれ意図する位
置となる。
２の厚さがＥモードの、ｎ型AlGaAs層１４の上
側の界面がＤモードの各ゲート電極とチヤネル層
間の距離にオーバーエツチング分を加えた値に設
定されており、予定したエツチング処理時間が経
過したときに前記エツチングを終止する。これに
よつてゲート電極を設けるリセス底面がＥモード
及びＤモードの双方についてそれぞれ意図する位
置となる。
第３図ｆ参照
例えばチタン／白金／金（Ti／Pt／Au）又は
アルミニウム（Al）などを被着してリフトオフ
することによつて、ＥモードのFET素子のゲー
ト電極２６とＤモードのFET素子のゲート電極
２７とが同時に形成される。
アルミニウム（Al）などを被着してリフトオフ
することによつて、ＥモードのFET素子のゲー
ト電極２６とＤモードのFET素子のゲート電極
２７とが同時に形成される。
第３図ｇ参照
層間絶縁層２８をSiO2などによつて被着し、
これに開口を設けて配線２９を配設することによ
つて、本発明によるＥモードのヘテロ接合形
FETをドライバとし、Ｄモードのヘテロ接合形
FETを負荷素子とするインバータが完成する。
これに開口を設けて配線２９を配設することによ
つて、本発明によるＥモードのヘテロ接合形
FETをドライバとし、Ｄモードのヘテロ接合形
FETを負荷素子とするインバータが完成する。
以上の実施例は半導体基体をGaAs／AlGaAs
によつて構成し、かつリセス形成のRIE法のエツ
チヤントをCCl2F2としているが、半導体基体の
構成及びエツチヤント等は必要に応じて選択する
ことが可能である。
によつて構成し、かつリセス形成のRIE法のエツ
チヤントをCCl2F2としているが、半導体基体の
構成及びエツチヤント等は必要に応じて選択する
ことが可能である。
(g) 発明の効果
以上説明した如く本発明によれば、ゲート閾値
電圧の異なるヘテロ接合形FETのＥモードとＤ
モードとの素子を同一半導体基体に形成するに際
して、ゲート閾値電圧を支配するリセス形成及び
これに続くゲート電極形成を両モードの素子につ
いて同一工程で実施することを可能とし、かつゲ
ート閾値電圧が容易に高精度に制御されて、例え
ば電子回路において最も基本的な構成の１つであ
るインバータ回路等を含む集積回路装置を、優れ
た生産性をもつて提供することが可能となる。
電圧の異なるヘテロ接合形FETのＥモードとＤ
モードとの素子を同一半導体基体に形成するに際
して、ゲート閾値電圧を支配するリセス形成及び
これに続くゲート電極形成を両モードの素子につ
いて同一工程で実施することを可能とし、かつゲ
ート閾値電圧が容易に高精度に制御されて、例え
ば電子回路において最も基本的な構成の１つであ
るインバータ回路等を含む集積回路装置を、優れ
た生産性をもつて提供することが可能となる。
第１図ａはヘテロ接合形FETによつて構成さ
れたインバータの従来例を示す断面図、同図ｂは
その等価回路図、同図ｃはゲート電極とチヤネル
層との間の半導体層の厚さとゲート閾値電圧との
相関の例を示す図、第２図ａは本発明による半導
体層の構成の実施例を示す図、同図ｂは該実施例
におけるエツチング深さの経過を示す図表、第３
図ａ乃至ｇは本発明を適用したインバータの工程
順断面図である。 図において、１０は半絶縁性GaAs基板、１
１，１３，１５及び１７はGaAs層、１２，１４
及び１６はAlGaAs層、１９及び２８は絶縁層、
２０はオーミツク接触電極、２５はリセス、２６
及び２７はゲート電極、２９は配線を示す。
れたインバータの従来例を示す断面図、同図ｂは
その等価回路図、同図ｃはゲート電極とチヤネル
層との間の半導体層の厚さとゲート閾値電圧との
相関の例を示す図、第２図ａは本発明による半導
体層の構成の実施例を示す図、同図ｂは該実施例
におけるエツチング深さの経過を示す図表、第３
図ａ乃至ｇは本発明を適用したインバータの工程
順断面図である。 図において、１０は半絶縁性GaAs基板、１
１，１３，１５及び１７はGaAs層、１２，１４
及び１６はAlGaAs層、１９及び２８は絶縁層、
２０はオーミツク接触電極、２５はリセス、２６
及び２７はゲート電極、２９は配線を示す。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性化合物半導体基板上に、少なくとも
２次元電子ガスによるチヤネルが生成される第１
の半導体層と、化合物半導体よりなりかつ電子供
給層となる第２の半導体層と、該第２の半導体層
と異なる化合物半導体よりなる第３の半導体層
と、前記第２の半導体層と同一化合物半導体より
なる第４の半導体層と、前記第３の半導体層と同
一化合物半導体よりなる第５の半導体層と、前記
第２の半導体層と同一化合物半導体よりなりかつ
前記第４の半導体層と厚さがほぼ等しい第６の半
導体層とを順次成長し、 エンハンスメントモードトランジスタ素子のゲ
ート電極形成領域において半導体成長層表面から
前記第６の半導体層を除去し、しかる後にエンハ
ンスメントモード及びデイプリーシヨンモードの
トランジスタ素子のゲート電極形成領域におい
て、前記第２の半導体層の化合物半導体に対する
エツチング速度が前記第３の半導体層の化合物半
導体に対するエツチング速度より小であるエツチ
ング処理を同時に行い、該エツチング処理がエン
ハンスメントモードトランジスタ素子については
前記第２の半導体層に達し、かつデイプリーシヨ
ンモードトランジスタ素子については前記第４の
半導体層に達して、該エツチング処理を同時に終
止し、 該エツチング処理が終了後、エンハンスメント
モードトランジスタ素子については前記第２の半
導体層上に、デイプリーシヨンモードトランジス
タ素子については前記第４の半導体層上にゲート
電極を同時に形成することを特徴とする半導体装
置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224634A JPS60116177A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
| KR1019840007422A KR890003416B1 (ko) | 1983-11-29 | 1984-11-27 | 반도체 장치 및 그의 제조방법 |
| DE8484308259T DE3476841D1 (en) | 1983-11-29 | 1984-11-28 | Compound semiconductor device and method of producing it |
| EP84308259A EP0143656B1 (en) | 1983-11-29 | 1984-11-28 | Compound semiconductor device and method of producing it |
| US06/676,359 US4742379A (en) | 1983-11-29 | 1984-11-29 | HEMT with etch-stop |
| US07/146,664 US4849368A (en) | 1983-11-29 | 1988-01-21 | Method of producing a two-dimensional electron gas semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224634A JPS60116177A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116177A JPS60116177A (ja) | 1985-06-22 |
| JPS6338872B2 true JPS6338872B2 (ja) | 1988-08-02 |
Family
ID=16816780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224634A Granted JPS60116177A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60116177A (ja) |
| KR (1) | KR890003416B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2535108B2 (ja) * | 1991-06-17 | 1996-09-18 | 有限会社マキタ技研 | １側外気吸込形多段水平循環流式乾燥焼付方法および装置 |
-
1983
- 1983-11-29 JP JP58224634A patent/JPS60116177A/ja active Granted
-
1984
- 1984-11-27 KR KR1019840007422A patent/KR890003416B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR850004356A (ko) | 1985-07-11 |
| KR890003416B1 (ko) | 1989-09-20 |
| JPS60116177A (ja) | 1985-06-22 |
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