JPS63198372A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63198372A JPS63198372A JP3100587A JP3100587A JPS63198372A JP S63198372 A JPS63198372 A JP S63198372A JP 3100587 A JP3100587 A JP 3100587A JP 3100587 A JP3100587 A JP 3100587A JP S63198372 A JPS63198372 A JP S63198372A
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- Japan
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- transistor
- insulating
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Links
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Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明の半導体装置に関し、特に高周波のトランジスタ
またはＩＣの電気容量を小さくした半導体素子の構造に
関する。
またはＩＣの電気容量を小さくした半導体素子の構造に
関する。
従来、この種の半導体素子構造は、電気容量を小さくす
るために局部的に酸化膜を厚くしたＬＯＣＯ８構造や、
気相成長法を用いて局部的に厚い酸化膜領域を形成して
高周波のトランジスタ。
るために局部的に酸化膜を厚くしたＬＯＣＯ８構造や、
気相成長法を用いて局部的に厚い酸化膜領域を形成して
高周波のトランジスタ。
ＩＣ等の特性改善を行ってきた。
従来の素子構造は、第３図に示すように、基板１０上に
ＬＯＣＯ３法で形成した絶縁物領域１１とその内側にト
ランジスタのベース領域３、エミッタ領域４を形成し、
電極８’ 、９’をＬＯＣＯ８法で形成した絶縁物１１
の上にボンディングパット領域を形成していた。
ＬＯＣＯ３法で形成した絶縁物領域１１とその内側にト
ランジスタのベース領域３、エミッタ領域４を形成し、
電極８’ 、９’をＬＯＣＯ８法で形成した絶縁物１１
の上にボンディングパット領域を形成していた。
上述した従来の構造では、電気容量を小さくするために
厚い絶縁物を形成すると、半導体素子の表面に段差がで
きるため、高周波のトランジスタ。
厚い絶縁物を形成すると、半導体素子の表面に段差がで
きるため、高周波のトランジスタ。
ＩＣ等の素子を製造する場合に微細パターンをうまく形
成できなくなったり、また段差があるために素子の電極
を形成する場合にその段差部で配線がショートしたりす
る問題があった。また、厚い酸化膜を形成すると、酸化
膜の領域又はその周辺部に結晶欠陥が発生し、トランジ
スタ等の素子にリーク電流を発生させ高周波のトランジ
スタ、ＩＣを製造する際に電気特性を歩留りよく得るこ
とができないという欠点があった。
成できなくなったり、また段差があるために素子の電極
を形成する場合にその段差部で配線がショートしたりす
る問題があった。また、厚い酸化膜を形成すると、酸化
膜の領域又はその周辺部に結晶欠陥が発生し、トランジ
スタ等の素子にリーク電流を発生させ高周波のトランジ
スタ、ＩＣを製造する際に電気特性を歩留りよく得るこ
とができないという欠点があった。
本発明の目的は、これらの欠点を除き、トランジスタ、
ＩＣ等の微細パターンを形成するために表面凹凸をでき
るだけ少なくし、また素子の特性への影響を少なくする
ために、結晶欠陥の影響を少なくし、かつ従来よりも電
気容量を少なくした半導体装置を提供することにある。
ＩＣ等の微細パターンを形成するために表面凹凸をでき
るだけ少なくし、また素子の特性への影響を少なくする
ために、結晶欠陥の影響を少なくし、かつ従来よりも電
気容量を少なくした半導体装置を提供することにある。
本発明の半導体装置は、トランジスタ、ＩＣ等の電極配
線の下の部分に、局部的に厚い絶縁膜を多数配設した絶
縁領域を備え、この絶縁領域上の素子の平面をほぼ平坦
にすると共に、この絶縁領域以外の領域に素子の微細パ
ターンを形成できる構造を有することを特徴とする。
線の下の部分に、局部的に厚い絶縁膜を多数配設した絶
縁領域を備え、この絶縁領域上の素子の平面をほぼ平坦
にすると共に、この絶縁領域以外の領域に素子の微細パ
ターンを形成できる構造を有することを特徴とする。
第１図は本発明の一実施例の断面図である。本実施例は
、シリコンにゲンチモンをハイトープしたＮ型基板にシ
リコンのＮ型エピタキシャル層を形成したＮ／Ｎ＋エピ
タキシャルウェーハ１に、ホトレジストを塗布し、この
ホトレジストをマスクにして、フォトリソグラフィーの
技術を用いて選択的にシリコンをエツチングし、その後
そのレジストを除去して表面を酸化し、選択的に二酸化
シリコン（ＳｉＯ２）の絶縁物２を有した絶縁領域１０
を形成する。
、シリコンにゲンチモンをハイトープしたＮ型基板にシ
リコンのＮ型エピタキシャル層を形成したＮ／Ｎ＋エピ
タキシャルウェーハ１に、ホトレジストを塗布し、この
ホトレジストをマスクにして、フォトリソグラフィーの
技術を用いて選択的にシリコンをエツチングし、その後
そのレジストを除去して表面を酸化し、選択的に二酸化
シリコン（ＳｉＯ２）の絶縁物２を有した絶縁領域１０
を形成する。
この選択的に形成した絶縁領域１０の内側のシリコン領
域に、イオン注入技術を用いてボロンを注入し、９００
℃乃至１０００°Ｃの温度で熱処理を行い、トランジス
タのベース領域３を形成する。
域に、イオン注入技術を用いてボロンを注入し、９００
℃乃至１０００°Ｃの温度で熱処理を行い、トランジス
タのベース領域３を形成する。
また、エミッタ領域４及びベースコンタクト領域を同時
に形成し、その後ドープド・ポリシリコン７を気相成長
し、エミッタ領域４以外の領域をエツチング技術を用い
て取り除き、その上にＴ ｉ −Ｔ ｉ Ｎ −Ｐ ｔ
の層を蒸着又はスパッタ法で形成し、その上にホトレジ
スト約１μｍを塗布し、フォトリソグラフィ技術を用い
て、金メツキ以外の領域部分にレジストを残し金メッキ
を行うことにより、金の電極を形成し、レジストを除去
したあとウェットエツチング方法又はドライエツチング
法等を用いてＴｉ−ＴｉＮ−Ｐｔの層を、金をマスクに
して選択的に除去し、エミッタ電極８．ベース電極９を
形成する。
に形成し、その後ドープド・ポリシリコン７を気相成長
し、エミッタ領域４以外の領域をエツチング技術を用い
て取り除き、その上にＴ ｉ −Ｔ ｉ Ｎ −Ｐ ｔ
の層を蒸着又はスパッタ法で形成し、その上にホトレジ
スト約１μｍを塗布し、フォトリソグラフィ技術を用い
て、金メツキ以外の領域部分にレジストを残し金メッキ
を行うことにより、金の電極を形成し、レジストを除去
したあとウェットエツチング方法又はドライエツチング
法等を用いてＴｉ−ＴｉＮ−Ｐｔの層を、金をマスクに
して選択的に除去し、エミッタ電極８．ベース電極９を
形成する。
これらエミッタ電極８．及びベース電極９のパッド部分
は、選択的に多数の５ｉ０２の絶縁領域１０の上に形成
されることにより、トランジスタの高周波特性を改善す
ることができる。
は、選択的に多数の５ｉ０２の絶縁領域１０の上に形成
されることにより、トランジスタの高周波特性を改善す
ることができる。
第２図は本発明の第２の実施例のＩＣチップの平面図で
ある。このＩＣチップ１９は、ＩＣの電気配線２１及び
ボンディングバット部２２を選択的にＳＩ○２膜の領域
の厚い膜をもった領域を多数もっている絶縁領域１０の
上に形成することにより、配線２１及びパッド部２２の
電気容量を少なくして、ＩＣの高周波特性を改善してい
る。
ある。このＩＣチップ１９は、ＩＣの電気配線２１及び
ボンディングバット部２２を選択的にＳＩ○２膜の領域
の厚い膜をもった領域を多数もっている絶縁領域１０の
上に形成することにより、配線２１及びパッド部２２の
電気容量を少なくして、ＩＣの高周波特性を改善してい
る。
以上説明したように、本発明は、トランジスタのベース
領域、エミッタ領域の外側にシリコンを選択的にエツチ
ングしたあと多数のＳ ｉ ０２膜の深い絶縁領域１０
を選択的に形成することにより、表面を平坦にすること
ができ、その内側に微細なパターンのトランジスタのベ
ース、エミッタ領域等を容易に形成することができ、フ
ラット表面上にエミッタ電極、ベース電極を形成するの
で、高周波のトランジスタを歩留りよく製造することが
できる効果がある。
領域、エミッタ領域の外側にシリコンを選択的にエツチ
ングしたあと多数のＳ ｉ ０２膜の深い絶縁領域１０
を選択的に形成することにより、表面を平坦にすること
ができ、その内側に微細なパターンのトランジスタのベ
ース、エミッタ領域等を容易に形成することができ、フ
ラット表面上にエミッタ電極、ベース電極を形成するの
で、高周波のトランジスタを歩留りよく製造することが
できる効果がある。
第１図は本発明の一実施例のトランジスタの断面図、第
２図は本発明の第２の実施例のチップの平面図、第３図
は従来の製造方法でつくったトランジスタの一例の断面
図である。 １・・・エピタキシャルウェーハ、２．１１・・・絶縁
物、３・・・ベース領域、４・・・エミッタ領域、５゜
１２・・・酸化膜、６・・・より薄い酸化膜、７・・・
ドープド・ポリシリコン、８，８′・・・エミッタ電極
、９．９′・・・ベース電極、１０・・・絶縁領域、１
９・・・ＩＣチップ、２０・・・トランジスタ、２１・
・・電気配線、２２・・・ポンディングパッド部。
２図は本発明の第２の実施例のチップの平面図、第３図
は従来の製造方法でつくったトランジスタの一例の断面
図である。 １・・・エピタキシャルウェーハ、２．１１・・・絶縁
物、３・・・ベース領域、４・・・エミッタ領域、５゜
１２・・・酸化膜、６・・・より薄い酸化膜、７・・・
ドープド・ポリシリコン、８，８′・・・エミッタ電極
、９．９′・・・ベース電極、１０・・・絶縁領域、１
９・・・ＩＣチップ、２０・・・トランジスタ、２１・
・・電気配線、２２・・・ポンディングパッド部。
Claims (1)
- トランジスタ、ＩＣ等の電極配線の下の部分に、局部的
に厚い絶縁膜を多数配設した絶縁領域を備え、この絶縁
領域上の素子の平面をほぼ平坦にすると共に、この絶縁
領域以外の領域に素子の微細パターンを形成できる構造
を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100587A JPS63198372A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3100587A JPS63198372A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63198372A true JPS63198372A (ja) | 1988-08-17 |
Family
ID=12319449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3100587A Pending JPS63198372A (ja) | 1987-02-13 | 1987-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463262A (en) * | 1992-02-28 | 1995-10-31 | Fanuc, Ltd. | Rotor for synchronous motor |
-
1987
- 1987-02-13 JP JP3100587A patent/JPS63198372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5463262A (en) * | 1992-02-28 | 1995-10-31 | Fanuc, Ltd. | Rotor for synchronous motor |
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