JPH03104217A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03104217A JPH03104217A JP24407489A JP24407489A JPH03104217A JP H03104217 A JPH03104217 A JP H03104217A JP 24407489 A JP24407489 A JP 24407489A JP 24407489 A JP24407489 A JP 24407489A JP H03104217 A JPH03104217 A JP H03104217A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術(第3図)
発明が解決しようとする課題(第4図)課題を解決する
手段 作用 実施例 ■第lの発明の実施例(第1図) ■第2及び第3の発明の実施例(第2図)発明の効果 〔概 要〕 半導体装置の製造方法に関し、更に詳しく言えば、開口
部を介してセルファライメント法により半導体基板表面
の不純物領域上に導1!膜のバッファ層を形成する半導
体装置の製造方法に関し、種々の大きさの複数の開口部
を介して不純物領域上に破損のない、正常なバッファ層
を同時に形或することができる半導体装置の製造方法を
提供することを目的とし、 第lの製造方法の発明は、半導体基板表面に形成された
不純物領域に、絶縁膜の開口部を介して導電膜を形成す
る工程と、該開口部内の導電膜上に凸形状の絶縁物又は
導電物を形成する工程と、全面に耐エッチング性膜を形
成する工程と、前記耐エッチング性膜を均一にエッチバ
ックして前記開口部内に該耐エッチング性膜を残存させ
る工程と、前記開口部内に残存する耐エッチング性膜及
び凸形状の絶縁物又は導電物をマスクとして前記導電膜
を選択的に除去する工程とを含み、第2の製造方法の発
明は、半導体基板上の絶縁膜の開口部の底面に形成され
た不純物領域の上に凸形状の絶縁物又は導t物を形成す
る工程と、全面に導電膜を形成する工程と、全面に耐エ
ッチング性膜を形成する工程と、前記耐エッチング性膜
をエッチバックして前記開口部内に該耐エッチング性膜
を残存させる工程と、前記開口部内に残存する耐エッチ
ング性膜及び凸形状の絶縁物又は導電物をマスクとして
前記導電膜を選択的に除去する工程とを含み構戒する. 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、更に詳しく言
えば、開口部を介してセルファライメント法により半導
体基板表面の不純vIJ8N域上に導電膜のバッファ層
を形成する方法に関する.半導体装置においては、高密
度化にともないソース・ドレイン(S/D)81域など
の不純@’I N域を浅く形成することが多い。このよ
うな不純物領域にAIなどの電極を接続する場合、ポリ
シリコン膜などをバッファ層として介在させAI電極が
不純物領域より深く基板内に入り込まないようにしてい
る.この場合、ポリシリコン膜を拡散源として用いると
、さらに浅い不純物領域を形成できる.また、S/D拡
敗層の形成のため、直接基板にイオン注入すると、アニ
ール後においても注入による基板結晶欠陥が残ることが
知られている.このため、ボリSi膜をバッファ層とし
て形成し、該ポリシリコン膜にイオン注入し、該ポリシ
リコン膜から不純物拡散を行うと、上記の結晶欠陥の発
生を防止できるので、この点からもバッファ層の形或が
有用である. 〔従来の技術〕 第3図(a)〜(h)は、従来例のバッファ層の形成方
法を説明する断面図で、絶縁ゲート型電?効果トランジ
スタのバッファ層としてのS/D引出し電極を形成する
場合に適用するものである.同図(a)は、ゲート電極
周辺にSiO■膜を形成した直後の絶縁ゲート型電界効
果トランジスタの断面図である。
手段 作用 実施例 ■第lの発明の実施例(第1図) ■第2及び第3の発明の実施例(第2図)発明の効果 〔概 要〕 半導体装置の製造方法に関し、更に詳しく言えば、開口
部を介してセルファライメント法により半導体基板表面
の不純物領域上に導1!膜のバッファ層を形成する半導
体装置の製造方法に関し、種々の大きさの複数の開口部
を介して不純物領域上に破損のない、正常なバッファ層
を同時に形或することができる半導体装置の製造方法を
提供することを目的とし、 第lの製造方法の発明は、半導体基板表面に形成された
不純物領域に、絶縁膜の開口部を介して導電膜を形成す
る工程と、該開口部内の導電膜上に凸形状の絶縁物又は
導電物を形成する工程と、全面に耐エッチング性膜を形
成する工程と、前記耐エッチング性膜を均一にエッチバ
ックして前記開口部内に該耐エッチング性膜を残存させ
る工程と、前記開口部内に残存する耐エッチング性膜及
び凸形状の絶縁物又は導電物をマスクとして前記導電膜
を選択的に除去する工程とを含み、第2の製造方法の発
明は、半導体基板上の絶縁膜の開口部の底面に形成され
た不純物領域の上に凸形状の絶縁物又は導t物を形成す
る工程と、全面に導電膜を形成する工程と、全面に耐エ
ッチング性膜を形成する工程と、前記耐エッチング性膜
をエッチバックして前記開口部内に該耐エッチング性膜
を残存させる工程と、前記開口部内に残存する耐エッチ
ング性膜及び凸形状の絶縁物又は導電物をマスクとして
前記導電膜を選択的に除去する工程とを含み構戒する. 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、更に詳しく言
えば、開口部を介してセルファライメント法により半導
体基板表面の不純vIJ8N域上に導電膜のバッファ層
を形成する方法に関する.半導体装置においては、高密
度化にともないソース・ドレイン(S/D)81域など
の不純@’I N域を浅く形成することが多い。このよ
うな不純物領域にAIなどの電極を接続する場合、ポリ
シリコン膜などをバッファ層として介在させAI電極が
不純物領域より深く基板内に入り込まないようにしてい
る.この場合、ポリシリコン膜を拡散源として用いると
、さらに浅い不純物領域を形成できる.また、S/D拡
敗層の形成のため、直接基板にイオン注入すると、アニ
ール後においても注入による基板結晶欠陥が残ることが
知られている.このため、ボリSi膜をバッファ層とし
て形成し、該ポリシリコン膜にイオン注入し、該ポリシ
リコン膜から不純物拡散を行うと、上記の結晶欠陥の発
生を防止できるので、この点からもバッファ層の形或が
有用である. 〔従来の技術〕 第3図(a)〜(h)は、従来例のバッファ層の形成方
法を説明する断面図で、絶縁ゲート型電?効果トランジ
スタのバッファ層としてのS/D引出し電極を形成する
場合に適用するものである.同図(a)は、ゲート電極
周辺にSiO■膜を形成した直後の絶縁ゲート型電界効
果トランジスタの断面図である。
同図において、lはp型のSL基板、2は素子分離のた
めのフィールド酸化膜、4lはゲート部で、ゲート酸化
膜3と、ゲート電極4と、ゲート電極4を絶縁するため
のSin.膜6とからなる.また、5a,5bは不純物
領域としてのn−型の低濃度ソース・ドレイン(S/D
)S!域である.なお、フィールド酸化膜2とゲート部
4lとの間の開口部34a,34bの底面にはSi碁板
l表面の低潮度S/DfIJI域5a,5bが露出し、
凹部トナッている. まず、このSi基仮1上にポリシリコン膜7を形或する
(同図(b)). 続いて、リンイオンをポリシリコン膜7中に注入した(
同図(C))後、レジストを回転塗布法により塗布する
.このとき、形成されるレジスト#8は粘性流動のため
Si基板1上の凹凸に関係なく通常平坦に形成されるの
で、レジスト膜8は開口部34a 34b上で他の部
分と比較して厚くなっている(同図(d))。
めのフィールド酸化膜、4lはゲート部で、ゲート酸化
膜3と、ゲート電極4と、ゲート電極4を絶縁するため
のSin.膜6とからなる.また、5a,5bは不純物
領域としてのn−型の低濃度ソース・ドレイン(S/D
)S!域である.なお、フィールド酸化膜2とゲート部
4lとの間の開口部34a,34bの底面にはSi碁板
l表面の低潮度S/DfIJI域5a,5bが露出し、
凹部トナッている. まず、このSi基仮1上にポリシリコン膜7を形或する
(同図(b)). 続いて、リンイオンをポリシリコン膜7中に注入した(
同図(C))後、レジストを回転塗布法により塗布する
.このとき、形成されるレジスト#8は粘性流動のため
Si基板1上の凹凸に関係なく通常平坦に形成されるの
で、レジスト膜8は開口部34a 34b上で他の部
分と比較して厚くなっている(同図(d))。
次に、CFa/Otガスを用いたR I E (Rea
ctiveTon Etching)法によりレジスト
膜8をエッチバンクする。すると、開口部34a,34
b上にはレジスト膜8が厚く形成されているので、ゲー
ト部4l及びフィールド酸化膜2上のレジスト膜は除去
されて開口部34a,34b内にのみレジスト膜8a,
8bが残る.(同図(e)). なお、上記のエッチバック法の外に、露光されるレジス
ト膜の表面からの膜厚が露光時間に比例して厚くなるこ
とを利用し、レジスト膜厚の厚い開口部34a,34b
内の下層の部分が露光されないような露光時間で露光す
ることにより、このレジスト膜8a,8bを現像して低
濃度S / D fIJI域5a,5b上にのみレジス
ト膜8a,8bを残す方法も知られている. 次に、SiCIsガスを用いてポリシリコン膜7のエッ
チングを行う.その結果、レジスト膜8a,8bで被覆
されていないゲート部4l及びフィールド酸化膜2上の
ポリシリコン膜7のみが除去され、低濃度S / D
wi域5a,5bに接してバフファ層としてのS/D引
出し電極7a,7bが形成される(同図(f)). 続いて、残存するレジスト膜8a.8bを除去した(同
図(g))後、加熱処理によりS/D引出し’t極7a
,7b中のリンをSt基仮1中に導入して、n一型の低
濃度S / D SN域5a,5b内にn゜型の高濃度
S / D 8N域9a,9bを形成する.その後、通
常の工程を経て絶縁ゲート型電界効果トランジスタが完
威する(同図(h)).なお、同図(h)において、1
0は眉間絶縁膜としてのSing膜、lla,llb,
llcはいずれもAIからなり、それぞれS/D配線電
極,ゲート配線電極,S/D配線電極である. 〔発明が解決しようとする課題〕 ところで、通常半導体装置には種々の大きさのS /
D ?il域を有する多数の絶縁ゲート型電界効果トラ
ンジスタが同一の基板上に形成されている。
ctiveTon Etching)法によりレジスト
膜8をエッチバンクする。すると、開口部34a,34
b上にはレジスト膜8が厚く形成されているので、ゲー
ト部4l及びフィールド酸化膜2上のレジスト膜は除去
されて開口部34a,34b内にのみレジスト膜8a,
8bが残る.(同図(e)). なお、上記のエッチバック法の外に、露光されるレジス
ト膜の表面からの膜厚が露光時間に比例して厚くなるこ
とを利用し、レジスト膜厚の厚い開口部34a,34b
内の下層の部分が露光されないような露光時間で露光す
ることにより、このレジスト膜8a,8bを現像して低
濃度S / D fIJI域5a,5b上にのみレジス
ト膜8a,8bを残す方法も知られている. 次に、SiCIsガスを用いてポリシリコン膜7のエッ
チングを行う.その結果、レジスト膜8a,8bで被覆
されていないゲート部4l及びフィールド酸化膜2上の
ポリシリコン膜7のみが除去され、低濃度S / D
wi域5a,5bに接してバフファ層としてのS/D引
出し電極7a,7bが形成される(同図(f)). 続いて、残存するレジスト膜8a.8bを除去した(同
図(g))後、加熱処理によりS/D引出し’t極7a
,7b中のリンをSt基仮1中に導入して、n一型の低
濃度S / D SN域5a,5b内にn゜型の高濃度
S / D 8N域9a,9bを形成する.その後、通
常の工程を経て絶縁ゲート型電界効果トランジスタが完
威する(同図(h)).なお、同図(h)において、1
0は眉間絶縁膜としてのSing膜、lla,llb,
llcはいずれもAIからなり、それぞれS/D配線電
極,ゲート配線電極,S/D配線電極である. 〔発明が解決しようとする課題〕 ところで、通常半導体装置には種々の大きさのS /
D ?il域を有する多数の絶縁ゲート型電界効果トラ
ンジスタが同一の基板上に形成されている。
特に、入出力部や電渥ラインのトランジスタは比較的大
きい電流を流す必要があるため他の用途のトランジスタ
と比較してS / D SI域の面積を大きくしている
。即ち開口部34a,34bの幅を広くしている. このため、第3図(d)に示すレジストを塗布すると、
Si基板1上にはレジストの粘性流勤めため開口部34
a,34bの幅が狭い場合とは逆にレジストが開口部3
4a,34b内に十分に溜まらない.その結果、Si基
板l上の凹凸形状そのままの形にレジストlI!8が形
成されるようになる.従って第4図(a)に示すように
、開口部34a.34b上のレジスト膜8の膜厚がその
周辺のフィールド酸化膜2やゲート部41上のレジスト
膜8の膜厚とほぼ等しくなる。
きい電流を流す必要があるため他の用途のトランジスタ
と比較してS / D SI域の面積を大きくしている
。即ち開口部34a,34bの幅を広くしている. このため、第3図(d)に示すレジストを塗布すると、
Si基板1上にはレジストの粘性流勤めため開口部34
a,34bの幅が狭い場合とは逆にレジストが開口部3
4a,34b内に十分に溜まらない.その結果、Si基
板l上の凹凸形状そのままの形にレジストlI!8が形
成されるようになる.従って第4図(a)に示すように
、開口部34a.34b上のレジスト膜8の膜厚がその
周辺のフィールド酸化膜2やゲート部41上のレジスト
膜8の膜厚とほぼ等しくなる。
このため、エッチバック法又は露光法により形成される
開口部34a,34b内のレジストII!8a,8bの
膜厚は第4図(b)のA部及びB部で薄くなる. 従って、このレジストll8a,8bをマスクとしてポ
リシリコン膜7をエッチングすると、ゲート部41及び
フィールド酸化膜2上のポリシリコン膜7のみならず低
濃度S / D wi域5a,5b上のポリシリコン膜
7の一部も除去され、ポリシリコン膜7a,7bの破損
部37a,37bが生じる(第4図(c)). このため、後にこの上に^lからなるS/D配線電極を
形成すると、A1が破損部37a,37bを介して直接
St基板lと接する.そして、AIとポリシリコン膜7
a,7bとのコンタクトを良くするための加熱処理によ
り破損部37a,37bのAIがn型の低濃度及び高濃
度S / D IN域5a,5b,9a,9bの深さよ
り深くp型のSt基板1中に拡敗する.その結果、^!
とp型のSi基Fi1とが電気的にショートし、トラン
ジスタが特性不良になるという問題がある. この問題を解決するためのレジストIllを厚くすると
露光が十分に行われず、またパターニングが困難になる
という問題がある.更に、露光時間を長くすると、パタ
ーンボケなどが生じ、微細化が困難になってくるという
問題がある。
開口部34a,34b内のレジストII!8a,8bの
膜厚は第4図(b)のA部及びB部で薄くなる. 従って、このレジストll8a,8bをマスクとしてポ
リシリコン膜7をエッチングすると、ゲート部41及び
フィールド酸化膜2上のポリシリコン膜7のみならず低
濃度S / D wi域5a,5b上のポリシリコン膜
7の一部も除去され、ポリシリコン膜7a,7bの破損
部37a,37bが生じる(第4図(c)). このため、後にこの上に^lからなるS/D配線電極を
形成すると、A1が破損部37a,37bを介して直接
St基板lと接する.そして、AIとポリシリコン膜7
a,7bとのコンタクトを良くするための加熱処理によ
り破損部37a,37bのAIがn型の低濃度及び高濃
度S / D IN域5a,5b,9a,9bの深さよ
り深くp型のSt基板1中に拡敗する.その結果、^!
とp型のSi基Fi1とが電気的にショートし、トラン
ジスタが特性不良になるという問題がある. この問題を解決するためのレジストIllを厚くすると
露光が十分に行われず、またパターニングが困難になる
という問題がある.更に、露光時間を長くすると、パタ
ーンボケなどが生じ、微細化が困難になってくるという
問題がある。
本発明は、かかる従来の問題点に鑑みてなされたもので
、種々の大きさの複数の開口部を介して不純物領域上に
破損のない、正常なバッファ層を同時に形成することが
できる方法を提伏することを目的とするものである. 〔課題を解決するための手段〕 上記課題は、第1に、半導体基板表面に形戊された不純
物領域に、絶縁膜の開口部を介して導電膜を形或する工
程と、該開口部内の導電股上に凸形状の絶縁物又は導電
物を形成する工程と、全面に耐エッチング性膜を形或す
る工程と、前記耐エッチング性膜を均一にエッチバック
して前記開口部内に該耐エッチング性膜を残存させる工
程と、前記開口部内に残存する耐エッチング性膜及び凸
形状の絶縁物又は導電物をマスクとして前記導電膜を選
択的に除去する工程とを有することを特徴とする半導体
装置の製造方法によって解決され、第2に、半導体基板
上の絶縁膜の開口部の底面に形成された不純物領域の上
に凸形状の絶縁物又は導電物を形成する工程と、全面に
導電膜を形或する工程と、全面に耐エッチング性膜を形
成する工程と、前記耐エッチング性膜をエッチバックし
て前記開口部内に該耐エッチング性膜を残存させる工程
と、前記開口部内に残存する耐エッチング性膜及び凸形
状の絶縁物又は導電物をマスクとして前記導電膜を選択
的に除去する工程とを有することを特徴とする半導体装
置の製造方法によって解決され、 第3に、第2の発明の製造方法に記載の凸形状の絶縁物
は、ゲート電極の側壁に形成されるサイドウオール絶縁
膜と同一の工程で形成されることを特徴とする半導体装
置の製造方法によって解決される. 〔作 用〕 第1の発明の半導体装置の製造方法によれば、開口部内
の導電膜の上に1以上の凸形状の絶縁物又は導電物を形
成しているので、初期の開口部の幅が広い場合にも凸形
状の絶縁物又は導電物を形成することにより実質的な開
口部の幅を狭くすることができる. そして、このような開口部を被覆して耐エッチング性膜
を形戊している.例えば耐エッチング性膜の部材として
レジストを用いた場合、実質的な開口部の幅が狭くなっ
ているので、流動によりレジストは開口部内に十分満た
される.その結果、開口部上の耐エッチング性膜の膜厚
は開口部の周辺部上の耐エッチング性膜の膜厚と比較し
て十分に厚くできる. このため、耐エッチング性膜を均一にエッチバックする
と、耐エッチング性膜を開口部内に十分な厚さに残すこ
とが出来る。
、種々の大きさの複数の開口部を介して不純物領域上に
破損のない、正常なバッファ層を同時に形成することが
できる方法を提伏することを目的とするものである. 〔課題を解決するための手段〕 上記課題は、第1に、半導体基板表面に形戊された不純
物領域に、絶縁膜の開口部を介して導電膜を形或する工
程と、該開口部内の導電股上に凸形状の絶縁物又は導電
物を形成する工程と、全面に耐エッチング性膜を形或す
る工程と、前記耐エッチング性膜を均一にエッチバック
して前記開口部内に該耐エッチング性膜を残存させる工
程と、前記開口部内に残存する耐エッチング性膜及び凸
形状の絶縁物又は導電物をマスクとして前記導電膜を選
択的に除去する工程とを有することを特徴とする半導体
装置の製造方法によって解決され、第2に、半導体基板
上の絶縁膜の開口部の底面に形成された不純物領域の上
に凸形状の絶縁物又は導電物を形成する工程と、全面に
導電膜を形或する工程と、全面に耐エッチング性膜を形
成する工程と、前記耐エッチング性膜をエッチバックし
て前記開口部内に該耐エッチング性膜を残存させる工程
と、前記開口部内に残存する耐エッチング性膜及び凸形
状の絶縁物又は導電物をマスクとして前記導電膜を選択
的に除去する工程とを有することを特徴とする半導体装
置の製造方法によって解決され、 第3に、第2の発明の製造方法に記載の凸形状の絶縁物
は、ゲート電極の側壁に形成されるサイドウオール絶縁
膜と同一の工程で形成されることを特徴とする半導体装
置の製造方法によって解決される. 〔作 用〕 第1の発明の半導体装置の製造方法によれば、開口部内
の導電膜の上に1以上の凸形状の絶縁物又は導電物を形
成しているので、初期の開口部の幅が広い場合にも凸形
状の絶縁物又は導電物を形成することにより実質的な開
口部の幅を狭くすることができる. そして、このような開口部を被覆して耐エッチング性膜
を形戊している.例えば耐エッチング性膜の部材として
レジストを用いた場合、実質的な開口部の幅が狭くなっ
ているので、流動によりレジストは開口部内に十分満た
される.その結果、開口部上の耐エッチング性膜の膜厚
は開口部の周辺部上の耐エッチング性膜の膜厚と比較し
て十分に厚くできる. このため、耐エッチング性膜を均一にエッチバックする
と、耐エッチング性膜を開口部内に十分な厚さに残すこ
とが出来る。
これにより、残存する耐エッチング性膜をマスクとして
下地の導電膜を工冫チングすると、耐エッチング性膜の
マスク性が十分に保持されるので、この導電膜の破損を
防止することが出来、正常な導電膜を形或することがで
きる。
下地の導電膜を工冫チングすると、耐エッチング性膜の
マスク性が十分に保持されるので、この導電膜の破損を
防止することが出来、正常な導電膜を形或することがで
きる。
従って、種々の大きさの開口部を介して不純物領域の各
々に導電膜を同時に形或する場合、幅の広い開口部底面
の不純物領域上の導電膜の上に予め凸形状の導電物又は
絶縁物を形成しておくことにより不純物領域上に破損の
ない、正常な導電膜を同時に形成することができる. また、第2の発明の半導体装置の製造方法においては、
第1の発明の半導体装置の製造方法とは逆に、先に開口
部底面の不純物領域上に凸形状の絶縁物又は導電物を形
成した後、全面に導電膜を形或している.従って、第1
の発明の場合と同しように、初期の開口部の幅が広い場
合でも凸形状の絶縁物又は導電物を形成することにより
実質的な開口部の幅を狭くすることができる.このため
、十分なマスク性を持つ耐エッチング性膜をセルファラ
イメント法により開口部内に残すことができるので、破
損のない、正常な導!膜を開口部内に形成することがで
きる。
々に導電膜を同時に形或する場合、幅の広い開口部底面
の不純物領域上の導電膜の上に予め凸形状の導電物又は
絶縁物を形成しておくことにより不純物領域上に破損の
ない、正常な導電膜を同時に形成することができる. また、第2の発明の半導体装置の製造方法においては、
第1の発明の半導体装置の製造方法とは逆に、先に開口
部底面の不純物領域上に凸形状の絶縁物又は導電物を形
成した後、全面に導電膜を形或している.従って、第1
の発明の場合と同しように、初期の開口部の幅が広い場
合でも凸形状の絶縁物又は導電物を形成することにより
実質的な開口部の幅を狭くすることができる.このため
、十分なマスク性を持つ耐エッチング性膜をセルファラ
イメント法により開口部内に残すことができるので、破
損のない、正常な導!膜を開口部内に形成することがで
きる。
これにより、種々の大きさの開口部を介して不純物領域
の各々に導電膜を同時に形成する場合、少なくとも幅の
広い開口部底面の不純物領域上に予め凸部を形成してお
けば全ての不純物領域上に破損のない、正常な導電膜を
同時に形成することができる。
の各々に導電膜を同時に形成する場合、少なくとも幅の
広い開口部底面の不純物領域上に予め凸部を形成してお
けば全ての不純物領域上に破損のない、正常な導電膜を
同時に形成することができる。
特に、第3の発明の半導体装置の製造方法によれば、第
2の発明の製造方法に記載の凸形状の絶縁膜を形成する
と同一の工程でゲート電極のサイドウオールを形成して
いるので、工程の簡略化が図れる. 〔実施例〕 次に、本発明の実施例について図を参照しながら具体的
に説明する. ■第1の発明の実施例 第1図(a)〜(i)は、第1の発明の実施例の製造方
法を説明する断面図で、絶縁ゲート型電界効果トランジ
スタのS/D引出し電極を形成する場合について説明す
るものである. 同図(a)は、ゲート電極周辺にSiOz膜を形成した
直後の絶縁ゲート型電界効果トランジスタの断面図であ
る。
2の発明の製造方法に記載の凸形状の絶縁膜を形成する
と同一の工程でゲート電極のサイドウオールを形成して
いるので、工程の簡略化が図れる. 〔実施例〕 次に、本発明の実施例について図を参照しながら具体的
に説明する. ■第1の発明の実施例 第1図(a)〜(i)は、第1の発明の実施例の製造方
法を説明する断面図で、絶縁ゲート型電界効果トランジ
スタのS/D引出し電極を形成する場合について説明す
るものである. 同図(a)は、ゲート電極周辺にSiOz膜を形成した
直後の絶縁ゲート型電界効果トランジスタの断面図であ
る。
同図において、12はp型のSi基板、l3は素子分離
のためのフィールド酸化膜、42はフィールド酸化[1
3によって区分された素子形或領域、38はゲート部で
、ゲート酸化膜14とポリシリコンからなるゲート電極
l5とゲート電極l5を絶縁するstota L 7と
からなる。また、16a,16bはSt基板1に形成さ
れたれ一型の低濃度ソース・ドレイン(S/D)領域(
不純物領域)で、ゲート部38とフィールド絶縁膜13
との間の開口部24a,24bの底面に露出し、凹部と
なっている.まず、このSi基板12上にS/D引出し
電極となる厚さ1000入のポリシリコン膜(導電膜)
18を形或する(同図(b)). 続いて、エネルギー40keV , ドーズ量4 X
IOIScm−”の条件でリンイオンをポリシリコン膜
18中に注入した後、CVD法により凸部となる厚さ3
000人のStag膜l9を形或する(同図(c)).
次に、不図示のレジスト膜をバターニングして?口部2
43.24b内にレジストパターンを形成し、このレジ
ストパターンをマスクにしてSiJ膜19をエンチング
する。その結果、開口部24a,24bの底面のポリシ
リコンWil8上にSiO■からなる凸部19a,19
bが形成される(同図(d)).次いで、同図(e)に
示すように、回転塗布法により全面に粘度20cpのレ
ジストを塗布してIPJr¥1μm程度のレジストIl
l(耐エッチング性膜)20を形成する。このとき、開
口部24a,24bの底面に形成された凸部19a.1
9bにより開口部24a,24bの凹部の幅が実質的に
狭くなるので、レジストの粘性流動によりレジストが開
口部24a.24b内に十分に満たされ、Si基板12
上の凹凸に関係なくレジスト膜20はSi基板12表面
に平坦に形成される。従って、開口部24a,24bの
凹部上のレジスト膜20の膜厚は、開口部24a,24
b周辺のフィールド酸化膜13,ゲート部38及び凸部
19a,19b上のレジスト膜20の膜厚よりも厚く形
成される. 次に、CF,a/Oxガスを用いたR I E (Re
active1041 Etching)法により電力
1kWの条件でレジスト膜20を均一にエッチバックし
て開口部24a,24b周辺のフィールド酸化膜13.
ゲート部38の上面を表出させる.すると、開口部24
a,24bの凹部内にはレジスト膜20が厚く形成され
ているので、開口部24a.24b凹部内に十分な厚さ
のレジストII! (耐エッチング性flu) 20a
, 20b. 20c,20dが残る(同図(f)). 次に、SiC1mガスを用いてポリシリコン膜18のエ
ッチングを行う.その結果、レジストli20a,20
b,20c,20dで被覆されていないゲート部38.
フィールド酸化膜13及び凸部19a,19b上のポリ
シリコン膜l8のみが除去され、S/D引出し電極18
a,18bが形成される(同図(g)).このとき、レ
ジスト膜20a,20b,20c,20dは十分な厚さ
に形或されているので、下地のS/D引出し電極18a
,18bの破損を防止できるm Vtいて、残存する
レジスト膜20a,20b,20c,20dと凸部19
a,19bとを除去した(同図(h))後、RTA (
Rapid Termal Aneal)法を用いた加
熱処理によりS/D引出し電極18a,18b中のリン
をSt基板12中に導入して、n一型のS / D S
Jf域16a,16b内にn゛型の高濃度S / D
8i域21a.2lbを形或する(同図(i))。
のためのフィールド酸化膜、42はフィールド酸化[1
3によって区分された素子形或領域、38はゲート部で
、ゲート酸化膜14とポリシリコンからなるゲート電極
l5とゲート電極l5を絶縁するstota L 7と
からなる。また、16a,16bはSt基板1に形成さ
れたれ一型の低濃度ソース・ドレイン(S/D)領域(
不純物領域)で、ゲート部38とフィールド絶縁膜13
との間の開口部24a,24bの底面に露出し、凹部と
なっている.まず、このSi基板12上にS/D引出し
電極となる厚さ1000入のポリシリコン膜(導電膜)
18を形或する(同図(b)). 続いて、エネルギー40keV , ドーズ量4 X
IOIScm−”の条件でリンイオンをポリシリコン膜
18中に注入した後、CVD法により凸部となる厚さ3
000人のStag膜l9を形或する(同図(c)).
次に、不図示のレジスト膜をバターニングして?口部2
43.24b内にレジストパターンを形成し、このレジ
ストパターンをマスクにしてSiJ膜19をエンチング
する。その結果、開口部24a,24bの底面のポリシ
リコンWil8上にSiO■からなる凸部19a,19
bが形成される(同図(d)).次いで、同図(e)に
示すように、回転塗布法により全面に粘度20cpのレ
ジストを塗布してIPJr¥1μm程度のレジストIl
l(耐エッチング性膜)20を形成する。このとき、開
口部24a,24bの底面に形成された凸部19a.1
9bにより開口部24a,24bの凹部の幅が実質的に
狭くなるので、レジストの粘性流動によりレジストが開
口部24a.24b内に十分に満たされ、Si基板12
上の凹凸に関係なくレジスト膜20はSi基板12表面
に平坦に形成される。従って、開口部24a,24bの
凹部上のレジスト膜20の膜厚は、開口部24a,24
b周辺のフィールド酸化膜13,ゲート部38及び凸部
19a,19b上のレジスト膜20の膜厚よりも厚く形
成される. 次に、CF,a/Oxガスを用いたR I E (Re
active1041 Etching)法により電力
1kWの条件でレジスト膜20を均一にエッチバックし
て開口部24a,24b周辺のフィールド酸化膜13.
ゲート部38の上面を表出させる.すると、開口部24
a,24bの凹部内にはレジスト膜20が厚く形成され
ているので、開口部24a.24b凹部内に十分な厚さ
のレジストII! (耐エッチング性flu) 20a
, 20b. 20c,20dが残る(同図(f)). 次に、SiC1mガスを用いてポリシリコン膜18のエ
ッチングを行う.その結果、レジストli20a,20
b,20c,20dで被覆されていないゲート部38.
フィールド酸化膜13及び凸部19a,19b上のポリ
シリコン膜l8のみが除去され、S/D引出し電極18
a,18bが形成される(同図(g)).このとき、レ
ジスト膜20a,20b,20c,20dは十分な厚さ
に形或されているので、下地のS/D引出し電極18a
,18bの破損を防止できるm Vtいて、残存する
レジスト膜20a,20b,20c,20dと凸部19
a,19bとを除去した(同図(h))後、RTA (
Rapid Termal Aneal)法を用いた加
熱処理によりS/D引出し電極18a,18b中のリン
をSt基板12中に導入して、n一型のS / D S
Jf域16a,16b内にn゛型の高濃度S / D
8i域21a.2lbを形或する(同図(i))。
その後、同図(i)に示すように、通常の工程を経てm
縁ゲート型電界効果トランジスタが完戒する。なお、同
図(i)において、22は層間絶縁膜としてのSing
膜、23a,23b,23cはそれぞれAIからなるS
/D配線電極.ゲート配線電極,S/D配線電極である
. 以上のように、第1の発明の実施例の半導体装置の製造
方法によれば、同図(g)に示すように、開口部24a
,24bの凹部内に残存するレジスト膜20a,20b
,20c,20dが十分な厚さに形成されているので、
下地のS/D引出し電極18a.18bがエッチングガ
スにより破損するのを防止することができる. これにより、破損のない、正常なS/D引出し電極18
a,18bをセルファライメント法により形成すること
ができる.従って、トランジスタの高密度化を図ること
が出来るとともに、パターンサイズの異なる種々の用途
のトランジスタを同一チップ上に歩留り良く形成するこ
とが出来る.なお、第1の発明の実施例では、凸部19
a,19bとしてStow膜を用いたが、他の絶縁膜と
してSi3N4膜などを用いることもできる。更に、ポ
リシリコン膜などの導電膜を用いてもよい.この場合、
第1図(h)と異なり、凸部をそのまま残すことが出来
る.これにより、凸部を除去する工程を簡略化出来る. また、第1の発明の実施例では、各開口部24a,24
bに凸部19aと19bとを1つずつ設けたが、必要な
場合には各開口部24a,24bに凸部を2つ以上ずつ
設けることもできる. ■第2及び第3の発明の実施例 第2図(a)〜N)は、第2及び第3の発明の実施例の
製造方法を説明する断面図で、絶縁ゲート型電界効果ト
ランジスタのS/D引出し電極を形或する場合について
説明するものである。
縁ゲート型電界効果トランジスタが完戒する。なお、同
図(i)において、22は層間絶縁膜としてのSing
膜、23a,23b,23cはそれぞれAIからなるS
/D配線電極.ゲート配線電極,S/D配線電極である
. 以上のように、第1の発明の実施例の半導体装置の製造
方法によれば、同図(g)に示すように、開口部24a
,24bの凹部内に残存するレジスト膜20a,20b
,20c,20dが十分な厚さに形成されているので、
下地のS/D引出し電極18a.18bがエッチングガ
スにより破損するのを防止することができる. これにより、破損のない、正常なS/D引出し電極18
a,18bをセルファライメント法により形成すること
ができる.従って、トランジスタの高密度化を図ること
が出来るとともに、パターンサイズの異なる種々の用途
のトランジスタを同一チップ上に歩留り良く形成するこ
とが出来る.なお、第1の発明の実施例では、凸部19
a,19bとしてStow膜を用いたが、他の絶縁膜と
してSi3N4膜などを用いることもできる。更に、ポ
リシリコン膜などの導電膜を用いてもよい.この場合、
第1図(h)と異なり、凸部をそのまま残すことが出来
る.これにより、凸部を除去する工程を簡略化出来る. また、第1の発明の実施例では、各開口部24a,24
bに凸部19aと19bとを1つずつ設けたが、必要な
場合には各開口部24a,24bに凸部を2つ以上ずつ
設けることもできる. ■第2及び第3の発明の実施例 第2図(a)〜N)は、第2及び第3の発明の実施例の
製造方法を説明する断面図で、絶縁ゲート型電界効果ト
ランジスタのS/D引出し電極を形或する場合について
説明するものである。
?図(a)は、ゲート電極をマスクとして低濃度S /
D eM域を形成した直後の絶縁ゲート型電界効果ト
ランジスタの断面図である。
D eM域を形成した直後の絶縁ゲート型電界効果ト
ランジスタの断面図である。
同図において、25はp型のSi基板、26は素子分離
のためのSingからなるフィールド絶縁膜、43はフ
ィールド絶縁膜26によって区分された素子形或領域で
ある.また、39はゲート部で、Sin.からなるゲー
ト絶縁膜27と、ゲート電極28と、ゲート電極28上
のSi(h膜29とからなり、側壁にはサイドウオール
がまだ形成されておらず、ゲート電極28が露出してい
る.更に、30a,30bはSi基vi25に形成され
たn一型の低減度S/D領域(不純物領域)で、ゲート
電極28とフィールド!AS[126との間の開口部3
1a,3lb■)底面に露出し、凹部となっている. まず、同図(b)に示すように、CVD法によりこのs
in板25上に凸部形成用の厚さ3000入のSi02
膜32を形或する。
のためのSingからなるフィールド絶縁膜、43はフ
ィールド絶縁膜26によって区分された素子形或領域で
ある.また、39はゲート部で、Sin.からなるゲー
ト絶縁膜27と、ゲート電極28と、ゲート電極28上
のSi(h膜29とからなり、側壁にはサイドウオール
がまだ形成されておらず、ゲート電極28が露出してい
る.更に、30a,30bはSi基vi25に形成され
たn一型の低減度S/D領域(不純物領域)で、ゲート
電極28とフィールド!AS[126との間の開口部3
1a,3lb■)底面に露出し、凹部となっている. まず、同図(b)に示すように、CVD法によりこのs
in板25上に凸部形成用の厚さ3000入のSi02
膜32を形或する。
次に、レジスト膜33を全面に形成した(同図(C))
後、レジスト膜33をパターニングして?口部31a,
3lb底面のSing膜32上にレジストパターン33
a,33bを形成する(同図(d)).続いて、SiC
1nガスを用いた異方性ドライエッチング法によりSt
O■It!32をエッチングする.その結果、レジスト
パターン33a,33bの下にSiO■からなる凸部3
2a,32bが形成されるとともに、ゲート電極2B側
面にもSiO■からなるサイドウオール40が形成され
る(同図(e)).次いで、レジスト膜33a,33b
を除去した後、S/D引き出し電極となる厚さ1000
人のポリシリコン膜(導電膜)35を全面に形成する(
同図(f)). 次に、エネルギー40keV, ドーズ量4 XIO
ISc m−”の条件でリンイオンをポリシリコン膜3
5に注入する.その後、回転塗布法により粘度20cp
のレジストを全面に塗布し、膜厚lμm程度のレジスト
膜(耐エンチング性膜)36を形成する(同図(g))
.このとき、開口部31a.3lb底面には凸部32a
,32bが形成されており、開口部31a,3lbの凹
部の幅が実質的に狭くなっているので、レジストの粘性
流動により開口部31a,3lbの凹部にはレジストが
十分に満たされ、Si%仮25上にはレジスト膜36が
平坦に形成される。
後、レジスト膜33をパターニングして?口部31a,
3lb底面のSing膜32上にレジストパターン33
a,33bを形成する(同図(d)).続いて、SiC
1nガスを用いた異方性ドライエッチング法によりSt
O■It!32をエッチングする.その結果、レジスト
パターン33a,33bの下にSiO■からなる凸部3
2a,32bが形成されるとともに、ゲート電極2B側
面にもSiO■からなるサイドウオール40が形成され
る(同図(e)).次いで、レジスト膜33a,33b
を除去した後、S/D引き出し電極となる厚さ1000
人のポリシリコン膜(導電膜)35を全面に形成する(
同図(f)). 次に、エネルギー40keV, ドーズ量4 XIO
ISc m−”の条件でリンイオンをポリシリコン膜3
5に注入する.その後、回転塗布法により粘度20cp
のレジストを全面に塗布し、膜厚lμm程度のレジスト
膜(耐エンチング性膜)36を形成する(同図(g))
.このとき、開口部31a.3lb底面には凸部32a
,32bが形成されており、開口部31a,3lbの凹
部の幅が実質的に狭くなっているので、レジストの粘性
流動により開口部31a,3lbの凹部にはレジストが
十分に満たされ、Si%仮25上にはレジスト膜36が
平坦に形成される。
このため、開口部31a,3lbの凹部上に形成された
レジスト膜36は、フィールド酸化膜26,ゲート部3
9及び凸部32a,32b上のレジスト膜36と比較し
て膜厚が厚くなっている。
レジスト膜36は、フィールド酸化膜26,ゲート部3
9及び凸部32a,32b上のレジスト膜36と比較し
て膜厚が厚くなっている。
その後、cp4logガスを用いたドライエッチング法
によりレジスト膜36を均一にエッチバックして、フィ
ールド酸化膜26.ゲート部39及び凸部32a,32
bの上面を表出させると、開口部31a.3lb内にの
み十分な厚さのレジストII! (耐エッチング性膜)
36a,36b,36c,36dが残る(同図(h))
. 次に、このレジスト膜36a,36b,36c,36d
をマスクとしてSiCI4ガスを用いたドライエッチン
グ法によりポリシリコンB35をエッチングして、ゲー
ト電極28及びフィールド絶縁rPX26上のポリシリ
コン膜を除去し、S/D引出し電極35a,35b,3
5c.35dを形或する(同図(i)).このとき、レ
ジストM36a.36b,36c,36dは十分に厚い
ので、下地のS/D引出し電極35a.35b,35c
,35dを破損することはない.続いて、CF4/(h
ガスを用いたドライエッチング法によりレジスト膜36
a.36b,36c,36dを除去する(同図(j))
. その後、通常の工程を経て絶縁ゲート型電界効果トラン
ジスタが完或する.なお、完或図は省略する. 以上のように、第2及び第3の発明の実施例によれば、
第2図(i)に示すように、破損のない正常なソース・
ドレイン引出し電極35a.35b,35c,35dを
セルファライメント法により形或することができる.従
って、トランジスタの高密度化を図ることが出来るとと
もに、パターンサイズの異なる種々の用途のトランジス
タを同一チップ上に歩留り良く形成することが出来る.
また、第2図(e)に示すように、凸部32a,32b
を形成する際同時にゲート電極28の側面に絶縁のため
のサイドウオール40を形成すること?できるので、凸
部32a,32bを形戊するための第2図(d)のレジ
ストパターン33a.33bを形或する工程以外は特別
な工程を増やす必要がない.これにより、工程の簡略化
を図ることができる.更に、第2及び第3の発明の実施
例では、凸部32a.32bとしてSiO■膜を用いた
が、他の絶縁膜を用いてもよい。また、ポリシリコン膜
などの導電膜を用いてもよい。この場合、絶縁膜の場合
と比較して低4度S / D f+Jf域30a,30
bとの間でより良好なコンタクトを得ることができる.
また、第1及び第2の各開口部31a,3lbにそれぞ
れ凸部32aと32bとを1つずつ設けているが、必要
な場合には各開口部31a,3lbに凸部を2つ以上ず
つ設けることもできる. なお、第1〜第3の発明の実施例では、レジスト膜を開
口部内にのみ残すためのセルファライメント法としてエ
ッチバック法を用いているが、露光法を用いて開口部の
凹部にレジスト膜を残すこともできる。
によりレジスト膜36を均一にエッチバックして、フィ
ールド酸化膜26.ゲート部39及び凸部32a,32
bの上面を表出させると、開口部31a.3lb内にの
み十分な厚さのレジストII! (耐エッチング性膜)
36a,36b,36c,36dが残る(同図(h))
. 次に、このレジスト膜36a,36b,36c,36d
をマスクとしてSiCI4ガスを用いたドライエッチン
グ法によりポリシリコンB35をエッチングして、ゲー
ト電極28及びフィールド絶縁rPX26上のポリシリ
コン膜を除去し、S/D引出し電極35a,35b,3
5c.35dを形或する(同図(i)).このとき、レ
ジストM36a.36b,36c,36dは十分に厚い
ので、下地のS/D引出し電極35a.35b,35c
,35dを破損することはない.続いて、CF4/(h
ガスを用いたドライエッチング法によりレジスト膜36
a.36b,36c,36dを除去する(同図(j))
. その後、通常の工程を経て絶縁ゲート型電界効果トラン
ジスタが完或する.なお、完或図は省略する. 以上のように、第2及び第3の発明の実施例によれば、
第2図(i)に示すように、破損のない正常なソース・
ドレイン引出し電極35a.35b,35c,35dを
セルファライメント法により形或することができる.従
って、トランジスタの高密度化を図ることが出来るとと
もに、パターンサイズの異なる種々の用途のトランジス
タを同一チップ上に歩留り良く形成することが出来る.
また、第2図(e)に示すように、凸部32a,32b
を形成する際同時にゲート電極28の側面に絶縁のため
のサイドウオール40を形成すること?できるので、凸
部32a,32bを形戊するための第2図(d)のレジ
ストパターン33a.33bを形或する工程以外は特別
な工程を増やす必要がない.これにより、工程の簡略化
を図ることができる.更に、第2及び第3の発明の実施
例では、凸部32a.32bとしてSiO■膜を用いた
が、他の絶縁膜を用いてもよい。また、ポリシリコン膜
などの導電膜を用いてもよい。この場合、絶縁膜の場合
と比較して低4度S / D f+Jf域30a,30
bとの間でより良好なコンタクトを得ることができる.
また、第1及び第2の各開口部31a,3lbにそれぞ
れ凸部32aと32bとを1つずつ設けているが、必要
な場合には各開口部31a,3lbに凸部を2つ以上ず
つ設けることもできる. なお、第1〜第3の発明の実施例では、レジスト膜を開
口部内にのみ残すためのセルファライメント法としてエ
ッチバック法を用いているが、露光法を用いて開口部の
凹部にレジスト膜を残すこともできる。
また、第1〜第3の発明の実施例では、耐エッチング性
膜としてレジストを用いているが、St(hやSiJa
を含む塗布液や.加熱処理して流動させた後のPSCI
II、BPSGIIなどを用いてもよい.更に、凸部と
して、敗点ずる凸形状の導電物や絶縁膜や帯状の凸形状
の導電物や絶縁膜を用いる場合でも第1〜第4の発明の
半導体装置の製造方法を適用できる. 〔発明の効果〕 以上のように、第1〜第3の発明の半導体装置の製造方
法によれば、例えばこれらの製造方法を絶縁ゲート型電
界効果トランジスタの製造方法に適用した場合、S /
D 碩域のパターンサイズの大小によらず、破損のな
い、正常なS/D引出し電極をセルファライメント法に
より形成することができる. 従って、トランジスタの高密度化を図ることが出来ると
ともに、パターンサイズの異なる種々の用途のトランジ
スタを同一チップ上に歩留り良く形或することができる
。
膜としてレジストを用いているが、St(hやSiJa
を含む塗布液や.加熱処理して流動させた後のPSCI
II、BPSGIIなどを用いてもよい.更に、凸部と
して、敗点ずる凸形状の導電物や絶縁膜や帯状の凸形状
の導電物や絶縁膜を用いる場合でも第1〜第4の発明の
半導体装置の製造方法を適用できる. 〔発明の効果〕 以上のように、第1〜第3の発明の半導体装置の製造方
法によれば、例えばこれらの製造方法を絶縁ゲート型電
界効果トランジスタの製造方法に適用した場合、S /
D 碩域のパターンサイズの大小によらず、破損のな
い、正常なS/D引出し電極をセルファライメント法に
より形成することができる. 従って、トランジスタの高密度化を図ることが出来ると
ともに、パターンサイズの異なる種々の用途のトランジ
スタを同一チップ上に歩留り良く形或することができる
。
また、第1の発明の半導体装置の製造方法によれば、凸
形状の部分を導1tll!で形成した場合、後でこれを
除去する必要がないので、工程の簡略化を図ることがで
きる. また、第2の発明の半導体装置の製造方法によれば、凸
形状の部分を導電膜で形成した場合、絶縁膜で形成する
場合と比較して、下地のソース・ドレイン部形成領域と
のコンタクトを良くすることができる。
形状の部分を導1tll!で形成した場合、後でこれを
除去する必要がないので、工程の簡略化を図ることがで
きる. また、第2の発明の半導体装置の製造方法によれば、凸
形状の部分を導電膜で形成した場合、絶縁膜で形成する
場合と比較して、下地のソース・ドレイン部形成領域と
のコンタクトを良くすることができる。
更に、第3の発明の半導体装置の製造方法によれば、凸
形状の部分を絶縁膜で形成するとともに、ゲート電極の
絶縁のためのサイドウオールを形成することができるの
で、工程の簡略化を図ることができる.
形状の部分を絶縁膜で形成するとともに、ゲート電極の
絶縁のためのサイドウオールを形成することができるの
で、工程の簡略化を図ることができる.
第1図は、第1の発明の実施例の半導体装置の製造方法
を説明する断面図、 第2図は、第2及び第3の発明の実施例の半導体装置の
製造方法を説明する断面図、 第3図は、従来例の半導体装置の製造方法を説?する断
面図、 第4図は、従来例の問題点を説明する断面図である. 〔符号の説明〕 1,12.25・・・Si基板、 2,13.26・・・フィールド酸化膜、3,14.2
7・・・ゲート酸化膜、 4,15.28・・・ゲート電極、 5a,5b−低濃度S / D 81域、6,10.1
7,19,22,29.32・・・SiO■膜、 7・・・ポリシリコン膜、 7 a, 7 b, 18a, 18b. 35a,
35b, 35c, 35d・・・S/D引出し電極、 8.8 a.8 b,3 3.33a,33b・・−レ
ジスト膜、9 a,9 b,21a,2lb・・・高濃
度S / D ?I1域、16a,16b,30a,3
0b−・・低濃度S / D eI域(不純物領域)、 11a,llc,23a.23c−S/D配線電極、H
b.23b・・・ゲート配線!極、 18 35・・・ポリシリコン@(導電膜)、19a.
19b,32a,32b−・・凸部、2 0.20a,
20b,20c,20d.3 6.36a,36b,3
6c,36d・・・レジスト膜(耐エッチング性膜)、
24a,24b,31a.3lb,34a.34b−・
・開口部、37a,37b・”破損部、 3B,39.41・・・ゲート部、 40・・・サイドウオール、 42.43・・・素子形戊領域.
を説明する断面図、 第2図は、第2及び第3の発明の実施例の半導体装置の
製造方法を説明する断面図、 第3図は、従来例の半導体装置の製造方法を説?する断
面図、 第4図は、従来例の問題点を説明する断面図である. 〔符号の説明〕 1,12.25・・・Si基板、 2,13.26・・・フィールド酸化膜、3,14.2
7・・・ゲート酸化膜、 4,15.28・・・ゲート電極、 5a,5b−低濃度S / D 81域、6,10.1
7,19,22,29.32・・・SiO■膜、 7・・・ポリシリコン膜、 7 a, 7 b, 18a, 18b. 35a,
35b, 35c, 35d・・・S/D引出し電極、 8.8 a.8 b,3 3.33a,33b・・−レ
ジスト膜、9 a,9 b,21a,2lb・・・高濃
度S / D ?I1域、16a,16b,30a,3
0b−・・低濃度S / D eI域(不純物領域)、 11a,llc,23a.23c−S/D配線電極、H
b.23b・・・ゲート配線!極、 18 35・・・ポリシリコン@(導電膜)、19a.
19b,32a,32b−・・凸部、2 0.20a,
20b,20c,20d.3 6.36a,36b,3
6c,36d・・・レジスト膜(耐エッチング性膜)、
24a,24b,31a.3lb,34a.34b−・
・開口部、37a,37b・”破損部、 3B,39.41・・・ゲート部、 40・・・サイドウオール、 42.43・・・素子形戊領域.
Claims (3)
- (1)半導体基板表面に形成された不純物領域に絶縁膜
の開口部を介して導電膜を形成する工程と、該開口部内
の導電膜上に凸形状の絶縁物又は導電物を形成する工程
と、 全面に耐エッチング性膜を形成する工程と、前記耐エッ
チング性膜を均一にエッチバックして前記開口部内に該
耐エッチング性膜を残存させる工程と、 前記開口部内に残存する耐エッチング性膜及び凸形状の
絶縁物又は導電物をマスクとして前記導電膜を選択的に
除去する工程とを有することを特徴とする半導体装置の
製造方法。 - (2)半導体基板上の絶縁膜の開口部の底面に形成され
た不純物領域の上に凸形状の絶縁物又は導電物を形成す
る工程と、 全面に導電膜を形成する工程と、 全面に耐エッチング性膜を形成する工程と、前記耐エッ
チング性膜をエッチバックして前記開口部内に該耐エッ
チング性膜を残存させる工程と、 前記開口部内に残存する耐エッチング性膜及び凸形状の
絶縁物又は導電物をマスクとして前記導電膜を選択的に
除去する工程とを有することを特徴とする半導体装置の
製造方法。 - (3)請求項2記載の凸形状の絶縁物は、ゲート電極の
側壁に形成されるサイドウォール絶縁膜と同一の工程で
形成されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24407489A JP2710843B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24407489A JP2710843B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03104217A true JPH03104217A (ja) | 1991-05-01 |
JP2710843B2 JP2710843B2 (ja) | 1998-02-10 |
Family
ID=17113348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24407489A Expired - Lifetime JP2710843B2 (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2710843B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100341182B1 (ko) * | 1999-11-30 | 2002-06-20 | 윤종용 | 반도체소자의 모스 트랜지스터 형성방법 |
US7751696B2 (en) | 2004-12-28 | 2010-07-06 | Hoya Corporation | Camera with waterproof function |
-
1989
- 1989-09-19 JP JP24407489A patent/JP2710843B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100341182B1 (ko) * | 1999-11-30 | 2002-06-20 | 윤종용 | 반도체소자의 모스 트랜지스터 형성방법 |
US7751696B2 (en) | 2004-12-28 | 2010-07-06 | Hoya Corporation | Camera with waterproof function |
Also Published As
Publication number | Publication date |
---|---|
JP2710843B2 (ja) | 1998-02-10 |
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